CN100561752C

CN100561752C - 一种准双栅mos晶体管的制备方法

Info

Publication number: CN100561752C
Application number: CNB2007101762074A
Authority: CN
Inventors: 张盛东; 李定宇; 陈文新; 韩汝琦
Original assignee: Peking University
Current assignee: Peking University; Semiconductor Manufacturing International Shanghai Corp
Priority date: 2007-10-23
Filing date: 2007-10-23
Publication date: 2009-11-18
Anticipated expiration: 2027-10-23
Also published as: CN101145582A

Abstract

本发明提供一种准双栅MOS晶体管及其制备方法，属于半导体集成电路制造技术领域。该准双栅MOS晶体管的特征在于，包括一在半导体衬底之上的埋置绝缘层，所述埋置绝缘层呈凹形结构；半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的两个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述源区和漏区相连；栅介质层位于半导体沟道区之上；栅电极位于栅介质层之上；栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部轻掺杂或未掺杂，其下部重掺杂；准栅电极通过接触孔与沟道区的重掺杂区相连。与现有类似的准双栅MOS晶体管相比，本发明MOS晶体管的偏置电压所受限制减小，寄生效应也大为降低。

Description

一种准双栅MOS晶体管的制备方法

技术领域

本发明属于半导体集成电路及其制造技术领域，尤其涉及一种准双栅MOS晶体管(MOSFET)及其制备方法。

背景技术

自集成电路发明以来，其性能一直稳步提高。性能的提高主要是通过不断缩小集成电路器件的尺寸来实现的。目前，集成电路器件的特征尺寸已缩小到纳米尺度。在此尺度下，各种基本的和实际的限制开始出现，使得建立在硅平面CMOS技术之上的集成电路技术的发展正遭受前所未有的挑战。一般认为，经过努力，CMOS技术仍有可能推进到20纳米甚至10纳米技术节点，但在45纳米节点之后，传统的平面CMOS技术将很难进一步发展，新的技术必须适时产生。因此近年来，集成电路新技术的研发活动在世界范围内都非常活跃。在所提出的各种新技术当中，多栅MOS器件技术被认为是最有希望在亚45纳米节点后得到应用的技术。这是因为，与传统单栅器件相比，多栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。

目前，双栅MOS器件技术被认为是最有希望在亚45纳米节点后得到应用的技术。与传统单栅器件相比，双栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。

双栅MOS晶体管通常在结构上由两种形式，一种是以FinFET为代表，其特征是，器件的体区(沟道区)垂直于硅片的表面，另一种为平面型，其特征为体区(沟道区)仍然平行于硅片的表面。前者，自对准工艺易实现，但器件性能以及均匀性较差，而后者能使器件获得高性能和高均匀性，但制备工艺复杂，自对准工艺难以实现。

发明内容

本发明目的是提供一种采用自对准工艺制备的准双栅MOS晶体管，该晶体管性能高。

本发明的上述目的是通过如下技术方案来实现的：

一种准双栅MOS晶体管，包括一源区、一漏区、一埋置绝缘层、一半导体衬底、一栅电极、一准栅电极以及栅介质层、栅电极侧墙介质层和半导体沟道区，其特征在于：所述埋置绝缘层在半导体衬底之上，所述半导体沟道区、源区和漏区位于埋置绝缘层之上，所述埋置绝缘层呈凹形结构；所述半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的两个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述源区和漏区相连；所述栅介质层位于半导体沟道区之上；所述栅电极位于栅介质层之上；所述栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部为轻掺杂或未掺杂，其下部为重掺杂；所述准栅电极通过接触孔与沟道区的重掺杂区相连。

所述埋置绝缘层中央凹陷区的宽度小于或等于所述栅电极的长度。

所述栅电极为多晶硅电极和/或金属电极。

一种准双栅MOS晶体管的制备方法，包括以下步骤：

1)采用SOI结构的半导体材料，其具有一层埋置绝缘层，一层半导体薄膜，一半导体衬底，埋置绝缘层位于半导体薄膜和半导体衬底之间，对半导体薄膜层进行高掺杂；

2)采用外延生长技术在高掺杂的半导体薄膜层之上形成一层新的半导体薄层，新的半导体薄层未掺杂或低掺杂；

3)光刻和刻蚀半导体薄膜和半导体薄层至埋置绝缘层，形成有源区，所述有源区含有一与沟道区垂直相连的体接触区，然后生长栅介质层；

4)淀积栅电极层和牺牲介质层，并光刻和刻蚀牺牲介质层和栅电极层，形成栅电极图形，，以及栅电极图形上的顶部牺牲介质层，该栅电极图形和顶部牺牲介质层除覆盖沟道区域外，也覆盖体接触区域；

5)再次淀积牺牲介质层，回刻后在栅电极两侧形成栅电极侧墙，以形成的栅电极侧墙和顶部牺牲介质层为掩膜腐蚀掉栅电极图形两侧显露的栅介质层，使两侧未掺杂或低掺杂半导体薄层表面露出；

6)腐蚀所露出的未掺杂或低掺杂半导体薄层，到高掺杂半导体薄膜层时停止腐蚀；

7)进一步选择腐蚀高掺杂半导体薄膜层，当到达栅电极图形覆盖处停止腐蚀；

8)淀积绝缘介质，填充腐蚀形成的空洞，回刻去除表面的绝缘介质；

9)腐蚀掉栅电极侧墙和顶部牺牲介质层后再生长另一薄介质层；

10)离子注入掺杂栅电极图形，并同时使栅电极图形两侧的半导体薄层成为源、漏区，然后回刻上述薄介质层以形成新的栅电极侧墙；

11)光刻和刻蚀去掉覆盖体接触区的栅电极部分，并进行离子注入掺杂使其下的未掺杂或轻掺杂区转变成重掺杂区，最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化，这样便制得准双栅SOI MOS晶体管。

在所述步骤1)中对半导体薄膜进行离子注入掺杂，注入能量为50～80KeV，注入剂量为0.5×10¹⁵～5×10¹⁵cm^-2。

在所述步骤2)中所述外延生长的半导体薄层为硅膜或锗硅合金膜。

在所述步骤2)中所述外延生长的半导体薄层的厚度10～50nm之间。

在所述步骤3)中所述生长栅介质层的厚度为0.5～3nm之间。

在所述步骤7)中，所述高掺杂半导体薄膜层为重掺杂硅，腐蚀高掺杂硅层，腐蚀溶液为氢氟酸、硝酸和乙酸混合物，配方为40％HF∶70％HNO₃∶100％CH₃COOH，以体积比1∶3∶8混合。

本发明的优点和积极效果：

现有准栅电极的体区电极与源漏之间由pn结隔离，当pn结为正向偏置时，体区与源漏间的泄漏电流和寄生电容很大，而且为了防止pn结完全导通，体区的偏置电压须小于0.7伏，这样其应用范围受到很大限制。本发明MOS晶体管的埋置绝缘层具有凹形结构，体区(沟道区)位于凹陷处，这样，作为第二栅电极(准栅电极)的重掺杂体区与源、漏之间为介质隔离，使得该体区与源或漏间的泄漏电流和寄生电容大为减少。与现有的准双栅MOS晶体管相比，本发明MOS晶体管的偏置电压所受限制小。

附图说明：

图1是SOI硅层高掺杂的工艺步骤图；

图2是在高掺杂区上外延生长硅膜的工艺步骤图；

图3是有源区形成和生长栅介质层的工艺步骤图，其中，b为光刻和刻蚀硅膜形成有源区的示意图，a为沿图b的BB’方向的剖面图，c为沿图b的AA’方向的剖面图；

图4是栅电极形成的工艺步骤图，其中，b为形成多晶硅电极的示意图，a为沿图b的BB’方向的剖面图，c为沿图b的AA’方向的剖面图；

图5是栅电极侧墙保护层形成的工艺步骤图，其中，b为形成栅电极侧墙的示意图，a为沿图b的BB’方向的剖面图，c为沿图b的AA’方向的剖面图；

图6是硅膜腐蚀形成硅槽的工艺步骤图，其中，b为硅膜腐蚀形成硅槽的示意图，a为沿图b的BB’方向的剖面图，c为沿图b的AA’方向的剖面图；

图7是选择腐蚀高掺杂硅层的工艺步骤图，其中，b为腐蚀高掺杂硅层的示意图，a为沿图b的BB’方向的剖面图，c为沿图b的AA’方向的剖面图；

图8是填充硅槽的工艺步骤图，其中，b为填充硅槽的示意图，a为沿图b的BB’方向的剖面图，c为沿图b的AA’方向的剖面图；；

图9是第二次栅电极侧墙形成、源漏和栅离子注入掺杂以及体接触区形成的工艺步骤图，其中，b为体接触区形成的示意图，a为沿图b的BB’方向的剖面图，c为沿图b的AA’方向的剖面图；

图10为金属化示意图，其中，a为制得的准双栅SOI MOS晶体管金属电极分布的示意图，b为沿图a的AA’方向的剖面图，c为沿图a的BB’方向的剖面图。

图中：

1-硅衬底；2-埋氧层；3-硅膜；4-外延生长的硅膜；5-栅介质层；6-氮化硅牺牲层；7-多晶硅；8-硅槽；9-空洞；10-二氧化硅；11-二氧化硅侧墙12-源区；13-漏区；14-源电极；15-漏电极；16-栅金属电极；17-准栅电极；110-磷硅玻璃；120-接触孔。

具体实施方式：

下面的具体实施例有助于理解本发明的特征和优点，但本发明的实施决不仅局限于所述的实施例。

本发明制作方法的一具体实施例包括图1至图9：

1.如图1所示，所用SOI硅片由硅衬底1，埋氧层2和单晶硅膜3组成。单晶硅膜3的晶向为(100)，初始为轻掺杂，厚度为50～250nm。然后对硅膜3上进行BF₂离子注入，注入能量为50～80KeV，注入剂量为(0.5～5)×10¹⁵cm^-2，使硅膜3变成高掺杂材料。

2.如图2所示，在高掺杂硅膜3之上外延生长一层新的硅膜4，该硅膜4为未掺杂或者低掺杂，厚度为10～50nm。

3.如图3所示，光刻和刻蚀硅膜4和3形成有源区，有源区含有一体接触区4’。然后热生长二氧化硅栅介质层5，其厚度为0.5～3nm。

4.如图4所示，淀积栅电极多晶硅和牺牲介质层氮化硅层；多晶硅层的厚度为80～250nm，氮化硅层的厚度为20～40nm。光刻和刻蚀所淀积的牺牲介质层氮化硅和多晶硅层，形成栅电极图形7和体接触区覆盖电极7’。

5.如图5所示，再淀积一层氮化硅并回刻(etch back)在多晶硅电极7和7’两侧形成宽度为25～150nm的氮化硅侧墙。该侧墙和先前生长的顶部氮化硅一道组成栅电极保护层6。以该保护层6为掩膜腐蚀掉栅二氧化硅层5的裸露部分。

6.如图6所示，以氮化硅保护层6为掩膜，反应离子刻蚀(RIE)硅膜4形成硅槽8以露出高掺杂硅层3，硅槽8的深度为20～80nm。

7.如图7所示，采用选择腐蚀技术腐蚀高掺杂硅层3，腐蚀溶液为氢氟酸、硝酸和乙酸混合物，配方为40％HF∶70％HNO₃∶100％CH₃COOH，以体积比1∶3∶8混合。通过控制时间，使得腐蚀到达栅电极7边界处停止，形成直到栅电极7边界处的空洞9。

8.如图8所示，采用CVD方法淀积一层厚度为100～200nm的二氧化硅，用以填充腐蚀形成的源漏底下的硅槽8和空洞9，形成源漏底下的绝缘层10，再回刻去除表面的二氧化硅。

9.如图9所示，用热磷酸腐蚀掉所有栅电极顶部和两侧的牺牲介质氮化硅6，并用CVD生长另一厚度为5～20nm的二氧化硅介质层，并以此为缓冲层，两次离子注入掺杂栅电极和栅电极两侧的硅层部分，分别形成掺杂栅电极7以及器件的源区12和漏区13。掺杂剂为砷，注入能量分别为10～33KeV和45～75KeV，注入剂量为(1～5)×10¹⁵cm^-2。最后各向异性干法刻蚀所述离子注入缓冲层以形成二氧化硅侧墙11并使器件的源区和漏区在栅电极两侧的表面暴露。视情况，源漏处可以采用外延方法形成抬高的源漏结构。接着，光刻和刻蚀去除覆盖体区接触区域4’的多晶硅部分7’，并进行硼离子注入掺杂，使其下的覆盖区全部转变成重掺杂区3’。注入能量5～20KeV，注入剂量(1～5)×10¹⁵cm^-2。

10.如图10所示，最后进入常规CMOS后道工序，包括淀积一层200～500nm的磷硅玻璃层作为钝化层(110)，通过光刻和刻蚀该钝化层分别在源12、漏13和栅电极7、准栅电极的接触区3’开接触孔120，以及淀积一层400～800nm的金属铝膜并光刻和刻蚀形成源电极14、漏电极15和栅电极16、和准栅电极17等金属电极。准栅电极17通过接触孔120以及重掺杂的体接触区3’和重掺杂的体区3相连。至此，便制成了所述的一个n沟道的准双栅SOI MOS晶体管。

p沟道器件的制备过程，除掺杂条件应作相应调整外，制作步骤相同。其中步骤1中，注入杂质为As，注入能量为5～50KeV，注入剂量为(1～5)×10¹⁵cm^-2。步骤9中，栅电极7以及器件的源区12和漏区13的注入杂质为BF₂，注入能量分别为5～33KeV和45～75KeV，注入剂量均为(1～5)×10¹⁵cm^-2。同样在步骤9中，接触区域4的注入杂质为As，注入能量10～20KeV，注入剂量(1～5)×10¹⁵cm^-2。

以上通过详细实施例描述了本发明所提供的准双栅MOS晶体管(MOSFET)及其制备方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明做一定的变形或修改，其制备方法也不限于实施例中所公开的内容。

Claims

1、一种准双栅MOS晶体管的制备方法，包括以下步骤：

4)淀积栅电极层和牺牲介质层，并光刻和刻蚀牺牲介质层和栅电极层，形成栅电极图形，以及栅电极图形上的顶部牺牲介质层，该栅电极图形和顶部牺牲介质层除覆盖沟道区域外，也覆盖体接触区域；

2、如权利要求1所述的准双栅MOS晶体管的制备方法，其特征在于：所述步骤1)中对半导体薄膜进行离子注入掺杂，注入能量为50～80KeV，注入剂量为0.5×10¹⁵～5×10¹⁵cm^-2。

3、如权利要求1所述的准双栅MOS晶体管的制备方法，其特征在于：在所述步骤2)中所述外延生长的半导体薄层为硅膜或锗硅合金膜。

4、如权利要求1或3所述的准双栅MOS晶体管的制备方法，其特征在于：在所述步骤2)中所述外延生长的半导体薄层的厚度10～50nm之间。

5、如权利要求1所述的准双栅MOS晶体管的制备方法，其特征在于：在所述步骤3)中所述生长栅介质层的厚度为0.5～3nm之间。

6、如权利要求1所述的准双栅MOS晶体管的制备方法，其特征在于：在所述步骤7)中，所述高掺杂半导体薄膜层为重掺杂硅，腐蚀重掺杂硅所采用的腐蚀溶液为氢氟酸、硝酸和乙酸混合物，配方为40％HF∶70％HNO₃∶100％CH₃COOH，以体积比1∶3∶8混合。