JPH0846147A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0846147A JPH0846147A JP6182304A JP18230494A JPH0846147A JP H0846147 A JPH0846147 A JP H0846147A JP 6182304 A JP6182304 A JP 6182304A JP 18230494 A JP18230494 A JP 18230494A JP H0846147 A JPH0846147 A JP H0846147A
- Authority
- JP
- Japan
- Prior art keywords
- well
- region
- gate electrode
- transistor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 バックバイアスを印加しているにも拘らず、
短チャネル効果を有効に抑制し、しかもサブスレッショ
ルド特性、電流駆動能力および耐久性などのトランジス
タ特性を向上させることができる半導体装置を、比較的
簡単な製造工程で製造すること。 【構成】 バックバイアスが印加されるＰウェル２３の
表面を覆うように形成されたゲート絶縁膜２５と、ゲー
ト絶縁膜２５の上に形成されたゲート電極２６と、ゲー
ト電極２６の両側に位置するＰウェル２３の表面に形成
され、Ｎ型ソース・ドレイン領域２４と、ソース・ドレ
イン領域２４のゲート電極側端部に接して形成され、Ｐ
型ポケット領域２９とを有するトランジスタ３０が形成
された半導体装置。トランジスタ３０のしきい値電圧の
上昇を補償するために、ゲート電極の下方に位置するウ
ェル表面のチャネル領域には、リンなどのＮ型不純物が
イオン注入してある。０．３５μm 以降のＤＲＡＭ用ト
ランジスタとして用いることができる。
短チャネル効果を有効に抑制し、しかもサブスレッショ
ルド特性、電流駆動能力および耐久性などのトランジス
タ特性を向上させることができる半導体装置を、比較的
簡単な製造工程で製造すること。 【構成】 バックバイアスが印加されるＰウェル２３の
表面を覆うように形成されたゲート絶縁膜２５と、ゲー
ト絶縁膜２５の上に形成されたゲート電極２６と、ゲー
ト電極２６の両側に位置するＰウェル２３の表面に形成
され、Ｎ型ソース・ドレイン領域２４と、ソース・ドレ
イン領域２４のゲート電極側端部に接して形成され、Ｐ
型ポケット領域２９とを有するトランジスタ３０が形成
された半導体装置。トランジスタ３０のしきい値電圧の
上昇を補償するために、ゲート電極の下方に位置するウ
ェル表面のチャネル領域には、リンなどのＮ型不純物が
イオン注入してある。０．３５μm 以降のＤＲＡＭ用ト
ランジスタとして用いることができる。
Description
【０００１】
【産業上の利用分野】本発明は、バックバイアスを印加
して動作させる半導体装置およびその製造方法の改良に
関する。
して動作させる半導体装置およびその製造方法の改良に
関する。
【０００２】
【従来の技術】従来、たとえばＤＲＡＭなどの半導体装
置では、メモリセルを構成するＮ型ＭＯＳトランジスタ
にバックバイアスを印加して動作させるのが一般的であ
る。このようにＮチャネルにバックバイアスを印加する
ことで、入力ピンアンダーシュートによる記憶データの
破壊が防止できる。また、接合容量の低減や、ゲートス
イング（サブスレッショルド特性）の改善に効果があ
る。したがって、メモリセルのアクセストランジスタの
ソース・ドレイン間のリーク電流（オフ時）を抑制する
ために、０．３５μｍ世代以降のＤＲＡＭ装置でも、メ
モリセルへのバックバイアスの印加が必要とされてい
る。
置では、メモリセルを構成するＮ型ＭＯＳトランジスタ
にバックバイアスを印加して動作させるのが一般的であ
る。このようにＮチャネルにバックバイアスを印加する
ことで、入力ピンアンダーシュートによる記憶データの
破壊が防止できる。また、接合容量の低減や、ゲートス
イング（サブスレッショルド特性）の改善に効果があ
る。したがって、メモリセルのアクセストランジスタの
ソース・ドレイン間のリーク電流（オフ時）を抑制する
ために、０．３５μｍ世代以降のＤＲＡＭ装置でも、メ
モリセルへのバックバイアスの印加が必要とされてい
る。
【０００３】しかしながら、Ｎ型ＭＯＳトランジスタに
バックバイアスを印加すると、ドレイン・ソースの空乏
層を広げ、短チャネル効果が顕著に現れるという問題が
生じる。特に、０．３５μｍ世代以降のＤＲＡＭ装置で
は、センスアンプやデコーダなどの周辺回路にバックバ
イアスを印加すると、チャネル長（Ｌ長）の適用限界か
ら、回路のレイアウト上、コンタクトと配線との間の距
離などに負担をかけることになる。
バックバイアスを印加すると、ドレイン・ソースの空乏
層を広げ、短チャネル効果が顕著に現れるという問題が
生じる。特に、０．３５μｍ世代以降のＤＲＡＭ装置で
は、センスアンプやデコーダなどの周辺回路にバックバ
イアスを印加すると、チャネル長（Ｌ長）の適用限界か
ら、回路のレイアウト上、コンタクトと配線との間の距
離などに負担をかけることになる。
【０００４】そこで、０．３５μｍ世代のＤＲＡＭ装置
は、Ｎ型基板に３重ウェルを採用し、バックバイアスを
印加するメモリセルのＰウェルと、バックバイアスを印
加しない周辺回路のＰウェルとを分離して形成する方法
が主流になりつつある。
は、Ｎ型基板に３重ウェルを採用し、バックバイアスを
印加するメモリセルのＰウェルと、バックバイアスを印
加しない周辺回路のＰウェルとを分離して形成する方法
が主流になりつつある。
【０００５】以下、図面を参照しながら従来のＤＲＡＭ
装置の構成について簡単に説明する。図３（Ａ）は従来
のＤＲＡＭ装置に用いられる二重ウェル構造を説明する
ための図、図３（Ｂ）は図３（Ａ）に示すＤＲＡＭ装置
に用いられるＮ型ＭＯＳトランジスタを説明するための
図、図３（Ｃ）は図３（Ａ）に示すトランジスタのチャ
ネル長Ｌとしきい電圧Ｖthとの関係を説明するためのグ
ラフである。図３（Ａ）に示すように、このＤＲＡＭ装
置では、Ｐ型半導体基板１にＰウェル３を形成した２重
ウェル構造を採用している。このＤＲＡＭ装置では、Ｐ
ウェル３にメモリセル回路のＮ型ＭＯＳトランジスタお
よび周辺回路用Ｎ型ＭＯＳトランジスタが組み込まれて
いる。図３（Ｂ）に示すように、Ｐウェル３には、Ｎ+
型のソース・ドレイン領域用拡散層４とゲート絶縁膜５
とゲート電極６とで構成されるＮ型ＭＯＳトランジスタ
７が形成してある。Ｎ型ＭＯＳトランジスタ７では、チ
ャネル領域８に、しきい値電圧調整のためにボロンがイ
オン注入してある。Ｐウェル３にはバックバイアスＢＢ
が印加されている。
装置の構成について簡単に説明する。図３（Ａ）は従来
のＤＲＡＭ装置に用いられる二重ウェル構造を説明する
ための図、図３（Ｂ）は図３（Ａ）に示すＤＲＡＭ装置
に用いられるＮ型ＭＯＳトランジスタを説明するための
図、図３（Ｃ）は図３（Ａ）に示すトランジスタのチャ
ネル長Ｌとしきい電圧Ｖthとの関係を説明するためのグ
ラフである。図３（Ａ）に示すように、このＤＲＡＭ装
置では、Ｐ型半導体基板１にＰウェル３を形成した２重
ウェル構造を採用している。このＤＲＡＭ装置では、Ｐ
ウェル３にメモリセル回路のＮ型ＭＯＳトランジスタお
よび周辺回路用Ｎ型ＭＯＳトランジスタが組み込まれて
いる。図３（Ｂ）に示すように、Ｐウェル３には、Ｎ+
型のソース・ドレイン領域用拡散層４とゲート絶縁膜５
とゲート電極６とで構成されるＮ型ＭＯＳトランジスタ
７が形成してある。Ｎ型ＭＯＳトランジスタ７では、チ
ャネル領域８に、しきい値電圧調整のためにボロンがイ
オン注入してある。Ｐウェル３にはバックバイアスＢＢ
が印加されている。
【０００６】図３（Ｂ）に示すＮ型ＭＯＳトランジスタ
７では、チャネル長Ｌを０．５μｍ付近から０．３μｍ
付近に向かって短くすると、これに応じてしきい電圧Ｖ
ｔｈは図３（Ｃ）に示すように顕著に低下する。すなわ
ち、チャネル長Ｌを短くすると、短チャネル効果が顕著
になり、しきい電圧Ｖthのばらつきが大きくなってしま
うという問題が生じる。すなわち、図３（Ａ）に示すよ
うな２重ウェル構造を採用すると、バックバイアスＢＢ
がメモリセル回路のみならず周辺回路にも印加されてし
まい、周辺回路を構成する図３（Ｂ）に示すＮ型ＭＯＳ
トランジスタ７の短チャネル効果を顕著にしてしまう。
７では、チャネル長Ｌを０．５μｍ付近から０．３μｍ
付近に向かって短くすると、これに応じてしきい電圧Ｖ
ｔｈは図３（Ｃ）に示すように顕著に低下する。すなわ
ち、チャネル長Ｌを短くすると、短チャネル効果が顕著
になり、しきい電圧Ｖthのばらつきが大きくなってしま
うという問題が生じる。すなわち、図３（Ａ）に示すよ
うな２重ウェル構造を採用すると、バックバイアスＢＢ
がメモリセル回路のみならず周辺回路にも印加されてし
まい、周辺回路を構成する図３（Ｂ）に示すＮ型ＭＯＳ
トランジスタ７の短チャネル効果を顕著にしてしまう。
【０００７】上述したようなＮ型ＭＯＳトランジスタ７
に生じる短チャネル効果を抑制するために、図４（Ａ）
に示すように、Ｐ型半導体基板１にＮウェル２を形成
し、このＮウェル２に対して、メモリセル回路のＮ型Ｍ
ＯＳトランジスタを組み込むＰウェル３ｂと周辺回路の
ｎ型ＭＯＳトランジスタを組み込むＰウェル３ａとを分
離して別々に形成した３重ウェル構造が開発されてい
る。このようにＰウェル３ａ，３ｂをメモリセル回路と
周辺回路とで別々に形成することで、バックバイアスＢ
Ｂをメモリセル回路のＰウェル３ｂに対してのみ印加す
ることが可能になる。すなわち、周辺回路のＰウェル３
ａにはバックバイアスＢＢは印加されない。図４（Ｂ）
に示すように、Ｐウェル３ａには、Ｎ+ 型のソース・ド
レイン領域用拡散層４とゲート絶縁膜５とゲート電極６
とで構成されるＮ型ＭＯＳトランジスタ１０が形成して
ある。このＮ型ＭＯＳトランジスタ１０では、チャネル
領域８に、しきい値電圧を調整するために、ボロンがイ
オン注入してある。また、Ｐウェル３ａは、Ｎ+ 型の拡
散層４の周囲にボロンを拡散したＰ型のポケット領域９
が形成してある。
に生じる短チャネル効果を抑制するために、図４（Ａ）
に示すように、Ｐ型半導体基板１にＮウェル２を形成
し、このＮウェル２に対して、メモリセル回路のＮ型Ｍ
ＯＳトランジスタを組み込むＰウェル３ｂと周辺回路の
ｎ型ＭＯＳトランジスタを組み込むＰウェル３ａとを分
離して別々に形成した３重ウェル構造が開発されてい
る。このようにＰウェル３ａ，３ｂをメモリセル回路と
周辺回路とで別々に形成することで、バックバイアスＢ
Ｂをメモリセル回路のＰウェル３ｂに対してのみ印加す
ることが可能になる。すなわち、周辺回路のＰウェル３
ａにはバックバイアスＢＢは印加されない。図４（Ｂ）
に示すように、Ｐウェル３ａには、Ｎ+ 型のソース・ド
レイン領域用拡散層４とゲート絶縁膜５とゲート電極６
とで構成されるＮ型ＭＯＳトランジスタ１０が形成して
ある。このＮ型ＭＯＳトランジスタ１０では、チャネル
領域８に、しきい値電圧を調整するために、ボロンがイ
オン注入してある。また、Ｐウェル３ａは、Ｎ+ 型の拡
散層４の周囲にボロンを拡散したＰ型のポケット領域９
が形成してある。
【０００８】このポケット領域９を有するＮ型ＭＯＳト
ランジスタ１０によれば、図４（Ｃ）に示すように、チ
ャネル長Ｌを短くしたときに、しきい電圧Ｖｔｈが顕著
に低下することを有効に抑制できる。すなわち、短チャ
ネル効果を有効に抑制でき、パンチスルーなどの発生を
抑制できる。
ランジスタ１０によれば、図４（Ｃ）に示すように、チ
ャネル長Ｌを短くしたときに、しきい電圧Ｖｔｈが顕著
に低下することを有効に抑制できる。すなわち、短チャ
ネル効果を有効に抑制でき、パンチスルーなどの発生を
抑制できる。
【０００９】
【発明が解決しようとする課題】しかし、上述した図４
（Ｂ）に示すＮ型ＭＯＳトランジスタをＤＲＡＭ上に作
り込むためには、図４（Ａ）に示す様な３重ウェル構造
を採用する必要があり、ウェル分離のためのプロセス工
程が複雑になるという問題がある。
（Ｂ）に示すＮ型ＭＯＳトランジスタをＤＲＡＭ上に作
り込むためには、図４（Ａ）に示す様な３重ウェル構造
を採用する必要があり、ウェル分離のためのプロセス工
程が複雑になるという問題がある。
【００１０】また、Ｐ型のポケット領域９を形成するこ
とで短チャネル効果を抑制できる反面、Ｐウェル３ａの
基板表面の不純物濃度が上昇するので、サブスレッショ
ルド特性が劣化してしまうという問題がある。かかる問
題を解決するために、上述した図４（Ａ），（Ｂ）に示
すＰウェル３ａにバックバイアスを印加すれば、短チャ
ネル効果を抑制できると共に、サブスレッショルド特性
を改善できる。しかしながら、Ｐウェル３ａにバックバ
イアスを印加することは、ソースを構成するＮ+ の拡散
層４の電位障壁を上昇させることに相当し、しきい電圧
Ｖthが上昇する。その結果、図４（Ｂ）に示すＮ型ＭＯ
Ｓトランジスタでは、しきい電圧Ｖthが１．０Ｖ以上に
なってしまうという問題が生じる。
とで短チャネル効果を抑制できる反面、Ｐウェル３ａの
基板表面の不純物濃度が上昇するので、サブスレッショ
ルド特性が劣化してしまうという問題がある。かかる問
題を解決するために、上述した図４（Ａ），（Ｂ）に示
すＰウェル３ａにバックバイアスを印加すれば、短チャ
ネル効果を抑制できると共に、サブスレッショルド特性
を改善できる。しかしながら、Ｐウェル３ａにバックバ
イアスを印加することは、ソースを構成するＮ+ の拡散
層４の電位障壁を上昇させることに相当し、しきい電圧
Ｖthが上昇する。その結果、図４（Ｂ）に示すＮ型ＭＯ
Ｓトランジスタでは、しきい電圧Ｖthが１．０Ｖ以上に
なってしまうという問題が生じる。
【００１１】本発明は、上述した従来技術の問題点に鑑
みてなされ、バックバイアスを印加しているにも拘ら
ず、短チャネル効果を有効に抑制し、しかもサブスレッ
ショルド特性、電流駆動能力および耐久性などのトラン
ジスタ特性を向上させることができる半導体装置を、比
較的簡単な製造工程で製造することを目的とする。
みてなされ、バックバイアスを印加しているにも拘ら
ず、短チャネル効果を有効に抑制し、しかもサブスレッ
ショルド特性、電流駆動能力および耐久性などのトラン
ジスタ特性を向上させることができる半導体装置を、比
較的簡単な製造工程で製造することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、バックバイアスが印加
されるウェルの表面を覆うように形成されたゲート絶縁
膜と、前記ゲート絶縁膜の上に形成されたゲート電極
と、ゲート電極の両側に位置するウェルの表面に形成さ
れ、このウェルと異なる導電型のソース・ドレイン領域
と、前記ソース・ドレイン領域のゲート電極側端部に接
して形成され、ソース・ドレイン領域と異なる導電型の
ポケット領域とを有するトランジスタが形成された半導
体装置であって、前記トランジスタのしきい値電圧の上
昇を補償するために、前記ゲート電極の下方に位置する
ウェル表面のチャネル領域には、ポケット領域の導電型
とは逆の導電型の不純物がイオン注入してある。
に、本発明に係る半導体装置は、バックバイアスが印加
されるウェルの表面を覆うように形成されたゲート絶縁
膜と、前記ゲート絶縁膜の上に形成されたゲート電極
と、ゲート電極の両側に位置するウェルの表面に形成さ
れ、このウェルと異なる導電型のソース・ドレイン領域
と、前記ソース・ドレイン領域のゲート電極側端部に接
して形成され、ソース・ドレイン領域と異なる導電型の
ポケット領域とを有するトランジスタが形成された半導
体装置であって、前記トランジスタのしきい値電圧の上
昇を補償するために、前記ゲート電極の下方に位置する
ウェル表面のチャネル領域には、ポケット領域の導電型
とは逆の導電型の不純物がイオン注入してある。
【００１３】たとえば、前記ウェルおよびポケット領域
の導電型がＰ型であり、前記ソース・ドレイン領域の導
電型がＮ型であり、前記チャネル領域にイオン注入され
る不純物の導電型がＮ型である。
の導電型がＰ型であり、前記ソース・ドレイン領域の導
電型がＮ型であり、前記チャネル領域にイオン注入され
る不純物の導電型がＮ型である。
【００１４】前記ウェルには、ＤＲＡＭのメモリセル用
トランジスタと、ＤＲＡＭの周辺回路用トランジスタと
を作り込むことができる。
トランジスタと、ＤＲＡＭの周辺回路用トランジスタと
を作り込むことができる。
【００１５】本発明に係る半導体装置の製造方法は、半
導体基板の表面に、ウェルを形成するために不純物のイ
オン注入を行う工程と、前記半導体基板の上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート
電極を形成する工程と、前記ゲート電極の両側に位置す
る前記ウェルの表面に、ポケット領域を形成するため
に、前記ウェルを形成するための不純物と同じ導電型の
不純物をイオン注入する工程と、前記ポケット領域の外
側に位置するウェルの表面に、前記ポケット領域と接す
るようにソース・ドレイン領域を形成するために、前記
ウェル領域を形成するための不純物と異なる導電型の不
純物のイオン注入を行う工程とを有し、前記ゲート電極
を形成する前に、ゲート電極の下に位置するウェル表面
のチャネル領域となる部分に、前記基板表面の不純物濃
度の上昇を補償するために、ポケット領域と異なる導電
型の不純物をイオン注入することを特徴とする。
導体基板の表面に、ウェルを形成するために不純物のイ
オン注入を行う工程と、前記半導体基板の上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート
電極を形成する工程と、前記ゲート電極の両側に位置す
る前記ウェルの表面に、ポケット領域を形成するため
に、前記ウェルを形成するための不純物と同じ導電型の
不純物をイオン注入する工程と、前記ポケット領域の外
側に位置するウェルの表面に、前記ポケット領域と接す
るようにソース・ドレイン領域を形成するために、前記
ウェル領域を形成するための不純物と異なる導電型の不
純物のイオン注入を行う工程とを有し、前記ゲート電極
を形成する前に、ゲート電極の下に位置するウェル表面
のチャネル領域となる部分に、前記基板表面の不純物濃
度の上昇を補償するために、ポケット領域と異なる導電
型の不純物をイオン注入することを特徴とする。
【００１６】たとえば、前記ポケット領域を形成するた
めに、Ｐ型不純物がイオン注入され、前記ソース・ドレ
イン領域を形成するためにＮ型不純物がイオン注入さ
れ、前記基板表面の不純物濃度の上昇を補償するため
に、Ｎ型不純物であるリンがイオン注入される。
めに、Ｐ型不純物がイオン注入され、前記ソース・ドレ
イン領域を形成するためにＮ型不純物がイオン注入さ
れ、前記基板表面の不純物濃度の上昇を補償するため
に、Ｎ型不純物であるリンがイオン注入される。
【００１７】
【作用】本発明の半導体装置では、たとえばＮ型ＭＯＳ
トランジスタにＰ型のポケット領域を設けることで、ソ
ース・ドレイン領域のジャンクション付近のＰウェルの
不純物濃度が上昇し、空乏層の伸びが抑制される。その
結果、しきい電圧Ｖthを所定の基準以上に保つことがで
き、パンチスルーなどの短チャネル効果の抑制を図るこ
とができる。
トランジスタにＰ型のポケット領域を設けることで、ソ
ース・ドレイン領域のジャンクション付近のＰウェルの
不純物濃度が上昇し、空乏層の伸びが抑制される。その
結果、しきい電圧Ｖthを所定の基準以上に保つことがで
き、パンチスルーなどの短チャネル効果の抑制を図るこ
とができる。
【００１８】また、本発明の半導体装置では、ポケット
領域を設けたことによる弊害、すなわち、たとえば、Ｐ
ウェルの不純物濃度が上昇してサブスレッショルド特性
が劣化してしまうという弊害を、Ｐウェルにバックバイ
アスを印加することで解決している。
領域を設けたことによる弊害、すなわち、たとえば、Ｐ
ウェルの不純物濃度が上昇してサブスレッショルド特性
が劣化してしまうという弊害を、Ｐウェルにバックバイ
アスを印加することで解決している。
【００１９】また、本発明の半導体装置では、たとえ
ば、Ｐウェルにバックバイアスを印加することで生じる
弊害、すなわち、バックバイアスによりソースの電位障
壁が上がり、しきい電圧が１．０Ｖ以上になってしまう
弊害を、Ｐウェルの表面付近のチャネル領域におけるウ
ェル濃度をＮ型不純物であるリンをイオン注入すること
で回避している。このイオン注入により、チャネル領域
付近のウェル表面の不純物濃度を低下させ、しきい値電
圧の低下および安定化を図っている。
ば、Ｐウェルにバックバイアスを印加することで生じる
弊害、すなわち、バックバイアスによりソースの電位障
壁が上がり、しきい電圧が１．０Ｖ以上になってしまう
弊害を、Ｐウェルの表面付近のチャネル領域におけるウ
ェル濃度をＮ型不純物であるリンをイオン注入すること
で回避している。このイオン注入により、チャネル領域
付近のウェル表面の不純物濃度を低下させ、しきい値電
圧の低下および安定化を図っている。
【００２０】さらには、本発明の半導体装置では、たと
えば、ＤＲＡＭのメモリセル回路および周辺回路を共通
のＰウェルに組み込んだ２重ウェル構造を採用すること
が可能になり、従来の３重ウェル構造を採用した半導体
装置に比べて、製造工程を簡単にできる。本発明に係る
半導体装置の構造は、０．３５μm 以降のＤＲＡＭにも
適用することができる。
えば、ＤＲＡＭのメモリセル回路および周辺回路を共通
のＰウェルに組み込んだ２重ウェル構造を採用すること
が可能になり、従来の３重ウェル構造を採用した半導体
装置に比べて、製造工程を簡単にできる。本発明に係る
半導体装置の構造は、０．３５μm 以降のＤＲＡＭにも
適用することができる。
【００２１】また、本発明の半導体装置の製造方法によ
れば、上述した半導体装置を比較的簡単な製造工程で製
造することができる。
れば、上述した半導体装置を比較的簡単な製造工程で製
造することができる。
【００２２】
【実施例】以下、本発明の実施例に係るＤＲＡＭ装置に
ついて説明する。図１（Ａ）は本実施例に係るＤＲＡＭ
装置のウェル構造を説明するための図、図１（Ｂ）は図
１（Ａ）に示すＤＲＡＭ装置のＮ型ＭＯＳトランジスタ
を説明するための図、図１（Ｃ）は図１（Ａ）に示すト
ランジスタのチャネル長Ｌとしきい電圧Ｖthとの関係を
説明するためのグラフである。
ついて説明する。図１（Ａ）は本実施例に係るＤＲＡＭ
装置のウェル構造を説明するための図、図１（Ｂ）は図
１（Ａ）に示すＤＲＡＭ装置のＮ型ＭＯＳトランジスタ
を説明するための図、図１（Ｃ）は図１（Ａ）に示すト
ランジスタのチャネル長Ｌとしきい電圧Ｖthとの関係を
説明するためのグラフである。
【００２３】図１（Ａ）に示すように、本実施例に係る
ＤＲＡＭ装置のウェル構造では、Ｐ型半導体基板２１に
Ｎウェル２２およびＰウェル２３が形成してある。すな
わち、本実施例のＤＲＡＭ装置では２重ウェル構造を採
用している。Ｐウェル２３にはメモリセル回路および周
辺回路が組み込まれている。
ＤＲＡＭ装置のウェル構造では、Ｐ型半導体基板２１に
Ｎウェル２２およびＰウェル２３が形成してある。すな
わち、本実施例のＤＲＡＭ装置では２重ウェル構造を採
用している。Ｐウェル２３にはメモリセル回路および周
辺回路が組み込まれている。
【００２４】図１（Ｂ）に示すように、Ｐウェル２３に
は、その表面を覆うように、ゲート絶縁膜２５が形成し
てあり、その上にゲート電極２６が形成してある。ゲー
ト電極２６の両側に位置するＰウェル２３の表面には、
Ｎ+ 型のソース・ドレイン領域２４が形成してある。こ
れらゲート電極２６、ゲート絶縁膜２５およびソース・
ドレイン領域２４とでトランジスタ３０が構成される。
このトランジスタ３０は、ＤＲＡＭの周辺回路用トラン
ジスタまたはメモリセル用トランジスタとして用いるこ
とができる。
は、その表面を覆うように、ゲート絶縁膜２５が形成し
てあり、その上にゲート電極２６が形成してある。ゲー
ト電極２６の両側に位置するＰウェル２３の表面には、
Ｎ+ 型のソース・ドレイン領域２４が形成してある。こ
れらゲート電極２６、ゲート絶縁膜２５およびソース・
ドレイン領域２４とでトランジスタ３０が構成される。
このトランジスタ３０は、ＤＲＡＭの周辺回路用トラン
ジスタまたはメモリセル用トランジスタとして用いるこ
とができる。
【００２５】本実施例では、ソース・ドレイン領域２４
のゲート電極側端部に接するように、ポケット領域２９
が形成してある。ポケット領域２９の導電型は、Ｐウェ
ル２３と同じＰ型であるが、Ｐウェルの不純物濃度より
も高く設定してある。本実施例では、Ｐウェル２３に
は、バックバイアスＢＢが印加される。
のゲート電極側端部に接するように、ポケット領域２９
が形成してある。ポケット領域２９の導電型は、Ｐウェ
ル２３と同じＰ型であるが、Ｐウェルの不純物濃度より
も高く設定してある。本実施例では、Ｐウェル２３に
は、バックバイアスＢＢが印加される。
【００２６】また、本実施例では、ポケット領域２９を
設け、バックバイアスＢＢをウェル２３に印加すること
によるトランジスタ３０のしきい値電圧の上昇を抑制す
るために、ゲート電極２６の下方に位置するウェル２３
表面のチャネル領域に、従来のボロンではなくリン（Ｎ
型不純物）をイオン注入し、しきい値電圧の調整を図っ
ている。
設け、バックバイアスＢＢをウェル２３に印加すること
によるトランジスタ３０のしきい値電圧の上昇を抑制す
るために、ゲート電極２６の下方に位置するウェル２３
表面のチャネル領域に、従来のボロンではなくリン（Ｎ
型不純物）をイオン注入し、しきい値電圧の調整を図っ
ている。
【００２７】そのため、本実施例のＮ型ＭＯＳトランジ
スタ３０によれば、図１（Ｃ）に示すように、チャネル
長Ｌを短くしたときに、Ｖthの変動がなくなり、短チャ
ネル効果を適切に抑制できる。
スタ３０によれば、図１（Ｃ）に示すように、チャネル
長Ｌを短くしたときに、Ｖthの変動がなくなり、短チャ
ネル効果を適切に抑制できる。
【００２８】すなわち、本実施例のＤＲＡＭ装置によれ
ば、しきい値電圧調整用にリンをイオン注入することに
より、基板表面の不純物濃度を低下させ、バックバイア
スを印加しているにもかかわらず、しきい電圧Ｖthを
０．４５Ｖ程度に設定することができる。
ば、しきい値電圧調整用にリンをイオン注入することに
より、基板表面の不純物濃度を低下させ、バックバイア
スを印加しているにもかかわらず、しきい電圧Ｖthを
０．４５Ｖ程度に設定することができる。
【００２９】また、バックバイアスを印加することによ
り、約１０ｍＶ／decade程度、サブスレッショルド特性
を改善することができる。さらに、本実施例のＤＲＡＭ
装置によれば、電流能力を約２０％も増加でき、耐久性
も向上できる。
り、約１０ｍＶ／decade程度、サブスレッショルド特性
を改善することができる。さらに、本実施例のＤＲＡＭ
装置によれば、電流能力を約２０％も増加でき、耐久性
も向上できる。
【００３０】上述した図１（Ｂ）に示すＮ型ＭＯＳトラ
ンジスタ３０の構成は、バックバイアス印加のため、寄
生トランジスタのしきい値電圧Ｖthも上昇させ、その結
果、チャネルストップ用のイオン注入のドーズ量を下げ
ることができ、ジャンクションリークを抑制するという
観点から、メモリセルを構成するトランジスタとしても
適用できる。
ンジスタ３０の構成は、バックバイアス印加のため、寄
生トランジスタのしきい値電圧Ｖthも上昇させ、その結
果、チャネルストップ用のイオン注入のドーズ量を下げ
ることができ、ジャンクションリークを抑制するという
観点から、メモリセルを構成するトランジスタとしても
適用できる。
【００３１】したがって、本実施例のＤＲＡＭ装置によ
れば、０．３５μm 以降のデザインルールでも、メモリ
セル回路および周辺回路を構成するＮ型ＭＯＳトランジ
スタを、バックバイアスが印加される同じＰウェル内に
形成することが可能になる。その結果、２重ウェル構造
を採用することが可能になり、製造工程が比較的簡単に
なる。
れば、０．３５μm 以降のデザインルールでも、メモリ
セル回路および周辺回路を構成するＮ型ＭＯＳトランジ
スタを、バックバイアスが印加される同じＰウェル内に
形成することが可能になる。その結果、２重ウェル構造
を採用することが可能になり、製造工程が比較的簡単に
なる。
【００３２】次に、本実施例のＤＲＡＭ装置の製造方法
について説明する。図２は、本実施例のＤＲＭＡ装置の
製造方法を説明するための図である。図２（Ａ）に示す
ように、たとえばＰ型の単結晶シリコン基板で構成され
る半導体基板２１に素子分離領域（ＬＯＣＯＳ）３２を
形成する。ＬＯＣＯＳ３２は、窒化シリコン膜を酸化阻
止膜として用いた熱酸化法により形成される。その後、
Ｎチャネル領域を形成する予定部分のみをレジストで窓
明けし、たとえば、Ｐ型半導体基板２１の表面から所定
の深さの位置３４に、不純物濃度のピークがくるよう
に、Ｐウェル２３を形成するためのイオン注入を行う。
イオン注入条件としては、たとえば、ボロンＢ+ を用
い、３００ＫｅＶのエネルギー条件、ドーズ量は、１×
１０13ｃｍ-2である。
について説明する。図２は、本実施例のＤＲＭＡ装置の
製造方法を説明するための図である。図２（Ａ）に示す
ように、たとえばＰ型の単結晶シリコン基板で構成され
る半導体基板２１に素子分離領域（ＬＯＣＯＳ）３２を
形成する。ＬＯＣＯＳ３２は、窒化シリコン膜を酸化阻
止膜として用いた熱酸化法により形成される。その後、
Ｎチャネル領域を形成する予定部分のみをレジストで窓
明けし、たとえば、Ｐ型半導体基板２１の表面から所定
の深さの位置３４に、不純物濃度のピークがくるよう
に、Ｐウェル２３を形成するためのイオン注入を行う。
イオン注入条件としては、たとえば、ボロンＢ+ を用
い、３００ＫｅＶのエネルギー条件、ドーズ量は、１×
１０13ｃｍ-2である。
【００３３】次に、たとえば、半導体基板２１の表面か
ら所定の深さの位置３６（位置３４より浅い）に、不純
物濃度のピークがくるように、チャネルストップを形成
するためのイオン注入を行う。イオン注入条件は、たと
えば、ボロンＢ+ を用い、９０ＫｅＶのエネルギー条
件、ドーズ量は、２×１０12ｃｍ-2である。本実施例で
は、Ｐウェル２３にバックバイアスを印加することか
ら、チャネルストップの不純物濃度を高く設定する必要
はなく、ジャンクションリークの増加は無視できる。
ら所定の深さの位置３６（位置３４より浅い）に、不純
物濃度のピークがくるように、チャネルストップを形成
するためのイオン注入を行う。イオン注入条件は、たと
えば、ボロンＢ+ を用い、９０ＫｅＶのエネルギー条
件、ドーズ量は、２×１０12ｃｍ-2である。本実施例で
は、Ｐウェル２３にバックバイアスを印加することか
ら、チャネルストップの不純物濃度を高く設定する必要
はなく、ジャンクションリークの増加は無視できる。
【００３４】次に、トランジスタのチャネル領域が形成
される半導体基板２１の表面の浅い位置３８に不純物濃
度のピークがくるように、しきい電圧Ｖthを調整するた
めのイオン注入を行う。従来では、Ｎ型ＭＯＳトランジ
スタを形成する際、かかるイオン注入に通常ボロン（Ｐ
型不純物）を用いていた。本実施例では、Ｎ型不純物で
あるリンＰ+ を用いてイオン注入を行う。イオン注入条
件としては、たとえば、８０ＫｅＶのエネルギー条件、
ドーズ量は、４×１０11ｃｍ-2である。これによって、
Ｐウェル２３の表面付近のチャネル領域におけるＰ型不
純物の濃度の上昇が抑制される。
される半導体基板２１の表面の浅い位置３８に不純物濃
度のピークがくるように、しきい電圧Ｖthを調整するた
めのイオン注入を行う。従来では、Ｎ型ＭＯＳトランジ
スタを形成する際、かかるイオン注入に通常ボロン（Ｐ
型不純物）を用いていた。本実施例では、Ｎ型不純物で
あるリンＰ+ を用いてイオン注入を行う。イオン注入条
件としては、たとえば、８０ＫｅＶのエネルギー条件、
ドーズ量は、４×１０11ｃｍ-2である。これによって、
Ｐウェル２３の表面付近のチャネル領域におけるＰ型不
純物の濃度の上昇が抑制される。
【００３５】次に、図２（Ｂ）に示すように、ウェル２
３の表面上に、ゲート絶縁膜２５を成膜した後、ゲート
電極２６を形成する。ゲート絶縁膜２５は、たとえば熱
酸化法により形成される酸化シリコン膜で構成される。
ゲート電極２６は、たとえばＣＶＤ法により形成される
ポリシリコン膜あるいはポリサイド膜で構成される。そ
の後、再び、Ｎチャネル領域を形成する部分のみレジス
トで窓明けを行って、短チャネル効果を抑制するための
ポケット領域２９（図２（Ｄ）参照）を形成するための
イオン注入を行う。イオン注入条件としては、たとえ
ば、４５度以上イオン注入方向を傾斜させて行う斜めイ
オン注入であり、不純物としてボロンを用い、４０Ｋｅ
Ｖのエネルギー条件、ドーズ量は、３×１０12ｃｍ-2で
ある。この斜めイオン注入により導入される不純物のピ
ーク位置を、図２（Ｃ）の符号４０で示す。斜めイオン
注入により、ゲート電極２５の両端部下方に位置するウ
ェル２１の表面にも不純物が導入される。
３の表面上に、ゲート絶縁膜２５を成膜した後、ゲート
電極２６を形成する。ゲート絶縁膜２５は、たとえば熱
酸化法により形成される酸化シリコン膜で構成される。
ゲート電極２６は、たとえばＣＶＤ法により形成される
ポリシリコン膜あるいはポリサイド膜で構成される。そ
の後、再び、Ｎチャネル領域を形成する部分のみレジス
トで窓明けを行って、短チャネル効果を抑制するための
ポケット領域２９（図２（Ｄ）参照）を形成するための
イオン注入を行う。イオン注入条件としては、たとえ
ば、４５度以上イオン注入方向を傾斜させて行う斜めイ
オン注入であり、不純物としてボロンを用い、４０Ｋｅ
Ｖのエネルギー条件、ドーズ量は、３×１０12ｃｍ-2で
ある。この斜めイオン注入により導入される不純物のピ
ーク位置を、図２（Ｃ）の符号４０で示す。斜めイオン
注入により、ゲート電極２５の両端部下方に位置するウ
ェル２１の表面にも不純物が導入される。
【００３６】次に、ＬＤＤ領域４６（図２（Ｄ）参照）
を形成するためのイオン注入を行う。このイオン注入に
より導入される不純物のピーク位置を、図２（Ｃ）の符
号４２で示す。このイオン注入に用いる不純物は、Ｎ型
不純物を用いて行われ、後述するＮ型ソース・ドレイン
領域形成のためのイオン注入時のドーズ量よりも低い条
件で行われる。なお、このイオン注入は、本件発明とは
直接の関係がないため、その詳細な説明は省略する。
を形成するためのイオン注入を行う。このイオン注入に
より導入される不純物のピーク位置を、図２（Ｃ）の符
号４２で示す。このイオン注入に用いる不純物は、Ｎ型
不純物を用いて行われ、後述するＮ型ソース・ドレイン
領域形成のためのイオン注入時のドーズ量よりも低い条
件で行われる。なお、このイオン注入は、本件発明とは
直接の関係がないため、その詳細な説明は省略する。
【００３７】次に、図２（Ｃ）に示すように、ゲート電
極２６の側部に絶縁性サイドウォール４４を形成後、ソ
ース・ドレイン領域２４（図２（Ｄ）参照）を形成する
ためのイオン注入を行い、拡散層の低抵抗化を行う。こ
のイオン注入は、リンＰなどのＮ型不純物を用い、前記
ＬＤＤ領域４６形成のためのイオン注入よりも高いドー
ズ量、高エネルギーで行われる。このイオン注入による
不純物濃度のピーク位置を図２（Ｃ）の符号５０で示
す。このとき、比較的高いエネルギーによるイオン注入
を行うことで、ポケット領域２９のためにイオン注入さ
れたボロン（Ｐ型不純物）を補償し、図２（Ｄ）に示す
ように、ポケット領域２９を、ゲート電極２６の下部に
のみ残す。
極２６の側部に絶縁性サイドウォール４４を形成後、ソ
ース・ドレイン領域２４（図２（Ｄ）参照）を形成する
ためのイオン注入を行い、拡散層の低抵抗化を行う。こ
のイオン注入は、リンＰなどのＮ型不純物を用い、前記
ＬＤＤ領域４６形成のためのイオン注入よりも高いドー
ズ量、高エネルギーで行われる。このイオン注入による
不純物濃度のピーク位置を図２（Ｃ）の符号５０で示
す。このとき、比較的高いエネルギーによるイオン注入
を行うことで、ポケット領域２９のためにイオン注入さ
れたボロン（Ｐ型不純物）を補償し、図２（Ｄ）に示す
ように、ポケット領域２９を、ゲート電極２６の下部に
のみ残す。
【００３８】次に、図２（Ｄ）に示すように、アニール
を行って、不純物を活性化させることで、Ｎ型ＭＯＳト
ランジスタ３０が形成される。
を行って、不純物を活性化させることで、Ｎ型ＭＯＳト
ランジスタ３０が形成される。
【００３９】上述したように、本実施例のＤＲＡＭ装置
の製造方法では、周辺回路が組み込まれるＰウェル２３
がＰ型半導体基板２１に直接形成されるため、Ｐウェル
２３を形成するまでの製造工程は、図４を用いて説明し
たＰウェル３ｂをＰ型半導体基板１に形成するまでの製
造工程に比べて簡単になる。
の製造方法では、周辺回路が組み込まれるＰウェル２３
がＰ型半導体基板２１に直接形成されるため、Ｐウェル
２３を形成するまでの製造工程は、図４を用いて説明し
たＰウェル３ｂをＰ型半導体基板１に形成するまでの製
造工程に比べて簡単になる。
【００４０】また、本実施例のＤＲＡＭ装置の製造方法
によれば、図１を用いて説明したＤＲＡＭ装置を容易に
製造できる。
によれば、図１を用いて説明したＤＲＡＭ装置を容易に
製造できる。
【００４１】本発明は上述した実施例に限定されない。
たとえば、上述した実施例では本発明をＤＲＡＭ装置に
適用した場合について例示したが、本発明はＤＲＡＭ装
置以外の半導体装置にも適用できる。
たとえば、上述した実施例では本発明をＤＲＡＭ装置に
適用した場合について例示したが、本発明はＤＲＡＭ装
置以外の半導体装置にも適用できる。
【００４２】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、ポケット領域を有するので、チャネル長Ｌ
を短くしたときに、Ｖthの変動がなくなり、短チャネル
効果を適切に抑制できる。また、しきい値電圧調整用に
ポケット領域と異なる導電型の不純物をイオン注入する
ことにより、基板表面の不純物濃度を低下させ、バック
バイアスを印加しているにもかかわらず、しきい電圧Ｖ
thを０．４５Ｖ程度に設定することができる。また、バ
ックバイアスを印加することにより、１０ｍＶ／decade
程度、サブスレッショルド特性を改善することができ
る。さらに、本発明のＤＲＡＭ装置によれば、電流能力
を約２０％も増加でき、耐久性も向上できる。さらに、
バックバイアス印加のため、寄生トランジスタのしきい
値電圧Ｖthも上昇させ、その結果、チャネルストップ用
のイオン注入のドーズ量を下げることができる。また、
ジャンクションリークを抑制するという観点から、メモ
リセルを構成するトランジスタとしても好適に適用でき
る。したがって、本発明の半導体装置は、ＤＲＡＭ装置
として好ましく用いることができ、０．３５μm 以降の
デザインルールでも、メモリセル回路および周辺回路を
構成するＮ型ＭＯＳトランジスタを、バックバイアスが
印加される同じＰウェル内に形成することが可能にな
る。その結果、２重ウェル構造を採用することが可能に
なり、製造工程が比較的簡単になる。さらに、本発明の
半導体装置の製造方法によれば、上述したような本発明
の半導体装置を製造できる。
置によれば、ポケット領域を有するので、チャネル長Ｌ
を短くしたときに、Ｖthの変動がなくなり、短チャネル
効果を適切に抑制できる。また、しきい値電圧調整用に
ポケット領域と異なる導電型の不純物をイオン注入する
ことにより、基板表面の不純物濃度を低下させ、バック
バイアスを印加しているにもかかわらず、しきい電圧Ｖ
thを０．４５Ｖ程度に設定することができる。また、バ
ックバイアスを印加することにより、１０ｍＶ／decade
程度、サブスレッショルド特性を改善することができ
る。さらに、本発明のＤＲＡＭ装置によれば、電流能力
を約２０％も増加でき、耐久性も向上できる。さらに、
バックバイアス印加のため、寄生トランジスタのしきい
値電圧Ｖthも上昇させ、その結果、チャネルストップ用
のイオン注入のドーズ量を下げることができる。また、
ジャンクションリークを抑制するという観点から、メモ
リセルを構成するトランジスタとしても好適に適用でき
る。したがって、本発明の半導体装置は、ＤＲＡＭ装置
として好ましく用いることができ、０．３５μm 以降の
デザインルールでも、メモリセル回路および周辺回路を
構成するＮ型ＭＯＳトランジスタを、バックバイアスが
印加される同じＰウェル内に形成することが可能にな
る。その結果、２重ウェル構造を採用することが可能に
なり、製造工程が比較的簡単になる。さらに、本発明の
半導体装置の製造方法によれば、上述したような本発明
の半導体装置を製造できる。
【図１】図１（Ａ）は本発明の実施例に係るＤＲＡＭ装
置のウェル構造を説明するための図、図１（Ｂ）は図１
（Ａ）に示すＤＲＡＭ装置の周辺回路を構成するＮ型Ｍ
ＯＳトランジスタを説明するための図、図１（Ｃ）は図
１（Ａ）に示すトランジスタのチャネル長Ｌとしきい電
圧Ｖthとの関係を説明するためのグラフである。
置のウェル構造を説明するための図、図１（Ｂ）は図１
（Ａ）に示すＤＲＡＭ装置の周辺回路を構成するＮ型Ｍ
ＯＳトランジスタを説明するための図、図１（Ｃ）は図
１（Ａ）に示すトランジスタのチャネル長Ｌとしきい電
圧Ｖthとの関係を説明するためのグラフである。
【図２】図２（Ａ）〜（Ｄ）は本発明の実施例に係るＤ
ＲＡＭ装置の製造方法を説明するための図である。
ＲＡＭ装置の製造方法を説明するための図である。
【図３】図３（Ａ）は従来のＤＲＡＭ装置に用いられる
ウェル構造を説明するための図、図３（Ｂ）は図３
（Ａ）に示すＤＲＡＭ装置の周辺回路を構成するＮ型Ｍ
ＯＳトランジスタを説明するための図、図３（Ｃ）は図
３（Ａ）に示すトランジスタのチャネル長Ｌとしきい電
圧Ｖthとの関係を説明するためのグラフである。
ウェル構造を説明するための図、図３（Ｂ）は図３
（Ａ）に示すＤＲＡＭ装置の周辺回路を構成するＮ型Ｍ
ＯＳトランジスタを説明するための図、図３（Ｃ）は図
３（Ａ）に示すトランジスタのチャネル長Ｌとしきい電
圧Ｖthとの関係を説明するためのグラフである。
【図４】図４（Ａ）はその他の従来のＤＲＡＭ装置に用
いられるウェル構造を説明するための図、図４（Ｂ）は
図４（Ａ）に示すＤＲＡＭ装置の周辺回路を構成するＮ
型ＭＯＳトランジスタを説明するための図、図４（Ｃ）
は図４（Ａ）に示すトランジスタのチャネル長Ｌとしき
い電圧Ｖthとの関係を説明するためのグラフである。
いられるウェル構造を説明するための図、図４（Ｂ）は
図４（Ａ）に示すＤＲＡＭ装置の周辺回路を構成するＮ
型ＭＯＳトランジスタを説明するための図、図４（Ｃ）
は図４（Ａ）に示すトランジスタのチャネル長Ｌとしき
い電圧Ｖthとの関係を説明するためのグラフである。
２１… Ｐ型半導体基板 ２３… Ｐウェル ２４… ソース・ドレイン領域 ２５… ゲート絶縁膜 ２６… ゲート電極 ２９… ポケット領域 ３０… Ｎ型ＭＯＳトランジスタ １
Claims (6)
- 【請求項１】バックバイアスが印加されるウェルの表面
を覆うように形成されたゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 ゲート電極の両側に位置するウェルの表面に形成され、
このウェルと異なる導電型のソース・ドレイン領域と、 前記ソース・ドレイン領域のゲート電極側端部に接して
形成され、ソース・ドレイン領域と異なる導電型のポケ
ット領域とを有するトランジスタが形成された半導体装
置であって、 前記トランジスタのしきい値電圧上昇を補償するため
に、前記ゲート電極の下方に位置するウェル表面のチャ
ネル領域には、ポケット領域の導電型とは逆の導電型の
不純物がイオン注入してある半導体装置。 - 【請求項２】前記ウェルおよびポケット領域の導電型が
Ｐ型であり、 前記ソース・ドレイン領域の導電型がＮ型であり、 前記チャネル領域にイオン注入される不純物の導電型が
Ｎ型である請求項１に記載の半導体装置。 - 【請求項３】前記ウェルには、ＤＲＡＭのメモリセル用
トランジスタと、ＤＲＡＭの周辺回路用トランジスタと
が作り込まれる請求項１または２に記載の半導体装置。 - 【請求項４】半導体基板の表面に、ウェルを形成するた
めに不純物のイオン注入を行う工程と、 前記半導体基板の上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極の両側に位置する前記ウェルの表面に、
ポケット領域を形成するために、前記ウェルを形成する
ための不純物と同じ導電型の不純物をイオン注入する工
程と、 前記ポケット領域の外側に位置するウェルの表面に、前
記ポケット領域と接するようにソース・ドレイン領域を
形成するために、前記ウェル領域を形成するための不純
物と異なる導電型の不純物のイオン注入を行う工程とを
有し、 前記ゲート電極を形成する前に、ゲート電極の下に位置
するウェル表面のチャネル領域となる部分に、基板表面
の不純物濃度の上昇を補償するために、ポケット領域と
異なる導電型の不純物をイオン注入することを特徴とす
る半導体装置の製造方法。 - 【請求項５】前記ポケット領域を形成するために、Ｐ型
不純物がイオン注入され、前記ソース・ドレイン領域を
形成するためにＮ型不純物がイオン注入され、前記基板
表面の不純物濃度の上昇を補償するために、Ｎ型不純物
であるリンがイオン注入される請求項４に記載の半導体
装置の製造方法。 - 【請求項６】前記基板表面の不純物濃度の上昇を補償す
るために行われるイオン注入が、ゲート電極を形成した
後に行われる斜めイオン注入である請求項４または５に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182304A JPH0846147A (ja) | 1994-08-03 | 1994-08-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182304A JPH0846147A (ja) | 1994-08-03 | 1994-08-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846147A true JPH0846147A (ja) | 1996-02-16 |
Family
ID=16115956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182304A Pending JPH0846147A (ja) | 1994-08-03 | 1994-08-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846147A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009397B1 (ko) * | 2008-09-16 | 2011-01-19 | 주식회사 동부하이텍 | 반도체 메모리 소자 제조 방법 |
| CN114207819A (zh) * | 2019-07-30 | 2022-03-18 | 高通股份有限公司 | FinFET半导体设备 |
-
1994
- 1994-08-03 JP JP6182304A patent/JPH0846147A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009397B1 (ko) * | 2008-09-16 | 2011-01-19 | 주식회사 동부하이텍 | 반도체 메모리 소자 제조 방법 |
| CN114207819A (zh) * | 2019-07-30 | 2022-03-18 | 高通股份有限公司 | FinFET半导体设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5548143A (en) | Metal oxide semiconductor transistor and a method for manufacturing the same | |
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| US7400016B2 (en) | Semiconductor device realizing characteristics like a SOI MOSFET | |
| US5170232A (en) | MOS field-effect transistor with sidewall spacers | |
| JP2760709B2 (ja) | 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法 | |
| JP3227983B2 (ja) | 半導体装置及びその製造方法 | |
| KR980012629A (ko) | 절연겔이트형 전계효과 트랜지스터 및 그의 제조방법 | |
| KR100391959B1 (ko) | 반도체 장치 및 제조 방법 | |
| US6605843B1 (en) | Fully depleted SOI device with tungsten damascene contacts and method of forming same | |
| US6833589B2 (en) | Method for manufacturing field effect transistor | |
| US6476430B1 (en) | Integrated circuit | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP2635096B2 (ja) | 半導体装置及びその製造方法 | |
| US6597038B1 (en) | MOS transistor with double drain structure for suppressing short channel effect | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JPH0846147A (ja) | 半導体装置およびその製造方法 | |
| JPH1012870A (ja) | 半導体装置及びその製造方法 | |
| JP3778810B2 (ja) | 半導体装置の製造方法 | |
| JP4542736B2 (ja) | 半導体装置 | |
| JP3102923B2 (ja) | 半導体記憶装置 | |
| KR100574357B1 (ko) | 벌크 펀치쓰루우를 억제하기 위한 모스 트랜지스터 | |
| JP3970689B2 (ja) | 半導体装置及びその製造方法 | |
| US6881634B2 (en) | Buried-channel transistor with reduced leakage current | |
| JP2507981B2 (ja) | 相補形ｍｉｓトランジスタの製造方法 | |
| KR19980029591A (ko) | 듀얼 게이트 씨모오스 트랜지스터의 제조방법 |