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JP2013533624A - パンチスルー抑制トランジスタ - Google Patents

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JP2013533624A
JP2013533624A JP2013516663A JP2013516663A JP2013533624A JP 2013533624 A JP2013533624 A JP 2013533624A JP 2013516663 A JP2013516663 A JP 2013516663A JP 2013516663 A JP2013516663 A JP 2013516663A JP 2013533624 A JP2013533624 A JP 2013533624A
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ジャン，ウェイミン
イー トンプソン，スコット
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

パンチスルー抑制構成を備えた先端トランジスタは、長さＬｇを有するゲートと、第１濃度のドーパントを有するようにドープされたウェルと、ゲートの下方に位置し且つ第２濃度のドーパントを有するスクリーン領域とを含む。第２濃度のドーパントは５×１０１８ドーパント原子／ｃｍ３より高いとし得る。少なくとも１つのパンチスルー抑制領域が、ゲートの下方且つスクリーン領域とウェルとの間に配設される。パンチスルー抑制領域は、第１濃度と第２濃度との間の第３濃度のドーパントを有する。トランジスタの閾値電圧を調整するために、ウェル領域にバイアス電圧が印加され得る。

Description

本発明は、強化されたパンチスルー抑制を含む改善された動作特性を有する先端トランジスタの構造及びそれを形成するプロセスに関する。
電子装置のコストを低減し且つその機能的な能力を向上させるために、より多くのトランジスタを単一のダイに納めることが望ましい。半導体製造会社によって採用されている一般的な戦略は、単純に電界効果トランジスタ（ＦＥＴ）のゲートサイズを縮小し、それに比例して、トランジスタのソース、ドレイン、及びトランジスタ間に必要な相互接続、の領域を縮小するというものである。しかしながら、単純な比例的な縮小は、“短チャネル効果”として知られる効果により、常に可能なわけではない。短チャネル効果は特に、トランジスタのゲート下のチャネルの長さが、動作時のトランジスタの空乏深さと大きさ的に同等になるときに深刻になり、閾値電圧の低下、重大な表面散乱、ドレイン誘起障壁低下（drain induced barrier lowering；ＤＩＢＬ）、ソース−ドレイン間パンチスルー、及び電子移動度の問題を含む。
短チャネル効果を抑制するための従来の解決策は、ソース及びドレインの周りにポケット注入又はハロー（halo）注入を行うことを伴い得る。ハロー注入は、トランジスタのソースとドレインとに関して対称的あるいは非対称的のいずれにされてもよく、典型的に、トランジスタのウェルとソース・ドレインとの間に、より滑らかなドーパント勾配を提供する。残念ながら、このような注入は、例えば閾値電圧のロールオフ及びドレイン誘起障壁低下などの一部の電気特性を向上させるものの、結果として生じるチャネルドーピングの増大が、主としてチャネル内でのドーパント散乱の増大により、電子移動度に悪影響を及ぼしてしまう。
多くの半導体製造会社が、新しいトランジスタタイプを採用することによって短チャネル効果を抑制しようと試みている。そのような新しいトランジスタタイプには、完全空乏型又は部分空乏型のシリコン・オン・インシュレータ（ＳＯＩ）トランジスタが含まれる。ＳＯＩトランジスタは、絶縁体の層の上に位置する薄いシリコン層上に構築され、短チャネル効果を最小化するアンドープあるいは低濃度ドープのチャネルを有し、動作のために深いウェル注入又はハロー注入の何れかを行うことを必要としない。残念ながら、好適な絶縁体層を作り出すことは、コストが掛かるとともに達成が困難である。初期のＳＯＩデバイスは、シリコンウェハではなく絶縁サファイアウェハの上に構築され、典型的に、高いコストのため、特殊用途（例えば、軍用航空電子機器又は人工衛星）のみに使用されている。最近のＳＯＩ技術は、シリコンウェハを使用しているが、デバイス品質の単結晶シリコンの表面層の下でウェハ全面にわたって延在する酸化シリコンの絶縁層を作成するために、高価で時間の掛かる追加のウェハ処理工程を必要とする。
シリコンウェハ上にこのような酸化シリコン層を作成することへの１つの一般的な取り組みは、高ドーズの酸素のイオン注入及び高温アニールにより、バルクシリコンウェハ内に埋め込み酸化物（ＢＯＸ）層を形成することを必要とする。代替的に、ＳＯＩウェハは、シリコンウェハを、酸化物層を表面に有する別のシリコンウェハ（“ハンドル”ウェハ）に接合することによって製造されることもできる。これら一対のウェハは、ハンドルウェハ上のＢＯＸ層の頂部に単結晶シリコンの薄いトランジスタ品質の層を残すプロセスを用いて分割される。これは、ハンドルウェハの熱成長された酸化物層上に薄いシリコン層を転写するものであるので、“層転写（レイヤトランスファー）”技術と呼ばれている。
予期されるように、ＢＯＸ形成及び層転写はどちらも、比較的高い失敗率を有するコストの掛かる製造技術である。従って、ＳＯＩトランジスタの製造は、多くの主要な製造業者にとって、経済的に魅力のある解決策ではない。“フローティングボディ”効果に対処するためのトランジスタ設計変更のコスト、新たなＳＯＩ固有のトランジスタプロセスを開発する必要性、及びその他の回路変更がＳＯＩウェハのコストに追加されるとき、他の解決策が必要となることは明らかである。
研究されているもう１つの考え得る先端トランジスタは、複数ゲートトランジスタを使用するものであり、これは、ＳＯＩトランジスタのように、チャネル内に殆どあるいは全くドーピングを有しないことによって短チャネル効果を最小化する。（ゲートによって部分的に囲まれたフィンのような形状のチャネルに起因して）ｆｉｎＦＥＴとして広く知られるｆｉｎＦＥＴトランジスタの使用が、２８ｎｍ又はそれより微細なトランジスタゲートサイズを有するトランジスタ用に提案されている。しかし、やはり、ＳＯＩトランジスタのように、根本的に新しいトランジスタ技術への移行は、一部の短チャネル効果の問題を解決するものの、その他の問題を生み出し、ＳＯＩより遙かに重大なトランジスタレイアウトの再設計を必要とする。ｆｉｎＦＥＴを作成するための複雑な非平面トランジスタ製造技術が必要であると予期されることと、ｆｉｎＦＥＴ用の新たなプロセスフローを作り出すことにおける未知の困難さとを考慮して、製造業者は、ｆｉｎＦＥＴを製造することが可能な半導体製造設備への投資に渋ることになっている。
パンチスルー抑制構成を備えたトランジスタ構造及びその形成方法が提供される。
一態様によれば、電界効果トランジスタ構造は、第１濃度のドーパントを有するようにドープされたウェルと、前記ウェル内にイオン注入され、５×１０１８ドーパント原子／ｃｍ３より高い第２濃度のドーパントを有するスクリーン領域と、前記第１濃度と前記第２濃度との間の第３濃度のドーパントを有する少なくとも１つのパンチスルー抑制領域であり、ゲートの下方且つ前記スクリーン領域と前記ウェルとの間に位置する少なくとも１つのパンチスルー抑制領域とを含む。
パンチスルー抑制を備えたＤＤＣトランジスタを例示する図である。 強化されたパンチスルー抑制を備えたＤＤＣトランジスタのドーパントプロファイルを例示する図である。 他の有用なドーパントプロファイルを例示する図である。 他の有用なドーパントプロファイルを例示する図である。 他の有用なドーパントプロファイルを例示する図である。 他の有用なドーパントプロファイルを例示する図である。 他の有用なドーパントプロファイルを例示する図である。 パンチスルー抑制を備えたＤＤＣトランジスタを形成するプロセスの一例を示すフロー図である。
シリコン・オン・インシュレータ（ＳＯＩ）トランジスタと異なり、ナノスケールバルクＣＭＯＳトランジスタ（典型的に、１００ｎｍ未満のゲート長を有するバルクＣＭＯＳトランジスタ）は、ドレイン誘起障壁低下（ＤＩＢＬ）及びソースドレインパンチスルーの双方によるボディリークを含め、有意に不利な短チャネル効果を受ける。パンチスルーは、ソースの空乏層とドレインの空乏層との融合に関連する。これらの空乏層の融合は、ドレインの空乏層をして、ドープされた基板を横切って延在させてソースの空乏層まで到達させ、ソースとドレインとの間に導通路又はリーク電流を作り出す。これは、必要なトランジスタ電力の実質的な増大をもたらし、その結果、トランジスタの熱出力の増大と、このようなトランジスタを用いた可搬式装置又は電池駆動装置の動作寿命の短縮とをもたらす。
バルクＣＭＯＳ基板上に製造可能な改善トランジスタを図１に示す。電界効果トランジスタ（ＦＥＴ）１００は、大いに低減された短チャネル効果とともに、ここに記載の特定の実施形態に従った強化されたパンチスルー抑制を有するように構成されている。ＦＥＴ１００は、ゲート電極１０２、ソース１０４、ドレイン１０６、及びチャネル１１０上に位置するゲート誘電体１０８を含んでいる。動作時、チャネル１１０は、従来のトランジスタと比較して深く空乏化され、深空乏化チャネル（deeply depleted channel；ＤＤＣ）と呼び得るものを形成する。空乏深さは、部分的に、高濃度ドープされたスクリーン領域１１２によって設定される。チャネル１１０は、実質的にアンドープであって、図示のように、高濃度ドープされたスクリーン領域１１２の上方に位置するが、異なる複数のドーパント濃度を有する単純あるいは複雑な積層構成を含み得る。このドープされた積層構成は、必要に応じてゲート誘電体１０８とスクリーン領域１１２との間のチャネル１１０内に位置付けられた、スクリーン領域１１２より低いドーパント濃度を有する閾値電圧設定領域１１１を含み得る。閾値電圧設定領域１１１は、チャネル１１０の大部分を実質的にアンドープのままにしながら、ＦＥＴ１００の動作閾値電圧の小さな調整を可能にする。さらに、スクリーン領域１１２の下方に、パンチスルー抑制領域１１３が形成されている。閾値電圧設定領域１１１と同様に、パンチスルー抑制領域１１３は、スクリーン領域１１２より低いながらも、低濃度ドープされたウェル基板１１４の全体的なドーパント濃度よりは高いドーパント濃度を有する。動作時、動作閾値電圧を更に変更するために、ソース１０４にバイアス電圧（ＶＢＳ）１２２が印加されてもよく、また、この回路を閉じるように、接続１２４にて、Ｐウェル１１４にＰ＋端子１２６が接続され得る。ゲートスタックは、ゲート電極１０２、ゲートコンタクト１１８及びゲート誘電体１０８を含んでいる。ゲートをソース及びドレインから分離するようにゲートスペーサ１３０が含められている。また、必要に応じてのソース／ドレインエクステンション（ＳＤＥ）１３２すなわち“チップ”が、ゲートスペーサ１３０及びゲート誘電体１０８の下までソース及びドレインを延長させており、ゲート長を幾分短縮させてＦＥＴ１００の電気特性を向上させる。
この例示的な実施形態において、ＦＥＴ１００は、基板１１６上に形成されたＰウェル１１４を提供するＰ型ドープされたシリコン基板としての基板の上に形成された、Ｎ型ドーパント材料で形成されたソース及びドレインを有するＮチャネルトランジスタとして示されている。しかしながら、理解されるように、基板又はドーパント材料を適切に変更して、例えばガリウム砒素ベースの材料などの他の好適基板から形成された非シリコンのＰ型半導体トランジスタが代用されてもよい。ソース１０４及びドレイン１０６は、従来からのドーパント注入プロセス及び材料を用いて形成されることができ、例えば、応力誘起ソース／ドレイン構造、隆起ソース／ドレイン及び／又はリセスソース／ドレイン、非対称ドープ、カウンタードープあるいは結晶構造修飾されたソース／ドレイン、又はＬＤＤ（低ドープドレイン）技術によるソース／ドレインエクステンション領域の注入ドーピングなどを含んでいてもよい。ソース／ドレインの動作特性を変えるための様々なその他の技術も使用されることができる。そのような技術は、特定の実施形態において、電気特性を変化させる補償ドーパントとしてのヘテロドーパント材料の使用を含む。
ゲート電極１０２は、従来からの材料で形成されることができる。そのような材料は好ましくは、以下に限られないが、金属、金属合金、金属窒化物、及び金属シリサイド、並びにこれらの積層体及びこれらの複合材料を含む。特定の実施形態において、ゲート電極１０２はまた、例えば高濃度ドープされたポリシリコン及びポリシリコンゲルマニウム合金を含め、ポリシリコンから形成されてもよい。金属又は金属合金は、例えば窒化チタンなどのチタン含有化合物を含め、アルミニウム、チタン、又はその窒化物を含有するものを含み得る。ゲート電極１０２の形成は、シリサイド法、化学気相成長法、並びに、以下に限られないが例えば蒸着法及びスパッタリング法などの物理気相成長法を含み得る。典型的に、ゲート電極１０２は約１ｎｍから約５００ｎｍまでの総厚を有する。
ゲート誘電体１０８は、例えば酸化物、窒化物及び酸窒化物などの従来からの誘電体材料を含み得る。他の例では、ゲート誘電体１０８は、以下に限られないが酸化ハフニウム、ケイ酸ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、チタン酸バリウムストロンチウム、ジルコン酸チタン酸鉛、金属ベースの誘電体材料、及び誘電性を有するその他の材料を含め、概して高い誘電率の誘電体材料を含み得る。好適なハフニウム含有酸化物は、ＨｆＯ２、ＨｆＺｒＯｘ、ＨｆＳｉＯｘ、ＨｆＴｉＯｘ、ＨｆＡｌＯｘ、及びこれらに類するものと含む。組成及び利用可能な堆積処理装置に応じて、ゲート誘電体１０８は、熱酸化若しくはプラズマ酸化、窒化物形成法、化学気相成長法（原子層成長法を含む）、及び物理気相成長法などの方法によって形成され得る。一部の実施形態において、複数層若しくは複合層、積層体、及び複数の誘電体材料の組成混合物を使用することができる。例えば、ゲート誘電体は、約０．３ｎｍと１ｎｍとの間の厚さを有するＳｉＯ２ベースの絶縁体と、約０．５ｎｍと４ｎｍとの間の厚さを有する酸化ハフニウムベースの絶縁体とから形成され得る。典型的に、ゲート誘電体は約０．５ｎｍから約５ｎｍまでの総厚を有する。
チャネル領域１１０は、ゲート誘電体１０８の下方且つ高濃度ドープされたスクリーン領域１１２の上方に形成される。チャネル領域１１０はまた、ソース１０４及びドレイン１０６に接触し、且つこれらの間に延在している。好ましくは、チャネル領域は、ゲート誘電体１０８に隣接する、あるいはその付近の、５×１０１７ドーパント原子／ｃｍ３未満のドーパント濃度を有する実質的にアンドープのシリコンを含む。チャネル厚は典型的に、５ｎｍから５０ｎｍまでの範囲内とし得る。特定の実施形態において、チャネル領域１１０は、スクリーン領域上での純粋あるいは実質的に純粋なシリコンのエピタキシャル成長によって形成される。
開示されるように、閾値電圧設定領域１１１は、スクリーン領域１１２の上方に位置し、典型的に、薄いドープト層として形成される。ドーパント濃度、厚さ、並びにゲート誘電体及びスクリーン領域からの離隔距離を好適に変化させることは、動作時のＦＥＴ１００の閾値電圧の、制御された微調整を可能にする。特定の実施形態において、閾値電圧設定領域１１１は、約１×１０１８ドーパント原子／ｃｍ３と約１×１０１９ドーパント原子／ｃｍ３との間の濃度を有するようにドープされる。閾値電圧設定領域１１１は、１）その場（in-situ）エピタキシャルドーピング、２）薄いシリコン層のエピタキシャル成長と、それに続く厳密に制御されたドーパント注入、３）薄いシリコン層のエピタキシャル成長と、それに続くスクリーン領域１１２からの原子のドーパント拡散、又は４）これらのプロセスの組合せ（例えば、シリコンのエピタキシャル成長と、それに続くドーパント注入及びスクリーン領域１１２からのドーパント拡散の双方）、を含む幾つかの異なるプロセスによって形成され得る。
典型的に、高濃度ドープされたスクリーン領域１１２の位置によって、動作時のＦＥＴ１００の空乏領域の深さが設定される。有利には、スクリーン領域１１２（及び関連する空乏深さ）は、ゲート長と同等の深さ（Ｌｇ／１）からゲート長の大きい一部である深さ（Ｌｇ／５）までの範囲の深さに設定される。好適な実施形態において、典型的な範囲は、Ｌｇ／３とＬｇ／１．５との間である。極めて低い電力での動作では、Ｌｇ／２又はそれ以上を有するデバイスが好ましく、より高い電圧で動作するデジタル又はアナログのデバイスは、しばしば、Ｌｇ／５とＬｇ／２との間のスクリーン領域を用いて形成され得る。例えば、３２ｎｍのゲート長を有するトランジスタは、ゲート誘電体の下１６ｎｍ（Ｌｇ／２）の深さにピークドーパント密度を有するスクリーン領域と、８ｎｍ（Ｌｇ／４）の深さにピークドーパント密度を有する閾値電圧設定領域とを有するように形成され得る。
特定の実施形態において、スクリーン領域１１２は、約５×１０１８ドーパント原子／ｃｍ３と約１×１０２０ドーパント原子／ｃｍ３との間の濃度という、アンドープのチャネルのドーパント濃度より有意に高く、且つ必要に応じての閾値電圧設定領域１１１のドーパント濃度より少なくとも僅かに高いドーパント濃度を有するようにドープされる。認識されるように、正確なドーパント濃度及びスクリーン領域の深さは、ＦＥＴ１００の所望の動作特性を改善するように、あるいは利用可能なトランジスタ製造プロセス及びプロセス条件を考慮に入れるように変更されることができる。
リークを制御する助けとなるよう、スクリーン領域１１２の下方にパンチスルー抑制領域１１３が形成される。パンチスルー抑制領域１１３は、典型的には、低濃度ドープされたウェル内への直接注入によって形成されるが、スクリーン領域からの外方拡散、その場成長、又はその他の既知のプロセスによって形成されてもよい。閾値電圧設定領域１１１と同様に、パンチスルー抑制領域１１３は、スクリーン領域１１２より低いドーパント濃度を有し、これは典型的に、約１×１０１８ドーパント原子／ｃｍ３と約１×１０１９ドーパント原子／ｃｍ３との間に設定される。また、パンチスルー抑制領域１１３のドーパント濃度は、ウェル基板の全体的なドーパント濃度より高く設定される。認識されるように、正確なドーパント濃度及び深さは、ＦＥＴ１００の所望の動作特性を改善するように、あるいは利用可能なトランジスタ製造プロセス及びプロセス条件を考慮に入れるように変更されることができる。
このようなＦＥＴ１００を形成することは、十分に開発されて長く使用されてきたプレーナＣＭＯＳプロセス技術を容易に適応することができるので、ＳＯＩトランジスタ又はｆｉｎＦＥＴトランジスタと比較して単純である。
同時に、このような構造、及びこのような構造を製造する方法は、従来のナノスケールデバイスと比較して低い動作電圧及び低い閾値電圧の双方を有するＦＥＴトランジスタを可能にする。また、ＤＤＣトランジスタは、ボディバイアス電圧発生器の助けを借りて閾値電圧を静的に設定することを可能にするように構成され得る。一部の実施形態において、閾値電圧は更に、動的に制御されることができ、トランジスタのリーク電流を大いに低減（低リーク、低速動作用にＶＴを上昇方向に調整するように電圧バイアスを設定することによる）あるいは増大（高リーク、高速動作用にＶＴを減少方向に調整することによる）させることを可能にし得る。最終的に、これらの構造、及びこれらの構造を製造する方法は、回路の動作中に動的に調整されることが可能なＦＥＴデバイスを有する集積回路を設計することを可能にする。故に、集積回路内のトランジスタは、名目上同じ構造で設計されながら、異なるバイアス電圧に応じて異なる動作電圧で動作するように、あるいは異なるバイアス電圧及び動作電圧に応じて異なる動作モードで動作するように、制御、調整あるいはプログラムされることができる。また、これらは、製造後に、１つの回路内で異なる複数の用途に合わせて設定されることができる。
認識されるように、半導体の物理特性及び電気特性を変化させるために半導体の基板又は結晶層に注入される、あるいはその他の方法で存在する原子の濃度は、物理的及び機能的な領域又は層に関して記述されている。これら領域又は層は、特定の平均濃度を有する３次元の材料の集まりとして当業者に理解され得る。あるいは、それらは、異なる濃度又は空間的に変化する濃度を有する複数の部分領域又はサブレイヤとして理解され得る。それらはまた、ドーパント原子の小集団、実質的に同様のドーパント原子の領域若しくはそれに類するもの、又はその他の物理的形態として存在し得る。これらの特性に基づく領域の記述は、形状や正確な位置又は向きを限定することを意図するものではない。それらはまた、これらの領域又は層を、特定の、プロセス工程の種類若しくは数、層の種類若しくは数（例えば、複合層若しくは単一層）、使用される半導体堆積技術、エッチング技術若しくは成長技術に限定することを意図したものではない。これらのプロセスは、エピタキシャルに形成される領域若しくは原子層成長、ドーパント注入方法、又は線形、単調増加、レトログレード若しくはその他の好適に空間変化するドーパント濃度を含む特定の縦方向若しくは横方向のドーパントプロファイルを含み得る。所望のドーパント濃度が維持されることを確保するため、低温処理、炭素ドーピング、その場ドーパント堆積、及び先端的なフラッシュ又はその他のアニール技術を含む様々なドーパント耐マイグレーション技術が意図される。得られるドーパントプロファイルは、異なるドーパント濃度の１つ以上の領域又は層を有することができ、プロセスにかかわらずに、濃度バラつき、及び領域若しくは層がどのように定義されるかは、赤外線分光法、ラザフォード後方散乱（ＲＢＳ）、二次イオン質量分析法（ＳＩＭＳ）、又は様々な定性的あるいは定量的なドーパント濃度決定法を用いるその他のドーパント分析ツール、を含む技術によって検出可能であってもよいし、検出可能でなくてもよい。
１つの取り得るトランジスタ構造を一層十分に認識するため、深空乏化トランジスタのドーパントプロファイル２０２を図２に示す。これは、ゲート誘電体からウェルに向かって下方に延在するソースとドレインとの間の中線で取ったものである。濃度は、立方センチメートル当たりのドーパント原子の個数で測定され、下方への深さは、ゲート長Ｌｇとの比として測定されている。比としての測定は、ナノメートル単位での絶対深さより、相異なるノード（最小ゲート長に関して一般的に定義され、例えば、４５ｎｍ、３２ｎｍ、２２ｎｍ又は１５ｎｍ）で製造されるトランジスタ間の相互比較を可能にするのに良好である。
図２にて見て取れるように、ゲート誘電体に隣接するチャネル２１０の領域はドーパントを実質的に有しておらず、ほぼＬｇ／４の深さまで５×１０１７ドーパント原子／ｃｍ３未満を有する。閾値電圧設定領域２１１はドーパント濃度を約３×１０１８ドーパント原子／ｃｍ３まで上昇させている。この濃度は、約３×１０１９ドーパント原子／ｃｍ３まで、もう１桁上昇して、動作時のトランジスタの空乏領域の底面を設定するスクリーン領域２１２を形成している。約Ｌｇ／１の深さの約１×１０１９ドーパント原子／ｃｍ３のドーパント濃度を有するパンチスルー抑制領域２１３が、スクリーン領域と低濃度ドープされたウェル２１４との中間にある。パンチスルー抑制領域がない場合、例えば３０ｎｍのゲート長と１．０Ｖの動作電圧とを有するように構築されたトランジスタはかなり大きいリークを有することが予期される。開示のパンチスルー抑制領域２１３が注入されるとき、パンチスルーリークが低減され、トランジスタは、より電力効率に優れ、且つパンチスルーの不具合なくトランジスタ構造内のプロセスバラつきを許容し得るものとなる。
これは、次の表１で、より良く見て取れる。表１は、或る範囲のパンチスルードーズに関して予期される性能改善と閾値電圧とを示している。
Figure 2013533624
 別のドーパントプロファイルも意図される。図３には、深さが僅かに増大された低ドープチャネルを含む別のドーパントプロファイルが示されている。図２の実施形態とは対照的に、閾値電圧設定領域２１１は、エピタキシャル堆積されたシリコン層へのスクリーン領域２１２からの外方拡散によって主として形成された浅いノッチである。スクリーン領域２１２自体は３×１０１９ドーパント原子／ｃｍ３より高いドーパント濃度を有するように設定されている。パンチスルー抑制領域２１３は、約８×１０１８ドーパント原子／ｃｍ３のドーパント濃度を有し、スクリーン領域２１２からの外方拡散と別個の低エネルギー注入との組合せによって設けられている。
図４には、深さが大いに増大された低ドープチャネルを含む別のドーパントプロファイルが示されている。図２及び３の実施形態とは対照的に、閾値電圧の設定を支援する目立ったノッチ、平面又は層は存在していない。スクリーン領域２１２は３×１０１９ドーパント原子／ｃｍ３より高く設定されており、パンチスルー抑制領域２１３は、より狭く画成された同様の高さの約８×１０１８ドーパント原子／ｃｍ３のドーパント濃度を有し、別個の低エネルギー注入によって設けられている。
ドーパントプロファイルの更なる他の一変形例を図５に示す。図５は、非常に低い濃度にドープされたチャネル２１０を含むトランジスタ構造のトランジスタドーパントプロファイル２０５を示している。閾値電圧設定領域２１１は、スクリーン領域上に成長された薄いエピタキシャル層のその場ドーピング又は十分に制御された注入ドーピングによって精密に形成されている。スクリーン領域２１２は約１×１０１９ドーパント原子／ｃｍ３に設定されており、パンチスルー抑制領域２１３は、狭く画成された約８×１０１８ドーパント原子／ｃｍ３のドーパント濃度を有し、別個の低エネルギー注入によって設けられている。ウェル注入２１４の濃度は約５×１０１７ドーパント原子／ｃｍ３まで徐々に低下している。
図６に示すドーパントプロファイル２０６は、ゲート誘電体に隣接する低濃度ドープされたチャネル２１０と、狭く画成された閾値電圧設定領域２１１とを含んでいる。スクリーン領域２１２は、約１×１０１９ドーパント原子／ｃｍ３に設定された狭いピークまで上昇しており、パンチスルー抑制領域２１３は、約５×１０１８ドーパント原子／ｃｍ３のドーパント濃度の広いピークを有し、別個の低エネルギー注入によって設けられている。ウェル注入２１４の濃度は、トランジスタのバイアス係数を改善するように高くされており、約８×１０１７ドーパント原子／ｃｍ３の濃度を有する。
図６の狭いスクリーン領域ピークドーパント濃度とは対照的に、図７のドーパントプロファイル２０７は広いピーク２１２を有している。狭いアンドープのチャネル２１０に加えて、このトランジスタ構造は、明確に画成された部分的にレトログレードな閾値設定２１１と、目立って分離されたパンチスルー抑制領域２１３とを含んでいる。ウェル２１４のドーピング濃度は比較的低く、約５×１０１７ドーパント原子／ｃｍ３未満である。
図８は、アナログトランジスタ及びデジタルトランジスタの双方を含めて様々な種類のＦＥＴ構造に好適な、パンチスルー抑制領域とスクリーン領域とを備えたトランジスタを形成するための１つの例示的なプロセスを示す模式的なプロセスフロー図３００である。ここに例示されるプロセスは、本発明の概念を不明瞭にしないよう、その記載において一般的且つ広いものであるように意図されたものであり、より詳細な実施形態及び例については以下にて説明する。これらのプロセス工程は、他のプロセス工程とともに、レガシーデバイスとともにＤＤＣ構造デバイスを含む集積回路の処理及び製造を可能にし、向上された性能と低減された電力とを有する幅広いアナログデバイス及びデジタルデバイスに及ぶ設計を可能にする。
異なる複数の実施形態及び例に従った数多くの異なるプロセスのうちの１つであるが、このプロセスは、工程３０２にて、ウェル形成で開始する。３０３に示されるように、ウェル形成は、所望の用途及び結果に応じて、ＳＴＩ（シャロートレンチアイソレーション）形成３０４の前又は後とし得る。Ｐ型注入には、ボロン（Ｂ）、インジウム（Ｉ）又はその他のＰ型材料を使用することができ、Ｎ型注入には、ヒ素（Ａｓ）、リン（Ｐ）又はその他のＮ型材料を使用することができる。ＰＭＯＳウェル注入では、１０ｋｅＶから８０ｋｅＶの範囲内でＰ＋注入物を注入することができ、ＮＭＯＳウェル注入においては、ボロン注入のＢ＋注入は０．５ｋｅＶから５ｋｅＶの範囲内且つ１×１０１３／ｃｍ２から８×１０１３／ｃｍ２の濃度範囲内とし得る。ゲルマニウム注入Ｇｅ＋が、１０ｋｅＶから６０ｋｅＶの範囲内且つ１×１０１４／ｃｍ２から５×１０１４／ｃｍ２の濃度で実行されてもよい。ドーパントマイグレーションを抑制するために、炭素注入Ｃ＋が、０．５ｋｅＶから５ｋｅＶの範囲且つ１×１０１３／ｃｍ２から８×１０１３／ｃｍ２の濃度で実行されてもよい。ウェル注入は、パンチスルー抑制領域、該パンチスルー抑制領域より高いドーパント密度を有するスクリーン領域逐次注入、及び閾値電圧設定領域（上述のように、典型的に、注入によって、あるいはスクリーン領域上に成長されたエピタキシャル層内へのドーパントの拡散によって形成される）の逐次的な注入、及び／又はエピタキシャル成長と注入を含んでもよい。
一部の実施形態において、ウェル形成３０２は、３０２Ａに示すように、Ｇｅ／Ｂ（Ｎ）、Ａｓ（Ｐ）のビームライン注入と、その後のエピタキシャル（ＥＰＩ）プレ洗浄プロセスと、その後の非選択ブランケット（全面）ＥＰＩ堆積とを含んでもよい。他の例では、ウェルは、３０２Ｂに示すように、Ｂ（Ｎ）、Ａｓ（Ｐ）のプラズマ注入と、その後のＥＰＩプレ洗浄と、その後の非選択（ブランケット）ＥＰＩ堆積とを用いて形成されてもよい。ウェル形成は、他の例では、３０２Ｃに示すように、Ｂ（Ｎ）、Ａｓ（Ｐ）の固体ソース拡散と、その後のＥＰＩプレ洗浄と、その後の非選択（ブランケット）ＥＰＩ堆積とを含んでもよい。更なる他の代替例として、ウェル形成は、３０２Ｄに示すように、単純に、ウェル注入と、その後のＢ（Ｎ）、Ｐ（Ｐ）のその場ドープ選択ＥＰＩとを含んでもよい。ここに記載される実施形態は、異なるウェル構造で異なるパラメータに従って共通基板上に構成される多数のデバイスのうちの何れかを可能にする。
ウェル形成３０２の前又は後に行われ得るシャロートレンチアイソレーション（ＳＴＩ）形成３０４は、９００℃未満の温度での低温トレンチ犠牲酸化物（trench sacrificial oxide；ＴＳＯＸ）ライナーを含み得る。ゲートスタック３０６が、多数の様々な手法にて、様々な仕事関数を有する様々な材料から形成あるいはその他の方法で構築され得る。１つの選択肢は、ポリ／ＳｉＯＮゲートスタック３０６Ａである。別の１つの選択肢は、ＳｉＯＮ／メタル／ポリ又はＳｉＯＮ／ポリとその後のｈｉｇｈ−ｋ／メタルゲートとを含むゲートファーストプロセス３０６Ｂである。別の１つの選択肢のゲートラストプロセス３０６Ｃはｈｉｇｈ−ｋ／メタルゲートスタックを含み、ゲートスタックは、“ｈｉｇｈ−ｋファースト−メタルゲートラスト”フロー又は“ｈｉｇｈ−ｋラスト−メタルゲートファースト”フローの何れかで形成され得る。更なる他の選択肢３０６Ｄは、デバイス構造に応じて調整可能な範囲の仕事関数、Ｎ（ＮＭＯＳ）／Ｐ（ＰＭＯＳ）／Ｎ（ＰＭＯＳ）／Ｐ（ＮＭＯＳ）／ミッドギャップ又はこれら間の何処か、を含むメタルゲートである。一例において、Ｎは４．０５±０．２ｅＶの仕事関数（ＷＦ）を有し、Ｐは５．０１±０．２ｅＶのＷＦを有する。
次に、工程３０８にて、ソース／ドレインチップが注入され得る。あるいは場合により、用途に応じて、ソース／ドレインチップは注入されないこともある。チップの寸法は、要求に応じて異なり、ゲートスペーサ（ＳＰＣＲ）が使用されるかに部分的に依存することになる。１つの選択肢において、３０８Ａのように、チップ注入は行われなくてもよい。次に、必要に応じての工程３１０及び３１２にて、歪みチャネルを作り出す性能向上策として、ＰＭＯＳ又はＮＭＯＳのＥＰＩ層がソース及びドレイン領域内に形成され得る。ゲートラストのゲートスタックの選択肢の場合、工程３１４にて、ゲートラストモジュールが形成される。これは、３１４Ａに示すように、ゲートラストプロセスの場合のみとし得る。
パンチスルー抑制を含むタイプ及び含まないタイプ、異なる複数の閾値電圧を有するタイプ、静的あるいは動的なバイアス印加を有するタイプ及び有しないタイプを含む複数のトランジスタタイプを支持するダイが意図される。デジタルトランジスタ構成及びアナログトランジスタ構成を１つ以上備えたシステム・オン・チップ（ＳｏＣ）、先端マイクロプロセッサ、ＲＦ、メモリ及びその他のダイが、ここに記載の方法を用いるデバイスに組み込まれ得る。ここに記載の方法及びプロセスによれば、パンチスルー抑制を有する、あるいは有しないＤＤＣ及び／又はトランジスタデバイス及び構造の多様な組合せを有するシステムを、バルクＣＭＯＳを用いてシリコン上に作り出すことができる。様々な実施形態において、ダイは、動的バイアス構造、静的バイアス構造、又は無バイアス構造が別々あるいは何らかの組み合わせで存在する１つ以上の領域に分割され得る。例えば、動的バイアスの区画においては、動的に調整可能なデバイスが、高ＶＴデバイス及び低ＶＴデバイスとともに、そして場合によりＤＤＣ論理デバイスとともに存在し得る。
特定の例示的な実施形態を図面に図示して説明したが、理解されるように、様々なその他の変形が当業者に明らかになり得るのであり、これらの実施形態は、単なる例示であって広範囲の発明を限定するものではなく、また、本発明は、図示して説明された具体的な構造及び構成に限定されるものではない。従って、本明細書及び図面は、限定的なものではなく、例示的なものと見なされるべきである。
本出願は、２００９年９月３０日に出願された米国仮出願第６１／２４７，３００号、２００９年１１月１７日に出願された米国仮出願第６１／２６２，１２２号、２０１０年２月１８日に出願された米国特許出願第１２／７０８，４９７号、２０１０年６月２２日に出願された米国仮出願第６１／３５７，４９２号の利益を主張するものであり、それらの開示事項をここに援用する。

Claims (10)

  1. 第１濃度のドーパントを有するようにドープされたウェルと、
    前記ウェル内にイオン注入され、５×１０１８ドーパント原子／ｃｍ３より高い第２濃度のドーパントを有するスクリーン領域と、
    前記第１濃度と前記第２濃度との間の第３濃度のドーパントを有する少なくとも１つのパンチスルー抑制領域であり、ゲートの下方且つ前記スクリーン領域と前記ウェルとの間に位置する少なくとも１つのパンチスルー抑制領域と、
    を有する電界効果トランジスタ構造。
  2. 前記スクリーン領域上にブランケットエピタキシャル層が成長されている請求項１に記載の電界効果トランジスタ構造。
  3. 前記ブランケットエピタキシャル層内に画成され、前記第２濃度と５×１０１７ドーパント原子／ｃｍ３との間の第４のドーパント濃度を有する閾値電圧設定層、を更に有する請求項２に記載の電界効果トランジスタ構造。
  4. 前記スクリーン領域は、前記少なくとも１つのパンチスルー抑制領域内へとドーパントを外方拡散するように形成されている、請求項１に記載の電界効果トランジスタ構造。
  5. 前記少なくとも１つのパンチスルー抑制領域は、少なくとも部分的に、前記ウェル内への直接注入によって形成されている、請求項１に記載の電界効果トランジスタ構造。
  6. パンチスルー効果を抑制する電界効果トランジスタ構造を形成する方法であって、
    第１濃度のドーパントを有するようにドープされたウェルを形成する工程と、
    ５×１０１８ドーパント原子／ｃｍ３より高いドーパント濃度を有するスクリーン領域をイオン注入する工程と、
    前記ウェル内にパンチスルー抑制領域を形成する工程と、
    を有する方法。
  7. 前記スクリーン領域の頂部にブランケットエピタキシャル層を成長させる工程、を更に有する請求項６に記載の方法。
  8. 前記スクリーン領域の頂部に前記ブランケットエピタキシャル層を成長させる工程は、前記スクリーン領域に隣接する前記ブランケットエピタキシャル層の一部を、ドーパントの、直接注入、前記スクリーン領域からの拡散、又はその場堆積のうちの１つ以上によってドーピングして、閾値電圧設定層を形成することを含む、請求項７に記載の方法。
  9. 前記スクリーン領域の頂部にブランケットエピタキシャル層を成長させた後に、シャロートレンチアイソレーションを用いて前記電界効果トランジスタを素子分離する工程、を更に有する請求項６に記載の方法。
  10. 前記パンチスルー抑制領域を形成する工程は、前記スクリーン領域に隣接する層の一部を、直接注入及び／又は前記スクリーン領域からの拡散によってドーピングすることを有する、請求項６に記載の方法。
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