JP2008085253A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】完全空乏型ＳＯＩ層のチャネル領域の表面側の不純物濃度が、埋め込み絶縁膜側に比べて高濃度となるＭＯＳ−ＦＥＴ半導体装置の製造方法を提供すること。
【解決手段】本発明は、完全空乏型のＳＯＩ層を用いたＭＯＳ−ＦＥＴ半導体装置の製造方法であって、閾値電圧制御のためにチャネル領域にイオン注入される不純物の濃度のピークが前記ＳＯＩ層中に存在するように注入エネルギーを調節して、前記不純物をイオン注入する。また、非酸化雰囲気中でチャネルアニールすることにより、前記ＳＯＩ層中の埋め込み絶縁膜との境界付近よりもゲート絶縁膜との境界付近に、前記不純物を高濃度に分布させる。
【選択図】図４

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）タイプの半導体基板を用いたＭＯＳ−ＦＥＴ（電界効果トランジスタ）の製造方法に関する。

表層部に絶縁膜層を形成したシリコン基板上に、シリコン単結晶層を形成したものをＳＯＩ基板という。ＭＯＳトランジスタをＳＯＩ基板上に形成すると、特性の改善や寄生容量の低減が図れ、低電圧での動作が可能となるデバイスを得ることができる。

このＳＯＩ基板のＳＯＩ層には、完全空乏型と部分空乏型の２種類がある。ＳＯＩ層が全て空乏層となっているものを、完全空乏型ＳＯＩという。一方、部分的に空乏層となっていない部分があるものを、部分空乏型ＳＯＩという。ＳＯＩ素子の特徴である素子と基板間の寄生容量などを低減できるという特性を活かすには、完全空乏型が有利である。

完全空乏型ＳＯＩは、低電圧化と負荷容量の低減を同時に実現できるが、回路に適用可能な閾値電圧となるトランジスタを形成するシリコン層（ＳＯＩ層）の厚さは５０ｎｍ以下とされる。
特開２０００−３４９２９５号公報

オフリーク電流を低減し閾値を増大させるためには、チャネル領域の不純物濃度を増やす必要がある。しかし、チャネル領域の不純物濃度を増やすと、最大空乏層幅が減少し完全空乏型トランジスタの形成が困難となる。

特開２０００−３４９２９５号公報に記載の発明によると、チャネル領域の不純物濃度のピーク値の位置が、反転層のキャリア濃度を不純物濃度が超える深さよりも浅い位置になるようにする。チャネル領域の表面側の不純物濃度が、埋め込み絶縁膜に比べて高濃度になる。これにより、オフリーク電流を低減させながら閾値電圧を増大させた完全空乏型トランジスタを得ることができる。

特開２０００−３４９２９５号公報に開示された製造方法では、ダミー層またはダミー層の厚みに相当するＳＯＩ層のエッチングを用いて、注入不純物のピーク位置を制御する方法と高濃度層をエピタキシャル成長させる方法を提案している。

ダミー層を用いる方法では、不純物のイオン注入の際に、不純物のピーク位置のウエハ面内のバラツキを伴う。そこで、注入する不純物のドーズ量のバラツキを抑制するために注入不純物のピークをＳＯＩ層の十分深い位置にする必要がある。そのため、この方法は、５０ｎｍ以下の薄いＳＯＩ層を有する完全空乏型ＳＯＩへの適用は困難である。

ダミー層に相当するシリコン層のエッチングを用いる方法では、エッチングのバラツキによりチャネル領域のドーズ量にバラツキを生ずるという問題がある。エピタキシャル成長を用いる方法では、十分に単結晶のＳＯＩ層を得る条件で成長を行うとスループットが悪いという問題がある。

本発明は、上記課題を解決するためのＭＯＳ−ＦＥＴの製造方法である。具体的には、完全空乏型ＳＯＩ層のチャネル領域の表面側の不純物濃度が、埋め込み絶縁膜側に比べて高濃度となるＭＯＳ−ＦＥＴ半導体装置の製造方法である。

本発明の第１の態様は、ＳＯＩ基板を用いたＭＯＳ−ＦＥＴの製造方法において、ＳＯＩ層のチャネル領域に不純物をイオン注入する工程と；非酸化雰囲気中でチャネルアニールする工程とを含む。そして、前記イオン注入工程では、前記不純物の濃度ピークが前記ＳＯＩ層中に存在させる。また、前記チャネルアニール工程では、アニール温度をＴ（Ｋ）、アニール時間をｔ（分）とした時、
５０６×１０００／Ｔ−４９０＜ｔ＜４００×１０００／Ｔ−３８６
という条件により、前記ＳＯＩ層の表面付近に前記不純物を高濃度に分布させることを特徴とする。

本発明の第２の態様は、ＳＯＩ基板を用いたＭＯＳ−ＦＥＴの製造方法において、ＳＯＩ層のチャネル領域に不純物をイオン注入する工程と；非酸化雰囲気中でチャネルアニールする工程とを含む。そして、前記イオン注入工程では、前記不純物の濃度ピークが前記ＳＯＩ層中に存在させる。また、前記チャネルアニールは、６００〜７５０℃の非酸化雰囲気で５〜９０分間行うことを特徴とする。

本発明は、ＳＯＩ技術を採用した基板に特に有効である。ＳＯＩ基板においては、表面付近に多量の点欠陥が必要なことに加えて、裏面に材質境界があることが、拡散の制御の要素となるためである。また、ＳＯＩ層の膜厚及びチャネル領域の不純物量の点で、完全空乏型のＳＯＩ層に好適である。すなわち、ＳＯＩ層中の不純物濃度ピーク位置が、例えば、８０ｎｍ程度では、バルク基板の場合と同様に、アニール条件を調整しても不純物濃度分布を制御出来ないためである。

シリコン基板上に絶縁膜としての埋め込み酸化膜を形成後、ＳＯＩ層となるシリコン単結晶層を形成する。このＳＯＩ層のチャネル領域に、閾値電圧制御のための不純物をイオン注入する。イオン注入される不純物の濃度のピークが前記ＳＯＩ層中に存在するように注入エネルギーを調節して、前記不純物をイオン注入する。その後、非酸化雰囲気中でチャネルアニールし、前記不純物をＳＯＩ層中におけるゲート絶縁膜との境界付近に局所的に集める。前記ＳＯＩ層中において、埋め込み絶縁膜との境界付近よりもゲート絶縁膜との境界付近で、前記不純物が高濃度に分布する。

ここで、単にＳＯＩ層中へのイオン注入量を増加させることは、不純物の量自体が増加させるため、格子間原子の発生には直接寄与しない。Ｎ型ＭＯＳＦＥＴであれば、ＳＯＩ層に導入する不純物がボロンの場合には、イオン注入種はボロンでなくＢＦ_２を選択することが好ましい。Ｆの存在を利用してより多くの格子間シリコンを発生させることが可能となるためである。任意の量の格子間シリコンを発生させるために更に好ましくは、ＳＯＩ層にシリコンを注入する。

本発明によるチャネルアニール処理は、非酸化雰囲気中で行うことが重要である。酸化雰囲気中であると、酸化処理中に新たに点欠陥が基板内に導入され、本発明による不純物拡散制御の効果を得ることが困難となるためである。

チャネルアニールは、過度増速拡散を起こし、前記不純物をＳＯＩ層中におけるゲート絶縁膜との境界付近に局所的に集める。これにより、オフリーク電流を低減し閾値を増大化させた完全空乏型のＳＯＩ層を有するＭＯＳ−ＦＥＴ半導体装置を得ることができる。

イオン注入された後のチャネルアニール前の不純物の濃度ピークは、ＳＯＩ層の中心付近にあることが好ましい。これにより導入不純物量のバラツキを低減できる。

本発明では、過度増速拡散に寄与する格子間シリコンを増やすために、不純物のイオン注入に加えて、チャネル領域に格子間シリコンをシリコン注入により導入しても良い。

前記イオン注入される不純物のドーズ量は、１.０×１０^１２ｃｍ^−２以上１．０×１０^１３ｃｍ^−２以下であることが好ましい。この程度であれば、シリコン領域はアモルファス化することはなく、発生した格子間シリコンが全て熱拡散に寄与する。過度増速拡散により格子間シリコンと結合したドーパントが、熱平衡での不純物拡散よりも極めて高速に拡散する。ここで、上記のようなドーズ量を得るためには、例えば、平均濃度として２．５Ｅ１７〜２．５Ｅ１８／ｃｍ^３の不純物を注入することが好ましい。

本発明によれば、過度増速拡散により、ＳＯＩ層におけるゲート絶縁膜との界面付近に局所的に不純物が効率的に移動する。その結果、完全空乏型ＳＯＩ層のチャネル領域の表面側の不純物濃度が、埋め込み絶縁膜側に比べて高濃度となる。ＳＯＩ層厚み方向に深くなるにつれて、不純物（ドーパント）の急峻なプロファイルを作ることができる。オフリーク電流を低減し閾値を増大させた完全空乏型ＭＯＳ電界効果トランジスタ（ＭＯＳ−ＦＥＴ）を、高スループットで形成できる。

本発明を以下に示す実施例で説明する。図１（Ａ）〜図３（Ｈ）は、本発明の半導体装置の製造方法の主要な部分を示す。シリコン基板１の上に埋め込み酸化膜２およびＳＯＩ層３が形成され、図１（Ａ）に示すように、ＳＯＩ基板が作られる。ＳＯＩ層３の膜厚は、完全空乏型トランジスタが形成可能で、チャネル領域にイオン注入によって不純物の分布を形成可能な厚みであり、２０〜５０ｎｍが好ましい。例えば、ＳＯＩ層３の厚みが５０ｎｍよりも厚いと、完全空乏型のＳＯＩ層を形成することは困難となる。一方、ＳＯＩ層３の厚みが２０ｎｍよりも薄いと、イオン注入時の散乱によってＳＯＩ層中に導入される不純物量がばらついてしまうため、実用的なトランジスタが形成するのが困難となる。

その後、ＳＯＩ基板に閾値電圧制御のために、チャネル領域に不純物５をイオン注入する。不純物５としては、Ｎ型ＭＯＳＦＥＴであれば、ボロンまたはＢＦ_２、若しくはインジウムなどのＮ型不純物を用いる。一方、Ｐ型ＭＯＳＦＥＴであれば、砒素またはリンなどのＰ型不純物を用いる。イオン注入される不純物５は、その濃度ピークがＳＯＩ層中に存在するように注入エネルギーが選択され、１×１０^１２〜１×１０^１３ｃｍ^−２程度イオン注入される。好ましくは、ＳＯＩ層３の厚み方向に見たとき、不純物５の濃度のピークを、できるだけＳＯＩ層３の中心部に付近に分布させる。これにより、注入された不純物５のバラツキを低減可能となる。具体的には、例えば、窒素雰囲気において、注入加速度１８ｋｅＶ（ＢＦ_２）でチャネルアニールする。

その後、引き続き６００℃〜７５０℃の範囲でチャネルアニールを５〜９０分間おこなう。アニール処理により、図１（Ｂ）に示すように、注入された不純物５が過度増速拡散を起こし、ゲート絶縁膜（６）とＳＯＩ層３との界面（ＳＯＩ層３の表面）付近に移動する。ＳＯＩ層３中において、埋め込み絶縁膜２との境界付近に比べてゲート絶縁膜（６）との境界付近で、不純物５が高濃度に分布する。

ここで、チャネルアニール温度が７５０℃を超えると、Ｓｉ表面近傍へ移動する不純物量が低下する。アニール時間が５分を下回ると、イオン注入でＳｉ基板に導入された過剰格子間シリコンが基板内に残留し、表面付近に移動した不純物が以降の熱処理で基板内に再拡散する原因となる。アニール温度を６００℃以下とすることも可能であるが、必要なアニール時間は９０分より著しく長くなり、スループットが低下してしまう。

チャネルアニールには、窒素雰囲気などチャネル領域が酸化雰囲気にさらされないものが用いられる。チャネルアニールの温度と時間の関係は、チャネルアニール温度をＴ（Ｋ）およびチャネルアニール時間をｔ（分）とした時、
５０６×１０００／Ｔ−４９０＜ｔ＜４００×１０００／Ｔ−３８６
とする。この式は、実測に基づいてキャリブレーションした理論実験の結果から導き出したものである。

低温側では多少時間が長くても、本発明の作用効果が得られる。しかし上記範囲内にあるときに、処理時間が短く、スループットの高いプロセスを得ることが出来る。この条件であれば、装置の機器間誤差を考慮しても、安定的に半導体デバイスを製造可能となる。

次に、図１（Ｃ）に示すように、ＳＯＩ層３の上に、ゲート絶縁膜６を形成する。ゲート絶縁膜６の形成は、チャネル領域４への不純物５の導入の前またはチャネルアニール後のいずれでもよい。なお、ゲート絶縁膜を形成した後のアニール処理は、薄いゲート絶縁膜を介しているため、酸化雰囲気中では酸化が進んでしまうため、非酸化雰囲気中でのアニール処理が重要となる。

ゲート絶縁膜６の上部に、ゲート電極用にポリシリコン層７を形成する。ゲート不純物としては、Ｎ型ＭＯＳＦＥＴならば、例えば、リンまたは砒素を注入でき、Ｐ型ＭＯＳＦＥＴならば、例えば、ボロンまたはＢＦ２などを注入できる。このゲート不純物のイオン注入ドーズ量は、例えば２×１０^１５ｃｍ^−２程度とする。

次に、図２（Ｄ）に示すように、ポリシリコン層７及びゲート絶縁膜６をパターニングして、ゲート電極８を形成する。なお、酸化処理によりゲート電極８の表面にごく薄い酸化膜を予め形成しておいても良い。

次に、図２（Ｅ）に示すように、チャネル領域のイオン種と同じ導電型のイオンをＳＯＩ層３の表層部分にイオン注入してポケット９を形成する。このポケット９は、トランジスタのオンオフの閾値電圧低下を抑制する。

ここで、ゲート長さが短いトランジスタにおいては、短チャネル効果が大きくなり、ドレインとソースの不純物濃度が最初のイオン注入濃度のままでは、トランジスタとして使用困難となる。一方、ソース・ドレインとチャネル領域の間隔を十分に取るとオン抵抗が大きくなり、トランジスタとして機能しない恐れがある。そこで、ソース・ドレイン領域に、通常のソース・ドレイン領域の不純物濃度よりも１桁〜２桁程度不純物濃度が薄いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１０を設ける（図２（Ｆ））。ＬＤＤ領域１０は、例えばＮ型ＭＯＳＦＥＴならばリンまたは砒素を注入し、Ｐ型ＭＯＳＦＥＴならばボロンまたはＢＦ_２などイオン注入することによって形成される。

次に、図３（Ｇ）に示すように、ゲート電極８及びゲート絶縁膜６の側面にサイドウォール１１を形成する。サイドウォール１１は、例えば、窒化シリコン膜を堆積させエッチバックすることにより形成する。

次に、図３（Ｈ）に示すように、不純物をイオン注入することにより拡散層１２を形成する。拡散層１２の形成に際しては、Ｎ型ＭＯＳＦＥＴならばリンまたは砒素を注入し、Ｐ型ＭＯＳＦＥＴならばボロンまたはＢＦ_２などをイオン注入することができる。

以下、本発明の製造方法によって成型されたＭＯＳＦＥＴ（図３（Ｈ））において、ＳＯＩ層３中の不純物が、ゲート絶縁膜６との境界付近に局所的に集まる原理について説明する。

チャネル領域４への不純物導入は、１×１０^１２〜１×１０^１３ｃｍ^−２のドーズ量とする。これにより、過剰な格子間シリコンが、およそ５×１０^１２〜３×１０^１３ｃｍ^−２発生する。この程度のドーズ量でイオン注入された場合、シリコン領域がアモルファス化することは無く、発生した格子間シリコンの全てが拡散に寄与する。過剰な格子間シリコンと結合した不純物（ドーパント）は、通常の熱平衡での不純物拡散よりも極めて高速に拡散する。これを過度増速拡散という。過度増速拡散におけるドーパントの拡散の程度は、格子間シリコンと結合するドーパント量に依存する。格子間シリコンは、アニールの過程で酸化シリコンとシリコン単結晶の界面でシリコン原子と結合して消滅する。低温のアニールでは、格子間シリコンとドーパントとの結合速度より十分長く格子間シリコンが残存する。そのため、より低温のアニールほど、酸化シリコンとシリコン単結晶界面でのドーパントの集積が顕著となる。

通常、過度増速拡散は、拡散層１２やＬＤＤ層１０で見られる現象であり、チャネル領域４では見られない。拡散層１２では、発生する格子間シリコンの量が多いために過度増速拡散が生じる。ＬＤＤ層１０では、不純物濃度のピークが浅くゲート絶縁膜との界面に近いために同様な拡散が生ずる。バルクのシリコンデバイスでのチャネル形成では、不純物濃度のピーク位置が浅い場合でも８０ｎｍ程度と深い。また導入される不純物の濃度が薄いために発生する格子間シリコンが少ない。従ってバルクのシリコンデバイスでは、過度増速拡散を生じない。

本発明のＳＯＩ層３の膜厚は２０〜５０ｎｍ程度であり、イオン注入時の不純物の濃度ピークがＳＯＩ層３の中に存在するようにしている。このイオン注入による濃度ピークは、深くても５０ｎｍである。これにより、ゲート絶縁膜とＳＯＩ層の界面に十分近い位置に平均濃度で１×１０^１８〜６×１０^１８／ｃｍ^３程度の格子間シリコンを発生させることができる。イオン注入後に６００〜７５０℃のチャネルアニールを５〜９０分間行うことで、過剰な格子間シリコンとドーパントが結合する。この結合により、ゲート絶縁膜とＳＯＩ層の界面へのドーパントの輸送を可能としている。この結果ＳＯＩ層中におけるゲート絶縁膜との界面付近にドーパントの集積が為され、急峻なドーパントのプロファイルを得ることが出来る。

膜厚４０ｎｍのＳＯＩ層に５Ｅ^１２ｃｍ^−２のＢＦ_２をイオン注入し、チャネルアニールの前後で、チャネル領域のボロンの濃度分布を調べたＳＩＭＳの結果が図４に示されている。なお、図４において、ボロン濃度（縦軸）の単位はｃｍ^３である。ＢＦ_２がイオン注入された直後のプロファイルは点線で示される。６２０℃で７０分間チャネルアニールした後のプロファイルは実線で示される。イオン注入直後では、ＳＯＩ層の中心部付近に不純物の濃度のピークが存在する。チャネルアニール後では、表面近傍の不純物濃度が高くなっている。チャネルアニールによって、ＳＯＩ層の深部に向かって急峻に濃度が下がるドーパントのプロファイル（不純物の分布）が得られている。

以上、本発明の実施の形態例及び実施例について、本発明が理解できるように幾つかの例に基づいて説明したが、本発明は、当該技術に従事するものにとって明らかなように、これらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。例えば、チャネル領域に不純物が注入される前後において、格子間シリコンをシリコン注入によって導入しても良い。これにより、過剰な格子間シリコンの分布のばらつきを小さく出来る。

本発明は、完全空乏型ＳＯＩ層を有する電界効果型トランジスタの製造方法に適用可能である。

図１（Ａ）〜（Ｃ）は、本発明の実施例に係る電界効果型トランジスタの製造方法の一部を示す部分断面図である。 図２（Ｄ）〜（Ｆ）は、本発明の実施例に係る電界効果型トランジスタの製造方法の一部を示す部分断面図である。 図３（Ｇ）〜（Ｈ）は、本発明の実施例に係る電界効果型トランジスタの製造方法の一部を示す部分断面図である。 図４は、本発明の作用を説明するためのグラフであり、チャネル領域のボロンの濃度分布を示すＳＩＭＳ結果である。

符号の説明

１ シリコン基板
３ ＳＯＩ層
５ 不純物（ドーパント）
８ ゲート電極
９ ポケット
１０ ＬＤＤ領域
１２ 拡散層

Claims (9)

1. ＳＯＩ基板を用いたＭＯＳ−ＦＥＴの製造方法において、
   ＳＯＩ層のチャネル領域に不純物をイオン注入する工程と；
   非酸化雰囲気中でチャネルアニールする工程とを含み、
   前記イオン注入工程では、前記不純物の濃度ピークが前記ＳＯＩ層中に存在させ、
   前記チャネルアニール工程では、アニール温度をＴ（Ｋ）、アニール時間をｔ（分）とした時、
   ５０６×１０００／Ｔ−４９０＜ｔ＜４００×１０００／Ｔ−３８６
   という条件により、前記ＳＯＩ層の表面付近に前記不純物を高濃度に分布させることを特徴とするＭＯＳ−ＦＥＴの製造方法。
2. 前記ＳＯＩ層は完全空乏型の構造を有することを特徴とする請求項１に記載のＭＯＳ−ＦＥＴの製造方法。
3. 前記ＳＯＩ層のチャネル領域に格子間シリコンをシリコン注入により導入する工程を更に含むことを特徴とする請求項１又は２に記載のＭＯＳ−ＦＥＴの製造方法。
4. 前記チャネルアニールは、６００〜７５０℃の非酸化雰囲気で５〜９０分間行うことを特徴とする請求項１、２又は３に記載のＭＯＳ−ＦＥＴの製造方法。
5. 前記イオン注入される不純物のドーズ量が、１.０×１０^１２ｃｍ^−２以上１．０×１０^１３ｃｍ^-２以下であることを特徴とする請求項１、２、３または４に記載のＭＯＳ―ＦＥＴの製造方法。
6. ＳＯＩ基板を用いたＭＯＳ−ＦＥＴの製造方法において、
   ＳＯＩ層のチャネル領域に不純物をイオン注入する工程と；
   非酸化雰囲気中でチャネルアニールする工程とを含み、
   前記イオン注入工程では、前記不純物の濃度ピークが前記ＳＯＩ層中に存在させ、
   前記チャネルアニールは、６００〜７５０℃の非酸化雰囲気で５〜９０分間行うことを特徴とするＭＯＳ−ＦＥＴの製造方法。
7. 前記イオン注入される不純物のドーズ量が、１.０×１０^１２ｃｍ^−２以上１．０×１０^１３ｃｍ^-２以下であることを特徴とする請求項６に記載のＭＯＳ―ＦＥＴの製造方法。
8. 前記ＳＯＩ層は完全空乏型の構造を有することを特徴とする請求項６又は７に記載のＭＯＳ−ＦＥＴの製造方法。
9. 前記ＳＯＩ層のチャネル領域に格子間シリコンをシリコン注入により導入する工程を更に含むことを特徴とする請求項６，７又は８に記載のＭＯＳ−ＦＥＴの製造方法。

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