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JP2002270846A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JP2002270846A
JP2002270846A JP2001068895A JP2001068895A JP2002270846A JP 2002270846 A JP2002270846 A JP 2002270846A JP 2001068895 A JP2001068895 A JP 2001068895A JP 2001068895 A JP2001068895 A JP 2001068895A JP 2002270846 A JP2002270846 A JP 2002270846A
Authority
JP
Japan
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threshold voltage
soi layer
semiconductor device
soi
ions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001068895A
Other languages
English (en)
Inventor
Noriyuki Miura
規之 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2001068895A priority Critical patent/JP2002270846A/ja
Priority to US10/092,499 priority patent/US6825074B2/en
Publication of JP2002270846A publication Critical patent/JP2002270846A/ja
Priority to US10/913,430 priority patent/US6974982B2/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 半導体装置の小型化及び薄膜化により影響さ
れるしきい値電圧を，しきい値電圧制御イオンを好適に
注入することにより制御する。 【解決手段】 ＳＯＩ層１０４に注入されたイオン１１
２によりＭＯＳＦＥＴのしきい値電圧が制御される半導
体装置において，しきい値電圧制御イオン１１２は，そ
の濃度ピーク値がＳＯＩ層１０４の１／２深さ位置（１
／２ＴＳＯＩ）とＳＯＩ層１０４の下部界面位置（Ｔ
ＳＯＩ）との間に位置する濃度分布で注入されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体装置の製造
方法に関し，さらに詳細には，ＳＯＩ層にイオンを注入
してＭＯＳＦＥＴのしきい値電圧を制御する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】従来におけるＳＯＩ構造のＭＯＳＦＥＴ
素子は，例えば，Ｊ．Ｗ．Ｔｏｍａｓｅｔ．ａｌ．，Ｐ
ｒｏｃｅｅｄｉｎｇ ＩＥＥＥ Ｉｎｔｒ．ＳＯＩ ｃ
ｏｆ．，１１６（１９９５）に開示されている。
【０００３】以下に，Ｓｉ基板上のＳＯＩ基板にＭＯＳ
ＦＥＴを形成する半導体装置の製造方法を，図１９及び
図２０に基づいて説明する。なお，図１９及び図２０
は，本実施形態にかかる半導体装置の製造方法を説明す
るための断面工程図である。
【０００４】まず，図１９（ａ）に示すように，Ｓｉ基
板５００上に埋め込み酸化膜（ＢＯＸ膜）５０２及びＳ
ＯＩ層５０４が形成された基板を準備する。次いで，図
１９（ｂ）に示すように，上記ＳＯＩ層５０４上に酸化
膜（パッド酸化膜）５０６を形成した後，図１９（ｃ）
に示すように，窒化膜（Ｓｉ３Ｎ４膜）５０８を堆積す
る。
【０００５】さらに，図１９（ｄ）に示すように，例え
ばＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ）法あ
るいはＳＴＩ（Ｓｈａｌ ｌｏｗ Ｔｒｅｎｃｈ Ｉｓ
ｏｌａｔｉｏｎ）法により，素子分離酸化膜を形成す
る。
【０００６】その後，図１９（ｅ）に示すように，パッ
ド酸化膜５０６を除去した後，図１９（ｆ）に示すよう
に，１０ｎｍ以下の薄い酸化膜５１０をＳＯＩ層５０４
の全体表面に形成する。
【０００７】さらに，図２０（ａ）に示すように，ＳＯ
Ｉ層５０４にしきい値電圧制御イオン５１２を注入す
る。なお，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物
イオンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イ
オンが注入される。その後，図２０（ｂ）に示すよう
に，例えばｐｏｌｙ−Ｓｉからなるゲート電極５１４を
形成する。最後に，図２０（ｃ）に示すように，例えば
サイドウオール５１８を使用してＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成して，ＭＯＳＦＥ
Ｔが完成する。
【０００８】かかる製造方法で製造される半導体装置の
特性を図２１，図２２，図２３に基づいて説明する。な
お，図２１は，ＭＯＳＦＥＴゲート長としきい値電圧と
の関係を示すグラフ図である。
【０００９】まず，図２１に示すように，ＭＯＳＦＥＴ
のゲート長が短くなるにつれてしきい値電圧（Ｖｔｈ）
が徐々に低下し，所定の長さより短くなるととしきい値
電圧が急激に低下する（Ｖｔｈ−ｒｏｌｌｏｆｆ）。こ
のことは，半導体装置の小型化によりゲート長が短縮さ
れた場合に，例えば製造時にゲート長のばらつきが発生
するとしきい電圧が大きく変動することを意味する（短
チャネル効果）。即ち，ゲート長が例えば０．３５μｍ
である場合には，ゲート長が多少ばらつきいてもしきい
値電圧はあまり変動しない。しかしながら，半導体装置
の小型化により，ゲート長が例えば０．１５μｍとなる
場合には，ゲート長が少しばらついただけでしきい値電
圧が大きく変動してしまう。このため，半導体装置の小
型化によりゲート長が短縮されても，しきい値電圧に与
える影響を小さすることが可能な半導体装置の製造方法
が望まれる。
【００１０】また，図２２には，ＭＯＳＦＥＴゲート長
とサブスレッショルド係数（Ｓ値）と関係が示される。
図２２に示すように，ＭＯＳＦＥＴのゲート長が短くな
るにつれてＳ値が徐々に上昇し，所定の長さより短くな
るとＳ値が急激に上昇する。かかるＳ値は，大きい値で
あるほどＩｏｆｆ（オフリーク電流）が増大する。この
ことは，半導体装置の小型化によりゲート長が短縮され
た場合に，Ｓ値が急激に増加し，リーク電流が増大する
ことを意味する。したがって，半導体装置の小型化によ
りゲート長が短縮されてもＳ値を上昇させずに消費電力
を低減することが可能な半導体装置の製造方法が望まれ
る。
【００１１】ところで，ゲート長の短縮に伴うしきい値
電圧の低下を防止する（即ち，短チャネル効果を防止す
る）方法として，薄いＳＯＩ膜を形成することが有効で
あることが一般に既知である。
【００１２】しかしながら，図２３でＳＯＩ膜厚とＭＯ
ＳＦＥＴしきい値電圧との関係を示すように，ＳＯＩ層
の膜厚（Ｔｓｏｉ）が薄くなるにつれて，しきい値電圧
が急激に低下する。
【００１３】
【発明が解決しようとする課題】上記のように，薄いＳ
ＯＩ層を採用してＭＯＳＦＥＴの短チャネル効果を防止
しようとすると，ＳＯＩ層のばらつきがしきい値電圧の
変動に与える影響は，厚いＳＯＩ膜厚の場合と比較して
大きくなるという問題がある。
【００１４】したがって，本発明の目的は，半導体装置
の小型化に伴う短チャネル効果を効果的に防止し，かつ
高いＳ値を得ることが可能な新規かつ改良された半導体
装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め，本願の代表的な発明では，ＳＯＩ層にイオンを注入
してＭＯＳＦＥＴのしきい値電圧を制御する半導体装置
の製造方法であって，前記ＳＯＩ層にしきい値電圧制御
イオンを注入する工程は，前記しきい値電圧制御イオン
を，その濃度ピーク値が前記ＳＯＩ層の１／２深さ位置
と前記ＳＯＩ層の下部界面位置との間に位置するような
濃度分布で前記ＳＯＩ層に注入する工程である，ことを
特徴とする半導体装置の製造方法が提供される。
【００１６】本項記載の発明では，しきい値電圧制御イ
オンを，その濃度ピーク値がＳＯＩ層の１／２深さ位置
とＳＯＩ層の下部界面位置との間に位置する濃度分布で
注入したので，ドレイン領域から伸びてくるポテンシャ
ル障壁の低下を効果的に抑えることができる。この結
果，半導体装置の小型化により発生する短チャネル効果
を効果的に抑制することができる。
【００１７】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明及び添付図面において，同一の機能及び
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略する。
【００１８】（第１の実施の形態）まず，図１〜図７を
参照しながら，第１の実施の形態について説明する。な
お，図１及び図２は，第１の実施の形態にかかる半導体
装置の製造方法を示す断面工程図である。
【００１９】まず，図１（ａ）に示すように，Ｓｉ基板
１００上に埋め込み酸化膜（ＢＯＸ膜）１０２及びＳＯ
Ｉ層１０４が形成された基板を準備する。次いで，図１
（ｂ）に示すように，上記ＳＯＩ層１０４上に酸化膜
（パッド酸化膜）１０６を形成した後，図１（ｃ）に示
すように，窒化膜（Ｓｉ３Ｎ４膜）１０８を堆積する。
【００２０】さらに，図１（ｄ）に示すように，ＬＯＣ
ＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ）法あるいはＳ
ＴＩ（Ｓｈａｌ ｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔ
ｉｏｎ）法により，素子分離酸化膜を形成する。
【００２１】その後，図１（ｅ）に示すように，パッド
酸化膜１０６を除去した後，図１（ｆ）に示すように，
１０ｎｍ以下の薄い酸化膜１１０をＳＯＩ層１０４の全
体表面に形成する。
【００２２】さらに，図２（ａ）に示すように，ＳＯＩ
層１０４にしきい値電圧制御イオン１１２を注入する。
なお，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物イオ
ンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イオン
が注入される。本実施形態においては，図３に示すよう
に，しきい値電圧制御イオン１１２は，その濃度ピーク
値がＳＯＩ層１０４の１／２深さ位置（１／２
ＴＳＯＩ）とＳＯＩ層１０４の下部界面位置
（ＴＳＯＩ）の間に位置するような濃度分布で注入され
る。
【００２３】さらに，図２（ｂ）に示すように，例えば
ｐｏｌｙ−Ｓｉからなるゲート電極１１４を形成する。
最後に，図２（ｃ）に示すように，例えばサイドウオー
ル１１８を使用してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）を形成して，ＭＯＳＦＥＴが完成す
る。
【００２４】本実施形態においては，しきい値電圧制御
イオン１１２は，その濃度ピーク値がＳＯＩ層の１／２
深さ位置（１／２ＴＳＯＩ）とＳＯＩ層の下部界面位置
（Ｔ ＳＯＩ）の間に位置する濃度分布で注入されるの
で，しきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）を
抑制することができる。以下，図４及び図５に基づい
て，詳細に説明する。
【００２５】図４に示すように，しきい値電圧制御イオ
ンを，その濃度ピーク位置が異なるようにＳＯＩ層に注
入した３種類の半導体装置を製造した。なお，曲線Ａ
（工程Ａ）は，しきい値電圧制御イオンの濃度ピーク値
はＳＯＩ層の略表面付近（即ちＳＯＩ層の上部界面付
近）に位置することを示している。曲線Ｂ（工程Ｂ）
は，しきい値電圧制御イオンの濃度ピーク値がＳＯＩ層
の１／２深さ位置（１／２Ｔ ＳＯＩ）とＳＯＩ層の下部
界面位置（ＴＳＯＩ）の間に位置することを示してい
る。曲線Ｃ（工程Ｃ）は，しきい値電圧制御イオンの濃
度のピーク値がＳＯＩ層の略下部界面付近に位置するこ
とを示している。
【００２６】図５に示すように，上記３種類の濃度分布
でしきい値電圧制御イオンが注入された半導体装置（各
曲線Ａ，Ｂ，Ｃ）においては，ゲート電極長さが短くな
るに従ってしきい値電圧も低下するが，曲線Ｂ（即ち，
深さプロファイルピーク１／２ＴＳＯＩ〜ＴＳＯＩ）の
場合には，他の曲線Ａ，Ｃと比較して，しきい値電圧が
最も低下しないことが示されている。このことは，半導
体装置の小型化に伴いゲート長が短縮された場合に，例
えばＭＯＳＦＥＴ製造時にゲート長のばらつきが発生し
ても，しきい値電圧の変動が最も押さえることができ
る。このように，しきい値電圧制御イオンの濃度ピーク
位置を１／２Ｔｓｏｉ〜Ｔｓｏｉの範囲に設定すること
により，しきい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆ
ｆ）を抑えることができる。
【００２７】さらに，図６に基づいて詳細に説明する。
まず，図６（ａ）は，４０ｎｍ（０．０４μｍ）厚さの
ＳＯＩ層に対して，濃度ピーク位置を各々変化させて不
純物を注入した場合のシミュレーション結果である。な
お，このとき，１μｍのゲート長（長チャネル）でしき
い値電圧（Ｖｔｈ）が同一なるようにドーズ量を調整し
た。この長チャネルでのしきい値電圧を同一とすること
で，ゲート長を短くした場合の短チャネル効果（しきい
値電圧低下）を正確に比較できるようにした。次いで，
ゲート長を０．１５μｍとして，上記１μｍのゲート長
で同一のしきい値電圧が得られる各々のドーズ量注入条
件で不純物を注入し，しきい値電圧を算出した。さら
に，１μｍのゲート長でのしきい値電圧と，０．１５μ
ｍのゲート長でのしきい値電圧との差をしきい値電圧の
低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）と定義し，濃度ピーク
位置との関係を調査した。かかる関係は，図６（ｂ）に
示すように，イオン濃度ピーク位置の深さが１／２Ｔｓ
ｏｉよりも浅い位置（図中０〜０．５の間）にある場合
にはしきい値電圧の低下が顕著であるが，イオン濃度ピ
ーク位置の深さが１／２Ｔｓｏｉよりも深い位置（図中
０．５〜１の間）では，しきい値電圧の低下が効果的に
抑制されることが分かる。
【００２８】これは，図７に示すように，ＭＯＳＦＥＴ
におけるポテンシャル障壁により説明することができ
る。なお，図７（ａ）は，本実施形態にかかる半導体装
置の製造方法（工程Ｂ）により製造した半導体装置のポ
テンシャル分布を示す等ポテンシャル線図である。ま
た，図７（ｂ）は，上記工程Ａにより製造した半導体装
置のポテンシャル分布を示す等ポテンシャル線図であ
る。なお，本実施形態においては，ゲート電圧として略
しきい値電圧を印加し（Ｖｇ≒Ｖｔｈ），ドレイン側に
電源電圧を印加している。
【００２９】まず，図７（ａ）に示すように，しきい値
電圧制御イオンの濃度ピーク値をＳＯＩ層の略上部界面
付近に位置するように注入した半導体装置（工程Ａ）で
は，ドレイン側に印加した電圧の影響により，ドレイン
側からポテンシャル障壁が極端に低下していることが示
される。
【００３０】一方，本実施形態にかかる半導体装置の製
造方法（工程Ｂ）により製造した半導体装置において
は，図７（ｂ）に示すように，ドレイン側に印加した電
圧の影響により，ドレイン側のポテンシャル障壁が若干
下がっているものの，上記工程Ａで製造した半導体装置
と比較して，ポテンシャル障壁が下がりにくいことが示
されている。
【００３１】このように，かかるポテンシャル障壁は，
深い位置の濃度を上げると反転しにくくなる（ポテンシ
ャル障壁が下がりにくくなる）ことが分かる。なお，上
記しきい値電圧制御イオンの濃度ピーク位置が下部界面
位置（Ｔｓｏｉ）よりも深い位置である場合には（即
ち，ＳＯＩ層の下層である埋め込み酸化膜にしきい値制
御イオンの濃度ピーク値が存在する場合には），ＳＯＩ
層中のイオン濃度を効果的に制御できないので本実施形
態では考慮しないものとする。
【００３２】本実施形態においては，しきい値電圧制御
イオンを，その濃度ピーク値がＳＯＩ層の１／２深さ位
置（１／２ＴＳＯＩ）とＳＯＩ層の下部界面位置（Ｔ
ＳＯＩ）の間に位置する濃度分布で注入したので，ドレ
イン領域から伸びてくるポテンシャル障壁の低下を効果
的に抑えることができる。この結果，半導体装置の小型
化により発生する短チャネル効果を効果的に抑制するこ
とができる。
【００３３】（第２の実施の形態）以下，図８に基づい
て，第２の実施の形態について説明する。なお，図８
は，第２の実施の形態にかかる半導体装置の製造方法を
説明するための断面工程図である。なお，本実施形態に
おいては，第１の実施の形態における図１（ｆ）までの
工程は，同様であるのでその説明は省略する。
【００３４】本実施形態においては，第１の実施の形態
と異なり，図８（ａ）に示すように，１０ｎｍ以下の薄
い酸化膜２１０をＳＯＩ層２０４の全体表面に形成した
後，ゲート電極２１４を形成する。その後，ポケットイ
オン注入法により，斜め方向から所定角度でしきい値電
圧制御イオン２１２をＳＯＩ層２０４に注入する。この
とき，図９に示すように，しきい値電圧制御イオン２１
２は，第１の実施の形態と同様に，その濃度ピーク値が
ＳＯＩ層２０４の１／２深さ位置（１／２ＴＳ ＯＩ）と
ＳＯＩ層２０４の下部界面位置（ＴＳＯＩ）の間に位置
するような濃度分布で注入される。また，このとき，ｎ
−ＭＯＳＦＥＴにはＰ型不純物イオンが注入され，Ｐ−
ＭＯＳＦＥＴにはＮ型不純物イオンが注入される。
【００３５】この工程を，図１０に基づいて説明する。
図１０に示すように，ゲート電極２１４を形成した後，
しきい値電圧制御イオン２１２をＳＯＩ層２０４に対し
て垂直に打ち込むと，ゲート電極２１４が障害となり，
特にドレイン領域付近のイオン濃度を増加することがで
きない。このため，本実施形態では，第１の実施の形態
と異なり，ポケットイオン注入法を採用し，斜め方向か
ら所定角度でしきい値電圧制御イオン２１２を注入する
ことにより，特にドレイン領域付近のイオン濃度を増加
させる。このことにより，ドレイン領域から延びてくる
ポテンシャル障壁の低下を効果的に抑制することができ
る。なお，ポケットイオン注入法によるしきい値電圧制
御イオンの注入角度（チルド角）は，各種条件に応じて
適宜設計することができる。
【００３６】最後に，図８（ｂ）に示すように，例えば
サイドウオール２１８を使用してＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成して，ＭＯＳＦＥ
Ｔが完成する。
【００３７】本実施形態においては，しきい値電圧制御
イオン２１２は，ゲート電極２１４形成後に，ポケット
イオン注入法により，その濃度ピーク値がＳＯＩ層２０
４の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層２０
４の下部界面位置（ＴＳＯＩ）の間に位置する濃度分布
で注入されているので，しきい値電圧の低下（Ｖｔｈ−
ｒｏｌｌｏｆｆ）を抑制することができる。以下，図１
１及び図１２に基づいて，詳細に説明する。
【００３８】図１１には，ポケットイオン注入法により
しきい値電圧制御イオンを注入した半導体装置のキャリ
ア濃度分布が，ポケットイオン注入法を使用せずにしき
い値電圧制御イオンを注入した場合と比較して示されて
いる。
【００３９】図１１に示すように，ポケット注入法を使
用しないでしきい値電圧制御イオンをＳＯＩ層に注入し
た場合には，ゲート電極下における，埋め込み酸化膜
（ＢＯＸ層）とＳＯＩ層の界面（ＳＯＩ層／ＢＯＸ層）
での濃度分布は，低濃度で略均一な濃度分布となってい
る。
【００４０】一方，ポケット注入法を使用して，しきい
値電圧制御イオンをＳＯＩ層に注入した場合には，ゲー
ト電極下における，埋め込み酸化膜（ＢＯＸ層）とＳＯ
Ｉ層の界面（ＳＯＩ層／ＢＯＸ層）での濃度分布は，ソ
ースドレイン領域でしきい値電圧制御イオン濃度が上昇
している。このことにより，ドレイン側からポテンシャ
ル障壁が低下することを効果的に防止することができ
る。
【００４１】また，図１２には，ポケットイオン注入法
によりしきい値電圧制御イオンを注入した半導体装置に
おけるゲート電極長としきい値電圧との関係が，ポケッ
トイオン注入法を使用せずにしきい値電圧制御イオンを
注入した場合と比較して示されている。
【００４２】図１２に示すように，ポケットイオン注入
法を使用した場合には，ポケットイオン注入法を使用し
ない場合と比較して，ゲート長が短縮されてもしきい値
電圧の低下はそれほど顕著ではないことがわかる。この
ように，半導体装置の小型化によりゲート長が短縮され
た場合であっても，しきい値電圧の低下（Ｖｔｈ−ｒｏ
ｌｌｏｆｆ）を表面濃度を上げずに効果的に抑えること
ができ，短チャネル効果を抑制することができる。
【００４３】なお，上記しきい値電圧制御イオンの濃度
ピーク位置が下部界面位置（Ｔｓｏｉ）よりも深い位置
である場合には（即ち，ＳＯＩ層の下層である埋め込み
酸化膜にしきい値制御イオンの濃度ピーク値が存在する
場合には），ＳＯＩ層中のイオン濃度を効果的に制御で
きないので本実施形態では考慮しないものとする。
【００４４】本実施形態においては，ゲート電極形成後
に，ポケットイオン注入により，しきい値電圧制御イオ
ンをその濃度ピーク値がＳＯＩ層の１／２深さ位置（１
／２ＴＳＯＩ）とＳＯＩ層の下部界面位置（ＴＳＯＩ）
の間に位置する濃度分布で注入するので，ドレイン領域
付近のイオン濃度を高めることができる。この結果，ド
レイン領域から伸びてくるポテンシャル障壁の低下を第
１の実施の形態と比較して効果的に抑えることができ，
短チャネル効果をより効果的に防止することができる。
【００４５】（第３の実施の形態）上記実施形態におい
ては，ＳＯＩ層の深い位置に直接イオンを注入する構成
を採用したが，種々の理由により，しきい値制御イオン
をＳＯＩ層の深い位置に注入できない場合がある。本実
施形態においては，しきい値制御イオンをＳＯＩ層の浅
い位置にイオンを注入した後，熱処理を施すことにより
ＳＯＩ層の深い位置のイオン濃度を高めることができ
る。
【００４６】以下，図１３に基づいて，第３の実施の形
態について説明する。なお，図１３は，第３の実施の形
態にかかる半導体装置の製造方法を説明するための断面
工程図である。なお，本実施形態においては，第１の実
施の形態における図１（ｆ）までの工程は，同様である
のでその説明は省略する。
【００４７】本実施形態においては，第１の実施の形態
と異なり，図１３（ａ）に示すように，しきい値電圧制
御イオン３１２を，その濃度ピーク値がＳＯＩ層３０４
の１／２深さ位置（１／２ＴＳＯＩ）とＳＯＩ層３０４
の上部界面位置との間に位置する濃度分布で注入する。
なお，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物イオ
ンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イオン
が注入される。
【００４８】その後，図１３（ｂ）に示すように，例え
ばＮ２などの不活性雰囲気中あるいは真空雰囲気中で，
例えば９５０℃〜１，０００℃の温度で熱処理を行う
（チャネルアニール）。このことにより，しきい値電圧
制御イオンがＳＯＩ層の深い位置にまで拡散される。
【００４９】即ち，図１４に示すように，熱処理前に
は，ＳＯＩ層３０４の１／２深さ位置（１／２
ＴＳＯＩ）とＳＯＩ層３０４の上部界面位置との間に濃
度ピーク値が位置しているしきい値電圧制御イオンが，
９５０℃〜１，０００℃の温度で熱処理されることによ
り拡散されて，ＳＯＩ層で略均一な濃度となることが分
かる。
【００５０】また，図１５には，熱処理を施してしきい
値制御イオンを拡散した半導体装置のにおけるゲート電
極長としきい値電圧との関係が，熱処理を施さない場合
と比較して示されている。
【００５１】図１５に示すように，９５０℃〜１，００
０℃の温度で熱処理を施してしきい値制御イオンを拡散
した場合には，熱処理を施さなかった場合と比較して，
ゲート長が短縮されてもしきい値電圧の低下はそれほど
顕著ではないことがわかる。このように，半導体装置の
小型化によりゲート長が短縮された場合であっても，し
きい値電圧の低下（Ｖｔｈ−ｒｏｌｌｏｆｆ）を効果的
に抑えることができ，短チャネル効果を抑制することが
できる。
【００５２】さらに，図１３（ｃ）に示すように，ゲー
ト電極３１４を形成する。最後に，図１３（ｄ）に示す
ように，例えばサイドウオールを使用してＬＤＤ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を形成して，ＭＯ
ＳＦＥＴが完成する。
【００５３】本実施形態においては，しきい値制御イオ
ンをＳＯＩ層の深い位置に注入できない場合であって
も，熱処理によりＳＯＩ層の深い位置のイオン濃度を高
めることができ，ドレイン領域から伸びてくるポテンシ
ャル障壁の低下を効果的に抑えることができる。この結
果，半導体装置の小型化により発生する短チャネル効果
を効果的に抑制することができる。
【００５４】（第４の実施の形態）次に，図１６に基づ
いて，第４の実施の形態について説明する。なお，図１
６は，第４の実施の形態にかかる半導体装置の製造方法
を説明するための断面工程図である。なお，本実施形態
においては，第１の実施の形態における図１（ｆ）まで
の工程は，同様であるのでその説明は省略する。
【００５５】まず，図１６（ａ）に示すように，ＳＯＩ
層１０４にしきい値電圧制御イオン１１２を注入する。
なお，このとき，ｎ−ＭＯＳＦＥＴにはＰ型不純物イオ
ンが注入され，Ｐ−ＭＯＳＦＥＴにはＮ型不純物イオン
が注入される。本実施形態においては，図１７に示すよ
うに，第１の実施の形態と異なり，しきい値電圧制御イ
オン４１２を，その濃度ピーク値がＳＯＩ層の１／２深
さ位置（１／２ＴＳＯ Ｉ）を中心として，ＳＯＩ層４０
４の厚さの１０％範囲（±１０％ＴＳＯＩ）内に位置す
るような濃度分布で注入する。
【００５６】その後，図１６（ｂ）に示すように，例え
ばｐｏｌｙ−Ｓｉからなるゲート電極４１４を形成す
る。最後に，図１６（ｃ）に示すように，例えばサイド
ウオール４１８を使用してＬＤＤを形成して，ＭＯＳＦ
ＥＴが完成する。
【００５７】本実施形態においては，しきい値電圧制御
イオン４１２は，その濃度ピーク値がＳＯＩ層の１／２
深さ位置（１／２ＴＳＯＩ）を中心として，ＳＯＩ層の
厚さの１０％範囲（±１０％ＴＳＯＩ）内に位置するよ
うな濃度分布で注入されるので，しきい値電圧の低下
（Ｖｔｈ−ｒｏｌｌｏｆｆ）を抑制することができる。
以下，図１８に基づいて，詳細に説明する。
【００５８】なお，図１８は，ピーク濃度位置の異なる
４種類の半導体装置のＳ値とＳ値のばらつきとの関係を
示す。また，図１８（ａ）は，Ｓ値とＳ値のばらつき
（σ）との関係を示すグラフ図である。図１８（ｂ）
は，Ｓ値とその事象数の関係をヒストグラムである。
【００５９】また，このとき，（I）は，しきい値電圧
制御イオンの濃度ピーク値がＳＯＩ層の１／２深さ位置
（１／２ＴＳＯＩ）に対してＳＯＩ層の厚さの１０％浅
い位置（−１０％ＴＳＯＩ）よりも浅い位置にある半導
体装置である。（II）は，しきい値電圧制御イオンの濃
度ピーク値がＳＯＩ層の１／２深さ位置（１／２ＴＳ
ＯＩ）に対してＳＯＩ層の厚さの１０％浅い位置（−１
０％ＴＳＯＩ）にある半導体装置である。（III）は，
しきい値電圧制御イオンの濃度ピーク値がＳＯＩ層の１
／２深さ位置（１／２ＴＳＯＩ）に対してＳＯＩ層の厚
さの１０％深い位置（−１０％ＴＳＯＩ）にある半導体
装置である。（IV）は，しきい値電圧制御イオンの濃度
ピーク値がＳＯＩ層の１／２深さ位置（１／２
ＴＳＯＩ）に対してＳＯＩ層の厚さの１０％深い位置
（＋１０％ＴＳＯＩ）よりも深い位置にある半導体装置
である。
【００６０】図１８には，（II），（III）は共に，
（I），（IV）よりもＳ値が小さく，かつＳ値のばらつ
きが小さいことが示されている。このように，本実施形
態においては，上記Ｓ値特性及びＳ値のばらつきを同時
に最適化することができる。
【００６１】これは，しきい値電圧制御イオンをＳＯＩ
層の表面（即ち上部界面）付近に注入すると，ドレイン
領域から伸びてくるポテンシャル障壁の低下を抑制でき
ない，ゲート長の短縮によりしきい値電圧が低下するの
で，Ｓ値が上昇する。
【００６２】一方，しきい値電圧制御イオンをＳＯＩ層
の深部（埋め込み酸化膜側近傍）に注入するとＳＯＩ層
中の空乏化率が低下するので，Ｓ値が上昇し，ＳＯＩ層
厚のばらつきの影響が大きくなる。
【００６３】本実施形態においては，ドレイン領域から
伸びてくるポテンシャル障壁の低下を効果的に抑えるこ
とができる。この結果，半導体装置の小型化により発生
する短チャネル効果を効果的に抑制することができる。
さらにＳ値特性及びＳ値のばらつきを同時に最適化する
ことができる。
【００６４】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
【００６５】例えば上記第３の実施形態では，熱処理温
度を例えば９５０〜１，０００℃の温度範囲で行う例を
挙げて説明したが，注入したしきい値電圧制御イオンを
拡散できる温度であれば実施することができる。なお，
通常は，例えば８５０℃以上の温度が必要である。
【００６６】また，上記第３の実施形態では，Ｎ２ガス
雰囲気中で熱処理した例を挙げて説明したが，Ａｒ，Ｈ
ｅ他の不活性ガス雰囲気，あるいは真空雰囲気でも実施
することができる。
【００６７】
【発明の効果】ドレイン領域から伸びてくるポテンシャ
ル障壁の低下を効果的に抑えることができる。この結
果，半導体装置の小型化により発生する短チャネル効果
を効果的に抑制することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体装置の製造方
法を示す断面工程図である。
【図２】第１の実施の形態にかかる半導体装置の製造方
法を示す断面工程図である。
【図３】第１の実施の形態にかかるＳＯＩ層に注入する
イオンの濃度分布を示すグラフ図である。
【図４】ＳＯＩ層に注入したイオン濃度ピーク位置が異
なる３種類の濃度分布を示すグラフ図である。
【図５】イオン濃度ピーク位置が異なる３種類の濃度分
布でＳＯＩ層にイオンを注入した半導体装置のゲート長
としきい値電圧との関係を示すグラフ図である。
【図６】イオン濃度ピーク位置としきい値電圧低下との
関係を示すグラフ図である。
【図７】半導体装置のポテンシャル分布を示す断面図で
ある。
【図８】第２の実施の形態にかかる半導体装置の製造方
法を示す断面工程図である。
【図９】第２の実施の形態にかかるＳＯＩ層に注入する
イオンの濃度分布を示すグラフ図である。
【図１０】第２の実施の形態にかかるポケット注入法を
説明するための説明図である。
【図１１】ポケット注入法によりイオン注入したキャリ
ア濃度分布を，ポケット注入法を使用しない場合と比較
して説明するための説明図である。
【図１２】ポケット注入法によりイオン注入した半導体
装置のゲート長としきい値電圧の関係を，ポケット注入
法を使用しない場合と比較して説明するためのグラフ図
である。
【図１３】第３の実施の形態にかかる半導体装置の製造
方法を示す断面工程図である。
【図１４】第３の実施の形態にかかる熱処理を施した場
合のキャリア濃度分布を，熱処理をしなかった場合と比
較して説明するための説明図である。
【図１５】第３の実施の形態にかかる熱処理を行った場
合半導体装置ゲート長としきい値電圧の関係を，熱処理
をしなかった場合と比較して説明するためのグラフ図で
ある。
【図１６】第４の実施の形態にかかる半導体装置の製造
方法を示す断面工程図である。
【図１７】第４の実施の形態にかかるＳＯＩ層に注入す
るイオンの濃度分布を示すグラフ図である。
【図１８】イオン濃度ピーク位置が異なる４種類の濃度
分布でＳＯＩ層にイオンを注入た半導体装置におけるＳ
値とばらつき，事象との関係を示すグラフ図である。
【図１９】従来における半導体装置の製造方法を示す断
面工程図である。
【図２０】従来における半導体装置の製造方法を示す断
面工程図である。
【図２１】従来における半導体装置のゲート長としきい
値電圧との関係を示すグラフ図である。
【図２２】従来における半導体装置のゲート長とＳ値と
の関係を示すグラフ図である。
【図２３】従来における半導体装置のＳＯＩ膜厚としき
い値電圧との関係を示すグラフ図である。
【符号の説明】
１００ Ｓｉ基板 １０２ 埋め込み酸化膜 １０４ ＳＯＩ層 １０６ 酸化膜（パッド酸化膜） １０８ 窒化膜（Ｓｉ３Ｎ４膜） １１０ 酸化膜 １１２ しきい値電圧制御イオン １１４ ゲート電極 １１８ サイドウオール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｄ 27/08 ３３１ Ｆターム(参考） 5F048 AA01 AA07 AC03 BA16 BB05 BB14 BC06 BD04 BE01 BG14 DA00 DA18 DA25 5F110 AA04 AA06 AA08 AA09 CC02 EE09 EE32 GG02 GG25 GG34 GG37 GG51 GG52 GG53 HM15 NN62 NN65 NN66

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ層にイオンを注入してＭＯＳＦＥ
    Ｔのしきい値電圧を制御する半導体装置の製造方法であ
    って，前記ＳＯＩ層にしきい値電圧制御イオンを注入す
    る工程は，前記しきい値電圧制御イオンを，その濃度ピ
    ーク値が前記ＳＯＩ層の１／２深さ位置と前記ＳＯＩ層
    の下部界面位置との間に位置するような濃度分布で前記
    ＳＯＩ層に注入する工程である，ことを特徴とする半導
    体装置の製造方法。
  2. 【請求項２】 前記しきい値電圧制御イオンの注入工程
    は，前記ＳＯＩ層上にゲート電極を形成した後に，前記
    しきい値電圧制御イオンを所定角度で前記ＳＯＩ層に注
    入する工程である，ことを特徴とする請求項１に記載の
    半導体装置の製造方法。
  3. 【請求項３】 ＳＯＩ層にイオンを注入してＭＯＳＦＥ
    Ｔのしきい値電圧を制御する半導体装置の製造方法であ
    って，前記しきい値電圧制御イオンを，その濃度ピーク
    値が前記ＳＯＩ層の１／２深さ位置と，前記ＳＯＩ層の
    上部界面位置との間に位置する濃度分布で前記ＳＯＩ層
    に注入する工程と，前記しきい値電圧制御イオンが前記
    ＳＯＩ層の深さ方向で略均一な濃度分布なるように熱処
    理により拡散させる工程と，を有する，ことを特徴とす
    る半導体装置の製造方法。
  4. 【請求項４】 ＳＯＩ層にイオンを注入してＭＯＳＦＥ
    Ｔのしきい値電圧を制御する半導体装置の製造方法であ
    って，前記しきい値電圧制御イオンを，その濃度ピーク
    値が前記ＳＯＩ層の１／２深さ位置を中心として前記Ｓ
    ＯＩ層厚さの１０％範囲内に位置するような濃度分布で
    注入する工程である，ことを特徴とする半導体装置の製
    造方法。
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