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Gebiet der
vorliegenden Erfindung
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Die
vorliegende Erfindung betrifft im Allgemeinen die Herstellung integrierter
Schaltungen und betrifft insbesondere Transistorarchitekturen, die eine
erweiterte Funktionalität
für Transistorbauelemente
ermöglichen,
wodurch die Möglichkeit
zur Vereinfachung des Aufbaus von Schaltungselementen, etwa Registern,
statischen RAM-Zellen
und dergleichen geboten wird.
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In
modernen integrierten Schaltungen, etwa Mikroprozessoren, Speicherbauelementen
und dergleichen, werden eine große Anzahl von Schaltungselemente,
insbesondere Transistoren, auf einem beschränkten Chipbereich vorgesehen
und betrieben. Obwohl enorme Fortschritte in den vergangenen Jahrzehnten
im Hinblick auf eine erhöhte
Leistungsfähigkeit
und eine reduzierte Strukturgröße der Schaltungselemente
erreicht wurden, zwingt die ständig
weitergehende Forderung nach gesteigerter Funktionalität elektrischer
Geräte
Halbleiterhersteller dazu, ständig
die Abmessungen der Schaltungselemente zu verringern und deren Arbeitsgeschwindigkeit
zu erhöhen.
Die ständige
Reduzierung der Strukturgrößen erfordert
jedoch großen
Aufwand für
das Neugestalten von Prozesstechniken und das Entwickeln neuer Prozessstrategien
und Prozessanlagen, um den neuen Entwurfsregeln Rechnung zu tragen. Insbesondere
in komplexen Schaltungen mit komplizierten Logikbereichen ist die
MOS-Technik gegenwärtig
eine bevorzugte Herstellungstechnik in Hinblick auf das Bauteilleistungsverhalten
und/oder den Energieverbrauch. In integrierten Schaltungen mit Logikbereichen,
die mittels der MOS-Technologie hergestellt sind, werden eine große Anzahl
von Feldeffekttransistoren (FET) bereitgestellt, die typischerweise
in einem geschalteten Modus betrieben werden, d. h. diese Bauelemente
weisen einen Zustand mit hoher Leitfähigkeit (Ein-Zustand) und einen
Zustand mit hohem Widerstand (Aus-Zustand) auf. Der Zustand des Feldeffekttransistors
wird mittels einer Gateelektrode gesteuert, die beim Anlegen einer
geeigneten Steuerspannung die Leitfähigkeit eines Kanalgebiets
beeinflussen kann, das zwischen einem Drainanschluss und einem Sourceanschluss
ausgebildet ist.
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1a zeigt schematisch eine
Querschnittsansicht eines typischen Feldeffekttransistorelements, wie
es in modernen Logikschaltungen auf MOS-Basis verwendbar ist. Ein
Transistorelement 100 umfasst ein Substrat 101,
beispielsweise ein Siliziumsubstrat mit einem darauf oder darin
ausgebildeten kristallinen Gebiet 102, auf und in welchem
weitere Komponenten des Transistorelements 100 ausgebildet
sind. Das Substrat 101 kann auch ein isolierendes Substrat
mit einer darauf ausgebildeten kristallinen Halbleiterschicht mit
spezieller Dicke repräsentieren,
die weitere Komponenten des Transistors 100 aufnimmt. Das
kristalline Gebiet 102 umfasst zwei oder mehr unterschiedliche
Dotierstoffmaterialien in unterschiedlicher Konzentration, um damit
die gewünschte
Transistorfunktion zu erreichen. Dazu sind beispielsweise stark
dotierte Drain- und Sourcegebiete 104, die eine erste Art
der Leitfähigkeit
definieren, beispielsweise eine n-Leitfähigkeit, in dem kristallinen
Gebiet 102 ausgebildet und besitzen ein spezielles laterales
und vertikales Dotierstoffprofil. Andererseits kann das kristalline
Gebiet 102 zwischen dem Drain- und dem Sourcegebiet 104 mit
einem Material dotiert sein, das eine inverse Art der Leitfähigkeit
liefert, d. h. in dem gezeigten Beispiel eine p-Leitfähigkeit,
um damit einen PN-Übergang
mit jeweils dem Draingebiet und dem Sourcegebiet 104 zu bilden.
Ferner kann ein relativ dünnes
Kanalgebiet 103 zwischen dem Sourcegebiet und dem Draingebiet 104 ausgebildet
sein und dieses kann mit einem p-Material dotiert sein, wenn der
Transistor 100 einen n-Kanalanreicherungstransistor
repräsentieren
soll, oder dieses kann mit einem n-Material dotiert sein, wenn der
Transistor 100 einen n-Kanalverarmungstransistor repräsentieren
soll. Über
dem Kanalgebiet 103 ist eine Gateelektrode 105 ausgebildet,
die von dem Kanalgebiet 103 mittels einer dünnen Gateisolationsschicht 106 beabstandet
und damit elektrisch isoliert ist. In einem typischen modernen Transistorelement
sind Seitenwandabstandselemente 107 an Seitenwänden der
Gateelektrode 105 vorgesehen, die während der Herstellung der Drain-
und Sourcegebiete 104 mittels Ionenimplantation und/oder
in nachfolgenden Prozessen zum Verbessern der Leitfähigkeit
der Gateelektrode 105, die typischerweise aus dotiertem
Polysilizium in Transistorelementen auf Siliziumbasis aufgebaut
ist, verwendet werden können.
Der Einfachheit halber sind weitere Komponenten, etwa Metallsilizide
und dergleichen in 1a nicht
gezeigt.
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Wie
zuvor erläutert
ist, beinhaltet ein geeigneter Herstellungsprozess eine Vielzahl äußerst komplexer
Prozesstechniken, die von den speziellen Entwurfsregeln abhängen, die
die kritischen Abmessungen des Transistorelements 100 und
die entsprechenden Prozesstoleranzen vorschreiben. Beispielsweise
ist eine wichtige Abmessung des Transistors 100 die Kanallänge, d.
h. in 1a die horizontale Ausdehnung
des Kanalgebiets 103, wobei die Kanallänge im Wesentlichen durch die
Abmessung der Gateelektrode 105 bestimmt ist, da die Gateelektrode 105,
möglicherweise
in Verbindung mit Seitenwandabstandselementen, etwa den Abstandselementen 107,
als eine Implantationsmaske während der
Herstellung der Drain- und Sourcegebiete 104 verwendet
wird. In dem Maße,
wie die kritischen Abmessungen moderner Transistorelemente gegenwärtig sich
der Marke von 50 nm oder sogar darunter annähern, zieht ein weiterer Fortschritt
bei der Verbesserung der Leistungsfähigkeit integrierter Schaltungen
große
Anstrengungen beim Anpassen etablierter Prozesstechniken und beim
Entwickeln neuer Prozesstechniken und Prozessanlagen nach sich. Unabhängig von
den tatsächlichen
Abmessungen des Transistorelements 100 ist das grundlegende
Arbeitsschema wie folgt: während
des Betriebes werden die Drain- und
Sourcegebiete 104 mit entsprechenden Spannungen, etwa Masse
und der Versorgungsspannung VDD verbunden, wobei nunmehr angenommen
wird, dass das Kanalgebiet 103 geringfügig p-dotiert ist, um damit
die Funktion eines n-Kanalanreicherungstransistors
bereitzustellen. Ferner wird angenommen, dass das linke Gebiet 104 mit
Masse verbunden ist und damit als das Sourcegebiet bezeichnet wird,
obwohl im Prinzip die in 1a gezeigte
Transistorarchitektur symmetrisch im Hinblick auf die Gebiete 104 ist.
Somit wird das Gebiet 104 auf der rechten Seite, das mit
VDD verbunden ist, als das Draingebiet bezeichnet. Des weiteren
ist das kristalline Gebiet 102 auch mit einem spezifizierten
Potential verbunden, das das Massepotential sein kann, und alle
weiteren Spannungen, auf die im folgenden verwiesen wird, werden
als Spannungen in Bezug auf das Massepotential betrachtet, die an
das kristalline Gebiet 102 und das Sourcegebiet 104 angelegt
ist. Ohne eine an die Gateelektrode 105 angelegte Spannung
oder mit einer negativen Spannung bleibt die Leitfähigkeit
des Kanalgebiets 103 äußerst gering,
da zumindest der von dem Kanalgebiet 103 zu dem Draingebiet 104 gebildete
PN-Übergang
invers vorgespannt ist und damit nur eine vernachlässigbare
Anzahl von Minoritätsladungsträgern in
dem Kanalgebiet 103 vorhanden sind. Beim Erhöhen der
Spannung, die an die Gateelektrode 105 angelegt wird, wird
die Anzahl der Minoritätsladungsträger, d.
h. der Elektronen, in dem Kanalgebiet 103 auf Grund der
kapazitiven Kopplung des Gatepotentials an das Kanalgebiet 103 vergrößert, wodurch
jedoch die Gesamtleitfähigkeit
des Kanalgebiets 103 nicht merklich erhöht wird, da der PN-Übergang
noch nicht ausreichend in Vorwärtsrichtung
vorgespannt ist. Beim weiteren Erhöhen der Gatespannung steigt
die Kanalleitfähigkeit
abrupt an, da die Anzahl der Minoritätsladungsträger so weit erhöht ist, um
den Raumladungsbereich in dem PN-Übergang abzubauen, wodurch
der PN-Übergang
in Vorwärtsrichtung
vorgespannt wird, so dass Elektronen von dem Sourcegeibet zu dem
Draingebiet fließen
können.
Die Gatespannung, an der die abrupte Leitfähigkeitsänderung des Kanalgebiets 103 auftritt,
wird als Schwellwertspannung VT bezeichnet.
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1b zeigt
qualitativ das Verhalten des Bauelements 100, wenn dieses
einen n-Kanalanreicherungstransistor
repräsentiert.
Die Gatespannung VG ist auf der horizontalen Achse aufgetragen,
während
die vertikale Achse den Strom repräsentiert, d. h. den Elektronenstrom,
der von dem Sourcegebiet zu dem Draingebiet über das Kanalgebiet 103 fließt. Es sollte
beachtet werden, dass der Drainstrom von der angelegten Spannung
VDD und den Eigenschaften des Transistors 100 abhängt. In
jedem Falle kann der Drainstrom das Verhalten der Kanalleitfähigkeit repräsentieren,
die mittels der Gatespannung VG steuerbar ist. Insbesondere sind
der Zustand mit hoher Impedanz und der Zustand mit hoher Leitfähigkeit durch
die Schwellwertspannung VT definiert.
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1c zeigt
schematisch das Verhalten des Transistorelements 100, wenn
dieser in Form eines n-Kanalverarmungstransistors vorgesehen ist,
d. h. wenn das Kanalgebiet 103 geringfügig n-dotiert ist. In diesem
Falle sorgen die Majoritätsladungsträger (Elektronen)
für die
Leitfähigkeit
des Kanalgebiets 103 bei einer Gatespannung von 0 und selbst
für eine negative
Gatespannung, sofern die Gatespannung nicht ausreichend hoch ist,
um eine ausreichende Anzahl von Minoritätsladungsträgern zu erzeugen, um damit
einen invers vorgespannten PN-Übergang zu
schaffen. Wodurch die Kanalleitfähigkeit
abrupt abnimmt. Die Schwellwertspannung VT ist in Richtung zu negativen
Gatespannungen in dem n-Kanalverarmungstransistor im Vergleich zu
dem Verhalten des n-Kanalanreicherungstransistors verschoben.
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Es
sollte beachtet werden, dass ein ähnliches Verhalten für p-Kanalanreicherungstransistoren und
Verarmungstransistoren erreicht wird, wobei jedoch die Kanalleitfähigkeit
bei negativen Gatespannungen hoch ist und abrupt an den entsprechenden Schwellwertspannungen
mit einem weiteren Anstieg der Gatespannung abnimmt.
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Auf
der Grundlage von Feldeffekttransistoren, etwa dem Transistorelement 100,
können
komplexere Schaltungskomponenten hergestellt werden. Beispielsweise
repräsentieren
Speicherelemente in Form von Registern, statischen RAM- (Speicher
mit wahlfreiem Zugriff) und dynamische RAM eine wichtige Komponente
komplexer Logikschaltungen.
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Beispielsweise
müssen
während
des Betriebs komplexer CPU-Kerne große Mengen an Daten zwischengespeichert
und abgerufen werden, wobei die Arbeitsgeschwindigkeit und die Kapazität der Speicherelemente
deutlich die Gesamtleistung der CPU beeinflussen. Abhängig von
der in einer komplexen integrierten Schaltung angewendeten Speicherhierarchie
werden unterschiedliche Arten von Speicherelementen verwendet. Beispielsweise
werden Register und statische RAM-Zellen typischerweise im CPU-Kern auf
Grund ihrer besseren Zugriffszeit verwendet, während dynamische RAM-Elemente vorzugsweise
als Arbeitsspeicher auf Grund der erhöhten Bit-Dichte im Vergleich
zu Registern und statischen RAM-Zellen verwendet werden. Typischerweise
enthält
eine dynamische RAM-Zelle einen Speicherkondensator und einen einzelnen
Transistor, wobei jedoch ein komplexes Speicherverwaltungssystem
erforderlich ist, um periodisch die in den Speicherkondensatoren
gespeicherte Ladung aufzufrischen, die ansonsten auf Grund der unvermeidlichen
Leckströme
verloren ginge. Obwohl die Bit-Dichte von DRAM-Bauelementen äußerst hoch sein kann, muss
Ladung von und zu den Speicherkondensatoren in Verbindung mit periodischen
Auffrischimpulsen übertragen
werden, wodurch diese Bauteile sich als weniger effizient im Hinblick
auf Arbeitsgeschwindigkeit und Leistungsaufnahme im Vergleich zu
statischen RAM-Zellen erweisen. Andererseits erfordern statische
RAM-Zellen mehrere Transistorelemente, um das Speichern eines Informationsbits
zu ermöglichen.
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1d zeigt
schematische eine Darstellung einer statischen RAM-Zelle 150 in
einer Konfiguration, wie sie typischerweise in modernen integrierten Schaltungen
verwendet wird. Die Zelle 150 umfasst eine Bit-Zelle 110 mit
beispielsweise zwei invers gekoppelten Invertern 111. Die
Bitzelle 110 kann mit einer Bitleitung 112 und
mit einer inversen Bitleitung 113 (in 1d nicht
gezeigt) durch entsprechende Auswahltransistorelemente 114, 115 verbunden
sein. Die Bitzelle 110, d. h. die Inverter 111,
sowie die Auswahltransistorelemente 114, 115 können aus
Transistorelementen aufgebaut sein, etwa dem Transistor 110,
wie er in 1a gezeigt ist. Beispielsweise
können
die Inverter 111 jeweils ein komplementäres Paar aus Transistoren 100 aufweisen,
d. h. einen p-Kanalanreicherungstransistor
und einen n-Anreicherungstransistor, die in der in 1d gezeigten
Weise gekoppelt sind. In ähnlicher
Weise können
die Auswahltransistorelemente 114, 115 n-Kanalanreicherungstransistoren 100 aufweisen.
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Während des
Betriebs der RAM-Zelle 150 kann die Bitzelle 110 durch
Vorladen der Bitleitungen 112, 113 mit beispielsweise
einem logisch hochpegeligen und einem niederpegeligen Signal „programmiert" werden, wobei anschließend die
Auswahlleitung 116 aktiviert wird, wodurch die Bitzelle 110 mit den
Bitleitungen 112, 113 verbunden wird. Nach dem Deaktivieren
der Auswahlleitung 116 bleibt der Zustand der Bitzelle 110 solange
erhalten, wie die Versorgungsspannung an die Zelle 150 angelegt
ist oder solange bis ein neuer Schreibzyklus ausgeführt wird. Der
Zustand der Bitzelle 110 kann beispielsweise ausgelesen
werden, indem die Bitleitungen 112, 113 in den
hochohmigen Zustand versetzt werden und die Auswahlleitung 116 aktiviert
wird.
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Wie
aus 1b ersichtlich ist, können auf Grund des Fehlens
von Speicherkondensatoren hohe Arbeitsgeschwindigkeiten mit der
Zelle 150 erreicht werden, und es wird ein vereinfachtes
Verwalten beim Auslesen und Beschreiben der Bit-Zelle 110 erreicht,
da eine Synchronisierung mit Auffrischimpulsen nicht erforderlich
ist. Andererseits sind mindestens sechs einzelne Transistorelemente 100 zum Speichern
eines Informationsbits erforderlich, wodurch sich die Architektur
der Zelle 150 als wenig raumeffizient erweist. Somit muss
häufig
ein Kompromiss zwischen der Bitdichte und den Erfordernissen für die Geschwindigkeit
und das Leistungsverhalten gemacht werden.
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Angesichts
der oben erkannten Probleme besteht ein Bedarf für eine verbesserte Bauteilarchitektur,
die die Herstellung von Speicherelementen in einer raumeffizienten
Weise ermöglicht.
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Überblick über die
Erfindung
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die die Herstellung von Schaltungskomponenten einschließlich von
Transistorelementen in einer raumeffizienteren Weise ermöglicht,
insbesondere in statischen Speicherbauelementen, indem die Funktionalität eines
Transistorelements so erweitert wird, dass ein sich selbst vorspannender
leitender Zustand erreicht wird.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein
Draingebiet, das in einem im Wesentlichen kristallinen Halbleitermaterial
gebildet und mit einem Dotierstoffmaterial einer ersten Art dotiert ist,
um eine erste Art einer Leitfähigkeit
bereitzustellen. Das Bauteil umfasst ferner ein Sourcegebiet, das in
dem im Wesentlichen kristallinen Halbleitermaterial gebildet ist,
das mit dem Dotierstoffmaterial der ersten Art so dotiert ist, um
die erste Art der Leitfähigkeit bereitzustellen.
Ein erstes Kanalgebiet ist zwischen dem Draingebiet und dem Sourcegebiet
angeordnet und ist mit dem Dotierstoffmaterial der ersten Art so
dotiert, um die erste Art der Leitfähigkeit bereitzustellen. Ferner
ist ein zweites Kanalgebiet zwischen dem Draingebiet und dem Sourcegebiet
und benachbart zu dem ersten Kanalgebiet angeordnet und ist mit
einem Dotierstoffmaterial einer zweiten Art dotiert, um eine zweite
Art der Leitfähigkeit,
die sich von der ersten Art der Leitfähigkeit unterscheidet, bereitzustellen.
Schließlich
ist eine Gateelektrode so angeordnet, um die Steuerung des ersten
und des zweiten Kanalgebiets zu ermöglichen.
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In
einer weiteren anschaulichen Ausführungsform der vorliegenden
Erfindung umfasst ein Transistorelement ein Draingebiet, ein Sourcegebiet und
ein Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet
ausgebildet ist und das so gestaltet ist, um zumindest einen ersten
Schwellwert für eine
erste abrupte Leitfähigkeitsänderung
und einen zweiten Schwellwert für
eine zweite abrupte Leitfähigkeitsänderung
des Kanalgebiets zu definieren. Das Transistorelement umfasst ferner
eine Gateelektrode, die so angeordnet ist, um das Steuern des Kanalgebiets
durch kapazitive Kopplung zu ermöglichen.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst eine statische RAM-Zelle einen
Auswahltransistor und ein Informationsspeicherelement, das mit dem
Auswahltransistor gekoppelt ist, wobei das Informationsspeicherelement
weniger als vier Transistorelemente aufweist.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst eine statische RAM-Zelle ein
Transistorelement mit einer Gateelektrode, einem Draingebiet, einem Sourchegebiet
und einem Kanalgebiet, das elektrisch mit der Gateelektrode verbunden
ist. Ferner ist das Transistorelement so ausgebildet, um die Gatelektrode
in selbsthaltender Weise vorzuspannen, um das Kanalgebiet in einem
stationären
leitenden Zustand zu halten.
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Entsprechend
einer noch weiteren anschaulichen Ausführungsform der vorliegenden
Erfindung umfasst eine statische RAM-Zelle zwei oder weniger Transistorelemente.
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Kurze Beschreibung der
Zeichnungen
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, wobei:
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1a schematisch
eine Querschnittsansicht eines typischen konventionellen Feldeffekttransistors
zeigt;
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1b und 1c schematisch
die Darstellung des Verlaufs des Drainstrom, d. h. den Verlauf der
Kanalleitfähigkeit,
gegenüber
der angelegten Gatespannung für
einen n-Kanalanreicherungstransistor
bzw. für
einen n-Kanalverarmungstransistor zeigen;
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1d schematisch
ein Schaltbild einer konventionellen statischen RAM-Zelle mit mindestens
sechs einzelnen Transistorelementen zeigt;
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2a schematisch
ein Schaltbild eines Speicherelements zeigt, das ein sich selbst
vorspannendes Halbleiterbauelement gemäß anschaulicher Ausführungsformen
der vorliegenden Erfindung zeigt;
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2b schematisch
eine qualitative Darstellung des Verlaufs einer Kanalleitfähigkeit
gegenüber einer
angelegten Steuerspannung zeigt, um einen sich selbst haltenden
stationären
leitenden Zustand gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung zu erreichen;
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3a und 3b schematisch
Querschnittsansichten von Transistorelementen zeigen, wobei jedes
zwei invers dotierte Kanalgebiete für einen n-Doppelkanaltransistor
und einen p-Doppelkanaltransistor gemäß spezieller Ausführungsformen der
vorliegenden Erfindung aufweist;
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3c schematisch
ein Schaltbild für
ein vereinfachtes Modell eines Doppelkanalfeldeffekttransistors
gemäß anschaulicher
Ausführungsformen der
vorliegenden Erfindung zeigt;
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3d schematische
eine graphische Darstellung einer Kanalleitfähigkeit für jeden der zwei Kanäle in dem
Doppelkanaltransistor in vereinfachter Weise darstellt;
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3e schematisch
einen Graphen zeigt, der qualitativ die Drainströme, d. h. die Kanalleitfähigkeit
des Doppelkanaltransistors, in Bezug auf eine Änderung der Gatespannung gemäß anschaulicher Ausführungsformen
zeigt;
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4a schematisch
ein Schaltbild einer statischen RAM-Zelle zeigt, die einen Doppelkanaltransistor
gemäß einer
speziellen Ausführungsform
der vorliegenden Erfindung enthält,
wobei die RAM-Zelle lediglich zwei Transistorelemente aufweist;
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4b schematisch
ein Schaltbild einer RAM-Zelle zeigt, die weniger als sechs Transistorelemente
gemäß einer
weiteren anschaulichen Ausführungsform
zeigt;
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5 schematisch
eine Querschnittsansicht eines SOI-Transistorelements zeigt, das
zwei inves dotierte Kanalgebiete gemäß einer anschaulichen Ausführungsform
zeigt; und
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6 schematisch
eine Querschnittsansicht eines Transistorelements mit invers dotierten
Kanalgebieten zeigt, die sich in der Materialzusammensetzung und/oder
hinsichtlich der inneren Verformung unterscheiden.
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Detaillierte
Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
offenbarten anschaulichen Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen beruht die Erfindung auf dem Konzept der Erfinder, dass
die Schaltungsarchitektur einer Vielzahl von logischen Schaltungsbereichen, insbesondere
von Registern, statischen Speicherzellen und dergleichen, deutlich
vereinfacht werden kann, indem eine oder mehrere Eigenschaften eines Halbleiterschalterelements
so modifiziert wird, um eine erweiterte Funktionalität zu erreichen.
Insbesondere zogen die Erfinder in Betracht, einen sich selbst vorspannenden
Halbleiterschalter bereitzustellen, der in speziellen Ausführungsformen
der vorliegenden Erfindung auf der Ausgestaltung eines Feldeffekttransistors
mit einem modifizierten Kanalgebiet beruht, wobei ein leitender
Zustand, sobald er aktiviert ist, solange beibehalten wird, wie
die Versorgungsspannung anliegt, sofern nicht eine Änderung des
leitenden Zustands extern bewirkt wird. Auf diese Weise kann insbesondere
die Anzahl der einzelnen Schalterelemente in einer statischen RAM-Zelle deutlich
im Vergleich zu konventionellen RAM-Zellenentwürfen verringert werden und
kann weniger als sechs betragen, wodurch die Herstellung schneller Speicherbauelemente
mit einer Bitdichte möglich wird,
die vergleichbar ist zu jener mit dynamischen RAM-Bauelementen.
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2a zeigt
schematisch ein Schaltbild einer grundlegenden statischen RAM-Zelle 250 mit
einer Bit-Zelle 210 zum Speichern eines Informationsbits.
Die Bitzelle 210 ist mit einem Auswahltransistor 214 gekoppelt,
der wiederum mit einer Bitleitung 212 und einer Auswahlleitung 216 verbunden
ist. Die Bitzelle 210 weist ein Halbleiterelement mit einem
Kanalgebiet 203 auf, das ausgebildet ist, eine steuerbare Leitfähigkeit
bereitzustellen, wobei eine Gateelektrode 205 vorgesehen
ist, die das Steuern des Kanalgebiets 203 mittels kapazitiver
Ankopplung ermöglicht. Ferner
ist ein Rückkopplungsabschnitt 208 vorgesehen,
beispielsweise in Form eines elektrisch leitenden Gebiets mit einem
spezifizierten Widerstand oder dergleichen, um das Kanalgebiet 203 über einen
Ausgangsanschluss 204s mit der Gateelektrode 205 zu
verbinden. Ferner ist das Kanalgebiet 203 mit einer spezifizierten
Spannungsquelle, etwa der Spannungsquelle, die die Versorgungsspannung VDD
liefert, mittels eines entsprechenden Ausgangsanschlusses 204d verbunden.
Die Bitzelle 210 ist so aufgebaut, dass beim Anlegen einer
spezifizierten Steuerspannung an die Gateelektrode 205 die
Leitfähigkeit
des Kanalgebiets 203 sich von einem Zustand mit moderat
hoher Impedanz in einen Zustand mit moderat hoher Leitfähigkeit ändert, der
dann über den
Rückkopplungsabschnitt 208 beibehalten
wird, selbst wenn die anfängliche
Steuerspannung unterbrochen wird. Dazu zeigt das Halbleiterbauelement 210 ein
spezielles Verhalten in Bezug auf die Leitfähigkeit des Kanalgebiets 203 in
Abhängigkeit
der angelegten Steuerspannung VG, sobald sich das Bauelement 210 in
dem leitenden Zustand befindet, wie dies mit Bezug zu 2b erläutert ist.
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2b beschreibt
qualitativ das Verhalten der Bitzelle 210, das durch die
oben beschriebene Konfiguration erreicht wird. In 2b ist
die Leitfähigkeit
des Kanalgebiets auf der vertikalen Achse in willkürlichen
Einheiten aufgetragen und die Steuerspannung VG, die der Gateelektrode 205 zugeführt wird,
ist auf der horizontalen Achse dargestellt. Das Halbleiterbauelement 210 ist
so ausgebildet, dass eine spezifizierte Schwellwertspannung VT,
die durch strukturelle Maßnahmen
festgelegt werden kann, wie dies nachfolgend mit Bezug zu den 3a und 3b und 5 und 6 erläutert ist,
die Leitfähigkeit
des Kanalgebiets 203 eine deutliche abrupte Änderung
oder in speziellen Ausführungsformen
ein lokales Maximum so aufweist, dass mit einem weiteren Anstieg
der Steuerspannung VG an der Gateelektrode 205 ein merklicher
Abfall der Leitfähigkeit
erhalten wird. In der weiteren Beschreibung wird angenommen, dass
die Spannung VDD höher
als die Schwellwertspannung VT ist. Somit wird nach dem Anlegen
einer anfänglichen
Steuerspannung, die über
der Schwellwertspannung VT liegt, das Kanalgebiet 203 in
einen Zustand mit hoher Leitfähigkeit versetzt,
so dass die Versorgungsspannung VDD mehr oder weniger auch an dem
Ausgang 204s und mittels dem Rückkopplungsabschnitt 208 an
der Gateelektrode 205 anliegt. Somit wird selbst nach dem Unterbrechen
einer anfänglichen
Steuerspannung eine entsprechende Spannung über das Kanalgebiet 203,
den Rückkopplungsabschnitt 208 zu
der Gateelektrode 205 zugeführt, wobei ein sich selbst
stabilisierender bzw. haltender Zustand hervorgerufen wird, da die
Kanalleitfähigkeit
ansteigt, wenn die Spannung an der Gateelektrode 205 tendenziell während des
Unterbrechens des anfänglich
zugeführten
Steuerspannungspulses auf Grund beispielsweise von Ladungsträgerleckage
und dergleichen abnimmt. Auf Grund des abrupten Anstiegs der Leitfähigkeit
mit abnehmender Spannung an der Gateelektrode 205 bei VT
wird folglich der Spannungsabfall über dem Kanalgebiet 203 verringert
und Ladung, die an der Gateelektrode 205 zum Aufrechterhalten
der Leitfähigkeit
des Kanalgebiets 203 erforderlich ist, wird zunehmend ersetzt,
wodurch die Steuerspannung VG über
oder bei der Schwellwertspannung VT bleibt. Als Folge davon wird
ein stationärer
leitender Zustand des Kanalgebiets 203 erreicht und wird
solange Aufrecht erhalten, wie die Versorgungsspannung VDD bereitgestellt
wird. Dieser Zustand wird im Weiteren auch als ein sich selbst vorspannender
Zustand der Bitzelle 210 bezeichnet.
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Es
sei wieder auf 2a verwiesen; während des
Betriebs der statischen RAM-Zelle 250 kann die Bitzelle 210 beschrieben
werden, indem die Bitleitung 212 mit einer Spannung über oder
entsprechend der Schwellwertspannung VT vorgeladen wird, beispielsweise
mit VDD, und indem die Auswahlleitung 216 aktiviert wird,
wodurch der Auswahltransistor 214 von seinen Aus-Zustand
in seinem Ein-Zustand geschaltet wird. Wenn der Auswahltransistor 214 sich
in dem Ein-Zustand befindet, wird die Spannung an der Bit-Leitung 212 über den
Rückkopplungsabschnitt 208 an
die Gateelektrode 205 angelegt, die entsprechend aufgeladen
wird, um eine Leitfähigkeit des
Kanalgebiets 203 zu erzeugen, bei oder über der Schwellwertspannung
VT, wie dies qualitativ in 2b gezeigt
ist. Danach kann der Auswahltransistor 214 deaktiviert
werden und die Bitleitung 212 kann in einen hochohmigen
Zustand versetzt werden, so dass diese für einen Lesevorgang vorbereitet ist.
Auf Grund des sich selbst vorspannenden Mechanismus der Bitzelle 210 wird
die Leitfähigkeit
des Kanalgebiets 203 auf einem moderat hohen Wert gehalten,
selbst wenn der anfängliche
Steuerspannungspuls, der über
den Auswahltransistor 214 zugeführt wird, unterbrochen wird.
Wie zuvor erläutert
ist, ist dieser niederohmige Zustand der Bitzelle 210 stationär und bleibt
solange bestehen, wie die Versorgungsspannung VDD anliegt oder bis
ein neuer Schreibzyklus initiiert wird.
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Während des
Auslesens der Bitzelle 210 ist die Bitleitung 212 in
einem hochohmigen Zustand und der Auswahltransistor 214 kann
in seinen Ein-Zustand durch Aktivieren der Auswahlleitung 216 geschaltet
werden. Auf Grund des sich selbst vorspannenden Zustands hoher Leitfähigkeit
der Bitzelle 210 kann Ladung von der Versorgungsspannungsquelle
VDD zu der Bitleitung 212 zugeführt werden, um damit die Spannung
VDD auf der Bitleitung 212 zu erzeugen, was von einem entsprechenden
Fühlerverstärker (nicht
gezeigt) erfasst werden kann. Somit kann ein logischer Zustand,
der dem sich selbst vorspannenden Zustand der Bitzelle 210 entspricht,
erkannt und ausgelesen werden. In ähnlicher Weise kann ein hochohmiger
Zustand in die Bitzelle 210 geschrieben werden, indem beispielsweise
die Bitleitung 212 mit Massepotential vorgespannt und die Auswahlleitung 216 aktiviert
wird. In diesem Falle wird das Massepotential der Gateelektrode 205 über den
Rückkopplungsabschnitt 208 zugeführt – der innere
Widerstand der Bitleitung 212 wird als deutlich kleiner
als der Widerstand des Kanalgebiets 203 im gut leitenden
Zustand angenommen – und
somit wird das Kanalgebiet 203 in den hochohmigen Zustand versetzt,
der beibehalten wird, selbst wenn die Bitleitung 212 von
dem Ausgang 204s durch Deaktivieren der Auswahlleitung 216 entkoppelt
wird.
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Als
Folge davon kann mittels der Halbleiterbitzelle 210 eine
deutlich vereinfachte Architektur für eine statische RAM-Zelle
erreicht werden, wobei insbesondere die Anzahl der einzelnen Halbleiterelemente
kleiner ist als in der konventionellen RAM-Zelle, die mit Bezug
zu 1d beschrieben ist.
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3a zeigt
schematisch eine Querschnittsansicht eines Transistorelements 300,
das zur Herstellung eines sich selbst vorspannenden Halbleiterbauelements,
etwa die sich selbst vorspannende Bitzelle 210 in 2a,
verwendbar ist. Das Transistorelement 300 umfasst ein Substrat 301,
das ein beliebiges geeignetes Substrat, etwa ein Halbleitervollsubstrat,
ein isolierendes Substrat mit einer darauf ausgebildeten kristallinen
Halbleiterschicht und dergleichen sein kann. In speziellen Ausführungsformen kann
das Substrat 301 ein Siliziumvollsubstrat oder ein SOI-
(Silizium auf Isolator) Substrat repräsentieren, da gegenwärtig und
in der näheren
Zukunft der Großteil
komplexer integrierter Schaltungen auf der Grundlage von Silizium
hergestellt wird. Ist sollte jedoch beachtet werden, dass die Prinzipien
der vorliegenden Erfindung auch auf der Basis anderer Halbleitermaterialien,
etwa Galliumarsenid, Germanium und dergleichen anwendbar sind. Auf
dem Substrat 201 ist ein im Wesentlichen kristallines Halbleitergebiet 302 gebildet,
das ein spezifiziertes Dotierstoffmaterial aufweist, um eine spezielle
Art der Leitfähigkeit
für das
Gebiet 302 zu erzeugen. In der in 3a gezeigten
Ausführungsform
ist das Halbleitergebiet 302 dotiert, um eine p-Leitfähigkeit
bereitzustellen. Benachbart zu dem Gebiet 302 sind Drain-
und Sourcegebiete 304 mit einem Dotierstoffmaterial ausgebildet,
das dem Halbleitergebiet 302 eine entsprechende inverse
Leitfähigkeit
verleiht. In dem vorliegenden Falle sind die Drain- und Sourcegebiete 304 stark
dotiert, so dass entsprechende PN-Übergänge entlang von Grenzflächen zwischen
den Drain- und Sourcegebieten 304 und dem Halbleitergebiet 302 ausgebildet
werden. Des weiteren ist ein Kanalgebiet 303 zwischen den
Drain- und Sourcegebieten 304 gebildet, wobei im Gegensatz
zu der konventionellen Transistorgestaltung, wie sie zuvor mit Bezug
zu 1a erläutert
ist, das Kanalgebiet 303 so modifiziert ist, dass dieses
eine spezielle Schwellwertspannung definiert, bei der eine abrupte
Leitfähigkeitsänderung auftritt,
wobei dennoch eine moderat hohe Leitfähigkeit an beiden Seiten der
spezifizierten Schwellwertspannung bestehen bleibt.
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In
einer speziellen Ausführungsform
kann das Kanalgebiet 203 ein erstes Kanalteilgebiet 303a aufweisen,
das invers in Bezug auf die Drain- und Sourcegebiete 304 dotiert
ist. Somit kann das erste Kanalteilgebiet 303a als ein „konventionelles" Kanalgebiet eines
konventionellen Anreicherungstransistors betrachtet werden, etwa
beispielsweise des Transistors 100 in 1a.
Ferner kann in dieser speziellen Ausführungsform das Kanalgebiet 303 weiterhin
ein zweites Kanalteilgebiet 303b aufweisen, das invers
zu dem ersten Kanalteilgebiet 303a dotiert ist, und kann
daher als ein „Verarmungs-" Kanal betrachtet
werden. Da das Transistorbauelement 300 aus 3a einen
n-Transistor repräsentiert,
ist das erste Kanalteilgebiet 303a p-dotiert und das zweite
Kanalteilgebiet 303b ist n-dotiert. Das Transistorelement 300 umfasst
ferner eine Gateelektrode 305, die so angeordnet ist, um
die Steuerung des ersten und des zweiten Kanalteilgebiets 303a, 303b durch
kapazitive Ankopplung zu ermöglichen.
In den gezeigten Ausführungsformen
ist die Gateelektrode 305 von dem Kanalgebiet 303 durch
eine Gateisolationsschicht 306 getrennt, die Siliziumdioxid
und/oder Siliziumnitrid und/oder Siliziumoxynitrid und/oder dielektrische
Materialien mit großem ε und dergleichen
aufweisen. Ferner kann das Transistorelement 300 Seitenwandabstandselemente 307 aufweisen,
die an Seitenwänden
der Gateelektrode 305 ausgebildet sind. Es sollte beachtet
werden, dass weitere Komponenten, etwa Metallsilizide, wenn die
Gateelektrode 305 und die Drain- und Sourcegebiete 304 im Wesentlichen
Silizium enthalten, nicht dargestellt sind, aber entsprechend den
Entwurfserfordernissen vorgesehen werden können. Ferner ist zu bemerken, dass
andere Transistorkonfigurationen, beispielsweise mit erhöhten Drain- und Sourcegebieten
und dergleichen, ebenso in Verbindung mit der vorliegenden Erfindung
verwendet werden können.
Des weiteren sind Kontaktbereiche, die typischerweise eine elektrische
Verbindung zu den Drain- und Sourcegebieten 304 und der
Gateelektrode 305 herstellen, hier nicht gezeigt. In speziellen
Ausführungsformen
kann eine Verbindung vorgesehen sein, die das Drain- oder Sourcegebiet 304 mit
der Gateelektrode 305 verbindet, wie dies schematisch in 2a in
Form des Rückkopplungsabschnitts 208 gezeigt
ist. Eine entsprechende Verbindung kann in Form einer sogenannten
lokalen Zwischenverbindung hergestellt werden.
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3b zeigt
schematisch das Transistorelement 300, wenn es als ein
p-Transistor konfiguriert ist. Daher umfasst das Transistorelement 300 aus 3b die
gleichen Komponenten, wie sie zuvor mit Bezug zu 3a beschrieben
sind, mit der Ausnahme, dass die Drain- und Sourcegebiete 304,
die Kanalteilgebiete 303a und 303b und das Halbleitergebiet 302 im
Vergleich zu dem Bauteil aus 3a invers
dotiert sind.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 300,
wie es in 3a oder 3b zeigt
ist, kann die folgenden Prozesse aufweisen. Nach der Herstellung
von Isolationsstrukturen (nicht gezeigt), um die Gesamtabmessungen des
Transistors 300 zu definieren und um eine elektrische Isolierung
zu benachbarten Schaltungselementen herzustellen, kann das vertikale
Dotierstoffprofil des Halbleitergebiets 302 durch gut etablierte Ionenimplantationssequenzen
hergestellt werden. Während
dieser Ionenimplantationssequenz kann auch das vertikale Dotierstoffprofil
des Kanalgebiets 303 geschaffen werden. Beispielsweise
kann nach dem Dotieren des Halbleitergebiets 302 mit einem p-Material
mittels Ionenimplantation und/oder durch Vorsehen eines vordotierten
Substrats oder durch Bilden einer epitaktisch gewachsenen Halbleiterschicht
in einer Abscheideatmosphäre
mit einem Dotierstoff, ein dotiertes Gebiet entsprechend dem zweiten
Kanalteilgebiet 303b (3a) hergestellt
werden. Zu diesem Zwecke kann ein Oberflächenbereich des Halbleitergebiets 302 voramorphisiert
werden, um Kanalisierungseffekte während der Ionenimplantation
des n-Dotierstoffmaterials zum Definieren des zweiten Kanalteilgebiets 303b zu
reduzieren. Danach kann eine weitere Ionimplantationssequenz ausgeführt werden,
um das p-dotierte erste Kanalteilgebiet 303a zu schaffen,
wobei in beiden Implantationssequenzen die Dosis und die Implantationsenergie
in geeigneter Weise so ausgewählt
werden, um eine gewünschte
Konzentration und eine spezifizierte Tiefe innerhalb des Halbleitergebiets 302 zu
erreichen. Entsprechende Prozessparameter können in einfacher Weise durch
Ausführen
von Simulationsberechnungen und/oder Testdurchläufen ermittelt werden. In anderen
Ausführungsformen
können
eine oder zwei Halbleiterschichten epitaktisch in einer Abscheideatmosphäre aufgewachsen
werden, die die erforderliche Art an Dotierstoffmaterial enthält. Beispielsweise
kann eine n-Halbleiterschicht auf dem Halbleitergebiet 302 aufgewachsen
werden, an das sich das epitaktische Aufwachsen einer p-Halbleiterschicht
mit einer gewünschten
Dicke anschließt.
Ferner kann das Halbleitergebiet 302 durch Implantation bearbeitet
werden, um das zweite Kanalteilgebiet 303b zu erzeugen
und nachfolgend kann eine Schicht des ersten Kanalteilgebiets 303a durch
epitaktisches Aufwachsen in einer dotierstoffenthaltenden Atmosphäre gebildet
werden. Nach dem Bilden des Kanalgebiets 303 können weitere
Schwellwertspannungsimplantationen ausgeführt werden, um in entsprechender
Weise die letztlich erreichten Schwellwerte für die Steuerbarkeit des Kanalgebiets 303 mittels
der Gateelektrode 305 einzustellen. Danach können die
Gateisolationsschicht 306 und die Gateelektrode 305 entsprechend
konventionell etablierte Prozesse gebildet werden, woran sich anspruchsvolle
Implantationszyklen zur Herstellung der Drain- und Sourcegebiete 304 anschließen. Danach können weitere
Prozesse einschließlich
von Ausheizzyklen zur Aktivierung von Dotierstoffen und zur Rekristallisierung
amorphisierter oder beschädigter
kristalliner Bereiche in den Drain- und Sourcegebieten 304,
dem Halbleitergebiet 302 und dem Kanalgebiet 303 mit
anschließenden
Prozessen, etwa Silizidierung und dergleichen entsprechend gut etablierter Prozesstechniken
ausgeführt
werden.
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Mit
Bezug zu dem n-Transistor aus 3 wird
nunmehr das grundlegende funktionelle Verhalten des Transistorelements 200 erläutert, wobei
entsprechende Erläuterungen
mit inversen Spannungen auch für
das Bauteil 300 aus 3b zutreffen.
Es sei angenommen, dass das Gebiet 304 auf der linken Seite
aus 3 das Sourcegebiet repräsentieren
soll und mit dem Massepotential verbunden ist. Das Halbleitergebiet 302 ist
ebenso mit Massepotential verbunden, während das Gebiet 304 auf
der rechten Seite mit der Versorgungsspannung VDD verbunden ist,
um somit als ein Draingebiet zu dienen. Die Gateelektrode 305 ist
mit einer Spannungsquelle verbunden, die eine Steuerspannung VG
bereitstellen kann. Angaben für
die angelegten Spannungen sind mit Bezug auf das Massepotential
angegeben, mit dem das Halbleitergebiet 302 sowie das Sourcegebiet 304 in
dem gezeigten Beispiel verbunden sind. Das Anlegen einer Spannung
VG von Null kann zu einer relativ geringen Leitfähigkeit des Kanalgebiets 303 führen, d.
h. dies kann einen im Wesentlichen hochohmigen Zustand des Transistors 300 repräsentieren,
da das erste Kanalteilgebiet 303a unterhalb seiner Schwellwertspannung
zum Bereitstellen einer ausreichenden Anzahl an Minoritätsladungsträgern betrieben wird,
um damit einen leitenden Kanal zu schaffen, wie dies zuvor mit Bezug
zu dem Anreicherungstransistor aus 1b erläutert ist.
Andererseits kann das zweite Kanalteilgebiet 303b, das
einen PN-Übergang mit
dem darüber
liegenden Gebiet 303a bildet, einige seiner Majoritätsladungsträger an das
Gebiet 303a abführen,
das wiederum einige seiner Majoritätsladungsträger in das Gebiet 303b führt, bis
ein entsprechender Raumladungsbereich erzeugt ist. Somit kann das
zweite Kanalteilgebiet 303b ebenso einen Raumladungsbereich
in Bezug auf das angrenzende Draingebiet 304 bilden, wobei
dieser Bereich durch VDD und das Massepotential invers vorgespannt
ist, so dass die Leitfähigkeit
des zweiten Kanalteilgebiets 303b deutlich verringert ist.
Daher ist die Gesamtleitfähigkeit
des Kanalgebiets 303 relativ gering. Beim Erhöhen der
Steuerspannung VG werden Elektronen zunehmend in das zweite Kanalgebiet 303b umverteilt,
wodurch die Gesamtleitfähigkeit
ansteigt, während
das erste Kanalteilgebiet 303a weiterhin unter seinem Schwellwert
bleibt. Wenn die Steuerspannung VG die Schwellwertspannung für das erste
Kanalteilgebiet 303a erreicht, die als VT1 bezeichnet ist, steigt
dessen Leitfähigkeit
abrupt an und somit steigt auch die Gesamtleitfähigkeit des Kanalgebiets 303 abrupt
an. Ferner wird angenommen, dass das zweite Kanalteilgebiet 303b einen
zweiten Schwellwert aufweist, der im Folgenden als VT2 bezeichnet
wird, bei dem der Kanal vollständig
verarmt ist, wobei die entsprechende Schwellwertspannung deutlich
höher als
die erste Schwellwertspannung VT1, die das Verhalten des ersten
Kanalteilgebiets 303a bestimmt, eingestellt ist. Somit
sind beim weiteren Erhöhen
der Spannung VG beide Kanäle
leitend, wodurch dem gesamten Kanalgebiet 303 eine relativ
hohe Leitfähigkeit
verliehen wird. Beim Erreichen der zweiten Schwellwertspannung VT2,
das somit zu der Verarmung des zweiten Kanalteilgebiets 303b führt, fällt die
Gesamtleitfähigkeit
abrupt ab, da der Stromfluss nunmehr auf das erste Kanalteilgebiet 303a beschränkt ist.
Beim weiteren Erhöhen
der Steuerspannung VG steigt die Gesamtleitfähigkeit wiederum an, da die
Leitfähigkeit
des ersten Kanalteilgebiets 303a kontinuierlich anwächst, während das
zweite Kanalteilgebiet 303b weiterhin in einem hochohmigen Zustand
ist.
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3c zeigt
schematisch ein vereinfachtes elektrisches Modell des in den 3a oder 3b gezeigten
Transistorelements 300. Hierbei wird angenommen, dass das
erste Kanalteilgebiet 303a durch einen ersten Widerstand
R1 repräsentiert
ist, während
das zweite Kanalteilgebiet 303b durch einen Widerstand
R2 repräsentiert
ist. Die Widerstände
R1 und R2 besitzen einen Widerstandswert der Größenordnung von 1000 Ohm. Ferner
wird in diesem vereinfachten Modell angenommen, dass der Widerstandswert
R1 einen hohen Wert annimmt unterhalb der ersten Schwellwertspannung
VT1, die im Wesentlichen durch die strukturellen Eigenschaften des
Transistorelements 300 bestimmt ist. In gleicher Weise
wird in diesem Modell, und wie zuvor erläutert ist, angenommen, dass
der Widerstand R2 einen hochohmigen Zustand annimmt, wenn das Bauelement 300 mit
einer Gatespannung an oder über
der zweiten Schwellwertspannung VT2 betrieben wird, da dann das
zweite Kanalteilgebiet 303b im Wesentlichen vollständig verarmt
ist.
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3d zeigt
das oben erläuterte
Verhalten in qualitativer Weise, wobei die vertikale Achse die Widerstandswerte
der Widerstände
R1 und R2 repräsentiert,
während
die horizontale Achse die angelegte Gatespannung VG bezeichnet.
Wie in dem vereinfachten Modell gezeigt ist, zeigt das zweite Kanalteilgebiet 303b einen
im Wesentlichen konstanten ohmschen Widerstand von ungefähr 1200
Ohm bei Gatespannungen unterhalb der zweiten Schwellwertspannung
VT2, die in dem vorliegenden Beispiel ungefähr 0,45 Volt beträgt. In gleicher
Weise zeigt das erste Kanalteilgebiet 303a einen höheren Widerstandswert für Gatespannungen
unterhalb der ersten Schwellwertspannung VT1, die hier auf ungefähr 0,15
Volt festgelegt ist, und der Widerstand ändert sich abrupt auf ungefähr 800 Ohm
für Gatespannungen über der ersten
Schwellwertspannung VT1. Es sollte beachtet werden, dass die Kanalleitfähigkeit
in dem niederohmigen Zustand eigentlich mit der Gatespannung variiert,
wobei diese Änderung
jedoch im Vergleich zu der abrupten Änderung an den entsprechenden Schwellwertspannungen
VT1 und VT2 vernachlässigbar
ist und daher in 3d nicht gezeigt ist.
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3e zeigt
schematisch einen Graphen, der den Stromfluss durch das Kanalgebiet 303 repräsentiert,
was auch als repräsentativ
für die
Leitfähigkeit
des Kanalgebiets 303 bei variierender Gatespannung betrachtet
werden kann. Für
negative Gatespannungen befindet sich der Widerstand R1 in seinem
hochohmigen Zustand, während
der Widerstand R2 in seinem niederohmigen Zustand ist, wobei eine geringe
Verringerung der Leitfähigkeit
auf Grund der typischen Abhängigkeit
des Drainstromes von der Gatespannung beobachtbar ist, d. h. die
Anzahl der freien Ladungsträger
ist durch das Gatepotential bestimmt und führt daher zu einer typischen
Variation der Kanalleitfähigkeit
und damit des Kanalwiderstands, die in dem im 3d gezeigten
Modell nicht berücksichtigt
ist, da die Änderung
des Widerstandes im Ein-Zustand deutlich geringer ist als der Unterschicht
zwischen dem hochohmigen Zustand und dem Zustand mit hoher Leitfähigkeit.
Bei einer Gatespannung von ungefähr
0 besitzt die Gesamtleitfähigkeit
ein Minimum, wie dies zuvor erläutert
ist, und diese steigt für
positive Gatespannungen leicht an, bis der Schwellwert VT1 erreicht
ist, wodurch eine abrupte Änderung
der Leitfähigkeit
hervorgerufen wird. Danach sind beide Widerstände R1 und R2 in ihrem niederohmigen
Zustand und der Drainstrom und damit die Leitfähigkeit steigt mit zunehmender Gatespannung
hauptsächlich
auf Grund der Änderung
des ersten Kanalwiderstands an. Bei der zweiten Schwellwertspannung
VT2 ist der zweite Kanal verarmt und somit ist der gesamte Drainstrom
und damit die gesamte Leitfähigkeit
des Kanalgebiets 303 abrupt kleiner und beginnt von einem
geringeren Pegel aus mit zunehmender Gatespannung anzusteigen auf
Grund der kontinuierlichen Zunahme der Leitfähigkeit des ersten Kanalgebiets 303a.
Folglich zeigen die Transistorelemente 300 ein Verhalten
für die
Kanalleitfähigkeit,
wie dies mit Bezug zu 2b erläutert ist, wodurch die Herstellung
eines Halbleiterbauelements möglich
ist, etwa der Bitzelle 210 aus 2a, auf
der Grundlage konventioneller Transistortechnologien mit einer Modifizierung
des Kanalgebiets, wie dies beispielsweise mit Bezug zu dem Kanalgebiet 303 beschrieben
ist.
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4a zeigt
schematisch ein Schaltbild einer SRAM-Zelle 450 mit einem
Transistorelement mit einem modifizierten Kanalgebiet, um ein Informationsbit
zu speichern. Die Zelle 450 umfasst ein Transistorelement 400 mit
einem modifizierten Kanalgebiet 403, das ein erstes Kanalgebiet
und ein zweites Kanalgebiet aufweisen kann, wie es beispielsweise in
den 3a und 3b gezeigt
ist. Ferner kann das Transistorelement 400 eine Gateelektrode 405 und
einen Drainanschluss 404d und einen Sourceanschluss 404s aufweisen. 4a zeigt
ferner ein Schaltsymbol für
einen Feldeffekttransistor mit einer modifizierten Kanalkonfiguration,
die die oben beschriebene Eigenschaft liefert und die in speziellen Ausführungsformen
als eine Doppelkanalkonfiguration vorgesehen ist. Ferner sind die
Gateelektrode 405 und der Sourceanschluss 404s elektrisch
miteinander verbunden und sind beide mit einem Auswahltransistor 414 verbunden,
dessen Gate 414g mit einer Auswahlleitung 416 verbunden
ist, während
ein Source/Drain-Anschluss 414s mit einer Bitleitung 412 verbunden
ist. In einer speziellen Ausführungsform
enthält
die SRAM-Zelle 450 lediglich die Transistoren 414 und 400 als
die einzigen Transistorelemente und erfordert keine weiteren aktiven
Komponenten. In anderen Ausführungsformen
können
weitere Transistorelemente vorgesehen sein, um die Funktionalität zu erweitern
und/oder die Zuverlässigkeit
der Zelle 450 zu verbessern, wie nachfolgend beschrieben
ist. Es ist jedoch anzumerken, dass die Gesamtzahl der Transistorelemente
dennoch kleiner als sechs Transistorelemente sein kann, wie dies
in dem konventionellen Aufbau der Fall ist, der in 1d gezeigt
ist. Es sollte auch beachtet werden, dass die Transistorelemente 400 und 414 einfach entsprechend
dem Prozessablauf hergestellt werden können, wie er zuvor mit Bezug
zu 3a und 3b beschrieben
ist, wobei zusätzliche
Prozesschritte zur Bildung des modifizierten Kanalgebiets 403 beispielsweise
durch Ionenimplantation ausgeführt
werden können,
während
der Transistor 414 maskiert ist, so dass ein hohes Maß an Kompatibilität für den gesamten
Prozessablauf zur Herstellung der Zelle 450 beibehalten
wird.
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Die
Funktionsweise der Zelle 450 ist im Wesentlichen die gleiche,
wie sie zuvor mit Bezug zu den 2a und 2b beschrieben
ist. D. h., wenn ein Logikzustand 1 in die Zelle 450 geschrieben
wird, d. h. in das Transistorelement 400, kann die Bitleitung 412 vorgeladen
und der Auswahltransistor 414 kann durch Aktivieren der
Auswahlleitung 416 eingeschaltet werden. Hierbei wird das
Gate 405 auf das Potential der Bitleitung 412 gebracht,
das hier als VDD angenommen wird, und das wiederum höher ist
als die spezifizierte Schwellwertspannung, bei der die Leitfähigkeit
des Kanalgebiets 403 ein lokales Maximum aufweist. Der
Einfachheit halber wird die spezifizierte Schwellwertspannung als
VT2 bezeichnet, wie dies in den 3e und 3d gezeigt
ist. Als Folge des Anlegens von VDD an die Gateelektrode 405 ist
die Kanalleitfähigkeit
in einem niederohmigen Zustand, liegt jedoch rechts von dem Schwellwert
VT2 (siehe 3e). Nach dem Abkoppeln des
Transistorelements 400 von der vorgespannten Bitleitung 412 durch
Deaktivieren der Auswahlleitung 416 wird der Zustand mit
hoher Leitfähigkeit
beibehalten, da nunmehr das Transistorelement 400 sich
in einem selbstvorspannenden stationären Zustand befindet, der zu einem
Anstieg der Leitfähigkeit
führt,
wann immer die Gatespannung abzusinken droht. Als Folge davon wird
der Sourceanschluss 404s bei einer Spannung von oder über der
Schwellwertspannung VT2 gehalten, wodurch ein Logikzustand mit hohem
Pegel angezeigt wird. Dieser Zustand kann in der gleichen Weise
ausgelesen werden, wie dies zuvor mit Bezug zu 2a beschrieben
ist. In ähnlicher
Weise kann ein hochohmiger Zustand in die Zelle 450 geschrieben
werden, indem die Bitleitung 412 entsprechend vorgeladen
und die Auswahlleitung 416 aktiviert wird. In diesem Falle
ist die Leitfähigkeit
des Kanalgebiets 403 gering und bleibt gering, sofern nicht
ein neuer Zustand in die Zelle 450 geschrieben wird.
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4b zeigt
schematisch ein Schaltbild, das die SRAM-Zelle 450 beschreibt,
die nunmehr mehr als zwei Transistorelemente aber weniger als sechs Transistorelemente
enthält.
In dieser Ausführungsform
sind ein erster Doppelkanaltransistor 400a und ein zweiter
Doppelkanaltransistor 400b vorgesehen, die sich voneinander
durch unterschiedliche Schwellwertspannungen VT2a und VT2b unterscheiden. Eine
entsprechende Anordnung kann vorteilhaft beim Betrieb der Zelle 450 mit
zwei unterschiedlichen Versorgungsspannungen VDD sein, wobei ein
erster Betriebsmodus als ein Niedrigstrommodus mit einer geringeren
Versorgungsspannung und möglicherweise mit
einer reduzierten Arbeitsgeschwindigkeit betrachtet werden kann,
während
ein Hochstrommodus den Betrieb mit einer erhöhten Versorgungsspannung ermöglicht,
wodurch möglicherweise
die Gesamtarbeitsgeschwindigkeit und/oder das Signal-Rausch-Verhältnis für das Speichern
von Informationen in der Zelle 450 verbessert wird. Es
sei angenommen, dass das Transistorelement 400a eine Schwellwertspannung
VT2a aufweist, die kleiner ist als die Schwellwertspannung VT2b
des Transistorelements 400b. Das Erzeugen unterschiedlicher Schwellwertspannungen
VT2 kann in einfacher Weise während
der Herstellung der Zelle 450 erreicht werden, indem beispielsweise
eine erste Implantationssequenz ausgeführt wird, um das Kanalgebiet des
Bauelements 400a zu bilden, während das Bauelement 400b maskiert
ist, und indem eine zweite Implantationssequenz ausgeführt wird,
wobei das Bauelement 400a maskiert und das Bauelement 400b freigelegt
ist. Weitere Möglichkeiten
für die
Erzeugung unterschiedlicher Schwellwertspannungen sind auch mit
Bezug zu 6 beschrieben.
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Während des
Betriebs der Zelle 450 können Schreib- und Lesezyklen
in der zuvor beschriebenen Weise ausgeführt werden, wobei beim Betrieb
mit einer höheren
VDD das Transistorelement 400b in dem selbst vorspannenden
Modus betrieben wird und damit seine Gatespannung und die Gatespannung
des Transistorelements 400a bei der höheren Schwellwertspannung VT2b
hält, wenn
das Element in dem Zustand mit hoher Leitfähigkeit ist. Gleichermaßen bleibt
beim Betrieb mit einer geringen VDD, die zwischen dem Schwellwert
VT2b und VT2a des Transistors 400b und des Transistors 400a liegen kann,
das Bauelement 400a in dem Zustand mit hoher Leitfähigkeit
und hält damit
die Gatespannungen der Bauelemente 400a und 400b bei
der niedrigeren Schwellwertspannung VT2a.
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Es
sollte auch beachtet werden, dass mehr als zwei Bauelemente mit
unterschiedlichen Schwellwertspannungen VT2 in der Zelle 450 vorgesehen werden
können,
wodurch die Möglichkeit
für eine
erweiterte Funktionalität
geschaffen wird. Beispielsweise kann das Bauelement 450 verwendet
werden, um drei unterschiedliche Zustände zu speichern, wobei ein
Zustand einen hochohmigen Zustand, ein Zustand einen gut leitenden
Zustand mit einer Gatespannung bei der niedrigeren Schwellwertspannung VT2a
und ein Zustand einen gut leitenden Zustand bei der höheren Schwellwertspannung
VT2b des Bauelements 400b repräsentiert. Wenn entsprechende
Zustände
in die Zelle 450 geschrieben werden, ist die Bitleitung
mit den entsprechenden Spannungen vorzuspannen. Wenn in ähnlicher
Weise mehr als zwei Transistorelemente mit unterschiedlichen Schwellwertspannungen
VT2 vorgesehen werden, kann eine entsprechende Anzahl unterschiedlicher
Zustände
in der Zelle 450 gespeichert werden, wobei eine einzelne
Auswahlleitung 416 und eine einzelne Bitleitung 412 ausreichend
ist, um die Zelle 450 mit mehreren darin gespeicherten
unterschiedlichen Zuständen
zu adressieren. In anderen Anwendungen kann die geringere Schwellwertspannung VT2a
als ein Bereithalteschwellwert betrachtet werden, um die Datenintegrität sicherzustellen,
wenn die Versorgungsspannung VDD unter die normale Betriebsspannung
auf Grund eines Schlaf-Modus absinkt, während welchem die Versorgungsspannung von
einem Speicherkondensator oder dergleichen geliefert werden kann.
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5 zeigt
schematisch eine Querschnittsansicht eines Doppelkanaltransistorelements 500 in Form
eines n-Transistors, der als ein SOI-Bauelement ausgestaltet ist.
Somit umfasst das Transistorelement 500 Drain- und Sourcegebiete 504,
die in einer Halbleiterschicht 502 ausgebildet sind, die über einer
Isolationsschicht 520 angeordnet ist. Die Isolationsschicht 520 kann
eine dünne
dielektrische Schicht repräsentieren,
die auf einem geeigneten Substrat 501 ausgebildet ist,
das typischerweise ein Halbleitervollsubstrat, etwa ein Siliziumsubstrat,
ist. Ferner umfasst das Bauelement 500 ein erstes Kanalgebiet 503a und
ein zweites Kanalgebiet 503b, die invers dotiert sind,
um die erforderlichen Kanaleigenschaften bereitzustellen, wie sie
zuvor beschrieben sind. Eine Gateelektrode 505 ist über den
Kanalgebieten 503a, 503b ausgebildet und ist von
diesen mittels einer Gateisolationsschicht 506 getrennt.
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Das
Transistorelement 500 kann gemäß konventioneller Prozesstechniken
hergestellt werden, wobei die Kanalgebiete 503a, 503b durch
Ionenimplantation und/oder epitaktische Wachstumstechniken gebildet
werden können,
wie dies zuvor mit Bezug zu 3a und 3b dargestellt
ist. Das SOI-Bauelement 500 kann vorteilhafterweise in
komplexen Mikroprozessoren verwendet werden, die zunehmend als SOI-Bauelemente
hergestellt werden.
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6 zeigt
schematisch ein Doppelkanaltransistorelement 600 mit einem
Substrat 601 mit einem darauf oder darin ausgebildeten
kristallinen Halbleitergebiet 602. Drain- und Sourcegebiete 604 mit
einer ersten Art der Leitfähigkeit
sind in den Gebieten 602 so gebildet, um einen PN-Übergang
mit dem Rest des Halbleitergebiets 602 zu bilden, das so dotiert
ist, um eine zweite Art der Leitfähigkeit aufzuweisen. Zwischen
den Drain- und Sourcegebieten 604 sind ein erstes Kanalgebiet 603a und
ein zweites Kanalgebiet 603b so gebildet, dass das erste
Kanalgebiet 603a näher
an der Gateelektrode 605 liegt, die von dem Kanalgebiet 603a durch
eine Gateisolationsschicht 606 getrennt ist. Das erste
Kanalgebiet 603a kann so dotiert sein, um die zweite Leitfähigkeitsart
aufzuweisen, wohingegen das zweite Kanalgebiet 603b die
erste Art der Leitfähigkeit
aufweisen kann. In dem dargestellten Beispiel wird ein n-Doppelkanaltransistor
betrachtet. Hinsichtlich von Schwellwertspannungen VT1 und VT2 (siehe 3d und 3e)
gelten die gleichen Kriterien, wie sie zuvor erläutert sind. Ferner unterscheiden
sich das erste und das zweite Kanalgebiet 603a, 603b voneinander
zumindest in der Materialzusammensetzung oder der inneren Verformung
bzw. Deformation. D. h., die Eigenschaften der entsprechenden Kanalgebiete sind
nicht nur durch die Dotierstoffkonzentration festgelegt, sondern
auch durch andere Parameter, etwa die Materialzusammensetzung, interne
Verformung und dergleichen. Beispielsweise kann das zweite Kanalgebiet 603b eine
Silizium/Germanium-Verbindung aufweisen, die durch epitaktisches
Wachsen hergestellt werden kann, wobei ein nachfolgender Wachstumsprozess
für eine
Siliziumschicht für
das erste Kanalgebiet 603a stattfindet, wobei abhängig von den
Prozesserfordernissen die Schicht 603b entspannt sein kann
oder nicht, so dass diese eine spezifizierte innere Verformung aufweist
oder so dass diese eine spezifizierte mechanische Spannung auf die
Schicht 602a ausübt.
In ähnlicher
Weise kann das Kanalgebiet 603a als eine verformte Silizium/Germanium-Schicht
vorgesehen werden. Auch können
andere Materialien, etwa Silizium/Kohlenstoff mit geeigneter Zusammensetzung
in einem oder beiden Kanalgebieten 603a und 603b verwendet
werden. Somit können
die diversen Schwellwertspannungen VT1 und VT2 für die Kanalgebiete 603a und 603b in
effizienter Weise durch entsprechendes Auswählen einer spezifizierten Materialzusammensetzung und/oder
einer spezifizierten inneren Verformung eigestellt werden. Da Verarbeitungstechniken
hinsichtlich der inneren Verformung zunehmend wichtig werden in
modernsten MOS-Bauelementen, können
entsprechende Prozessabläufe
auch vorteilhaft beim Gestalten der Doppelkanaltransistoreigenschaften eingesetzt
werden. Beispielsweise können
unterschiedliche Schwellwertspannungen in unterschiedlichen Chipgebieten
für die
gleiche Transistorkonfiguration durch lokales Modifizieren der Verformung
geschaffen werden.
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In
anderen Ausführungsformen
kann eine spezielle interne Verformung in dem Kanalgebiet 603a und/oder 603b durch
Ausüben
externer mechanischer Spannungen erzeugt werden, beispielsweise mittels
einer in spezieller Weise spannungsenthaltender Deckschicht, die
das Transistorelement 600 umgibt. In anderen Ausführungsformen
kann eine mechanische Spannung zusätzlich oder alternativ mittels
entsprechender Implantationen spezieller Ionengattungen, etwa Wasserstoff,
Helium, Sauerstoff und dergleichen in oder in der Nähe des ersten
und des zweiten Kanalgebiets 603a, 603b erzeugt
werden, wodurch die entsprechenden Schwellwertspannungen speziell
einstellbar sind. Die Einstellung de Schwellwertspannungen durch
mechanische Spannung, die durch Ionenimplantation hervorgerufen wird,
ist vorteilhaft, wenn mehrere unterschiedliche Schwellwertspannungen
an unterschiedlichen Chippositionen oder unterschiedlichen Subtratpositionen zu
erzeugen sind, da entsprechende Implantationen wirksam durch unterschiedliche
Maskenschemata entsprechend den Bauteilerfordernissen ausgeführt werden
können.
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Es
gilt also: die vorliegende Erfindung stellt ein sich selbst vorspannendes
Halbleiterelement bereit, das höchst
vorteilhaft in Verbindung mit statischen Speicherzellen, etwa RAM-Zellen,
verwendbar ist, um deutlich die Anzahl der erforderlichen Transistorelemente
zu verringern. Da bereits gut etablierte Prozesstechniken bei der
Herstellung eines entsprechenden sich selbst vorspannenden Transistorelements
einsetzbar sind, beispielsweise in Form eines Doppelkanaltransistors,
kann eine deutliche Verbesserung der Bitdichte und/oder des Leistungsverhaltens
für eine
gegebene Technologie erreicht werden. Da ferner SRAM-Bauelemente nunmehr
in höchst
effizienter Weise mit einer Bitdichte hergestellt werden können, die
vergleichbar ist zu dynamischen RAM-Bauelementen, können die
dynamischen Bauelemente, die typischerweise als externe Arbeitsspeicher
für CPUs
eingesetzt werden, in effizienter Weise ersetzt werden, wodurch
enorme Kosten- und Leistungsvorteile erreichbar sind. Des weiteren
ermöglicht
der vereinfachte SRAM-Aufbau
der vorliegenden Erfindung in Kombination mit einer kostengünstigen
Leistungsversorgung eine kosteneffiziente Ausnutzung von SRAM-Bauelementen
in einer Fülle
von Anwendungen, in denen gegenwärtig
magnetische Speicherbauelemente oder EEPROMs eingesetzt werden.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die gezeigten und beschriebenen Formen der Erfindung als die
gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.