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JPS62128175A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS62128175A
JPS62128175A JP60267152A JP26715285A JPS62128175A JP S62128175 A JPS62128175 A JP S62128175A JP 60267152 A JP60267152 A JP 60267152A JP 26715285 A JP26715285 A JP 26715285A JP S62128175 A JPS62128175 A JP S62128175A
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JP
Japan
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source
conductivity type
gate
drain regions
semiconductor layer
Prior art date
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Application number
JP60267152A
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English (en)
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Yoshiaki Yazawa
矢沢　義昭
Yutaka Kobayashi
裕 小林
Akira Fukami
深見　彰
Takahiro Nagano
隆洋 長野
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Priority to KR1019860009872A priority patent/KR930001899B1/ko
Priority to US06/936,604 priority patent/US4819043A/en
Publication of JPS62128175A publication Critical patent/JPS62128175A/ja
Publication of JPH0426790B2 publication Critical patent/JPH0426790B2/ja
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に半導体基板上に形成さ
れ、高速で高信頼性を備えながらゲート長をサブミクロ
ンの領域にまで微細化可能なＭＯＳＦＥＴに関する。
〔発明の背景〕
第２図（ａ）に従来の表面にチャネルが形成されるＮチ
ャネル型ＭＯ３ＦＥＴの構造を示す。第２図（ａ）にお
いて、１はＰ型半湛体基板、２はゲート絶縁膜、３はゲ
ート、４はＮ十型ソース（領域）、５はＮ十型ドレイン
（領域）である。
その動作機構を簡単に説明する。第２図（ｂ）はオフ状
態のエネルギーバンド図、第２図（ｃ）はオン状態のエ
ネルギーバンド図である。
第２図（ｂ）、（Ｑ）において、ＥＣは伝導帯の下限、
Ｅｌはイントリンシックなフェルミエネルギー、ＥＦは
フェルミエネルギー、Ｅｖは価電子帯の上限、そして、
Ｖｏは第２図（、）のゲート３に印加した電圧（フラッ
トバンド電圧に対して）である。ドレイン電流の通路と
なるチャネルはゲート絶縁膜２下の半導体基板１のごく
表面だけに形成されるため、ドレイン電流は基板表面か
ら数十オングストロームの深さ範囲に集中している。半
導体基板表面付近では第２図（ｃ）かられかる様に、ド
レイン電流に垂直方向（ｙ方向）に大きな電界が存在し
、これが半導体基板表面において最大となる。このため
表面散乱の効果によって電子の移動度は低下する。この
様に第２図に示す従来のＭＯＳＦＥＴでは、半導体基板
表面のｙ方向の高電界による移動度の低下が大きなドレ
イン電流を得る上で障害となっている。
第２の問題として、ホットキャリアによる素子特性の劣
化がある。ゲート３の微細化を進めた場合、ゲート３下
のドレイン５端に集中する電界のピークが大きくなり、
ここで生じた高エネルギーのキャリア（ホットキャリア
）の一部がゲート絶縁膜２中に取りこまれ、　ＭＯＳＦ
ＥＴの特性を劣化させる。
即ち、ホットキャリアがゲート絶縁膜２中に取りこまれ
ると、しきい値電圧が向上したり、半導体−ゲート絶縁
膜界面にトラップ準位が形成され一ルド電流が増加する
等の特性変化を生じ、信頼性が低下する。そこでドレイ
ン端の電界ピークを抑えるためゲートの微細化に際して
は対策が必要である。
これらの問題に対処する手段のひとつとして、第３図に
示す構造が提案されている（特開昭６０−５０９６０号
公報）。ここではＮチャネル型ＭＯ３ＦＥＴを例にとり
、その構造および動作機構を簡単に説明する。
まず構造はゲート絶縁膜２の下のチャネル形成領域表面
にソース、ドレイン両領域４，５とは反対導電型である
２層７を形成し、その下部にソース、ドレイン両領域４
，５と同導電型で面領域より低不純物濃度の８層６を形
成して、その下がＰ型半導体基板１である。第４図はこ
の素子の動作を説明するためのエネルギーバンド図およ
び空乏層の広がり（斜線部）を示す。第４図（ａ）はオ
フ状態のもの、第４図（ｂ）はオン状態のものである。
オン状態では第４図（ｂ）の様に空乏層が後退すること
によりＮ層６内にチャネルが形成され、ここを電流が流
れる。このためホットキャリアのゲート領域への注入の
減少とキャリア移動度の増加という効果が得られる。し
かし、この構造はゲート長１．３μｍ以下の短チヤネル
素子では正常な動作特性を得ることができないという問
題点がある。以下にその問題点を説明する。
微細化により生ずる正常動作からのずれは一般に短チヤ
ネル効果と呼ばれる。この効果を回避しながらさらに微
細化をすすめるには素子の電流制御の機構について考察
する必要がある。
まず第３図のＭＯＳＦＥＴにおいて電流が遮断される機
構について説明する。第３図の素子のオフ状態における
空乏層と電気力線の様子を第５図に示す。
ここでドレイン、ソース間電圧は５ｖ、ゲート。
ソース間電圧はＯｖである。又、点線内は空乏層で、矢
印は電気力線を示す、ＰＮ接合９の空乏層が８層６に向
かって伸びている。またＰ型半導体基板１と８層６の間
のＰＮ接合１０の空乏層も８層６の内側に向かって拡が
る。これら二方向から伸びる空乏層がＮ層６内で重なり
合うことによって８層６における電流通路が遮断されて
いる。
ここでＰＮ接合９，１０から伸びる空乏層はソース、ド
レイン両領域４，５との境界付近において８層６の内側
に伸びにくくなっている。これは８層６に比較して不純
物濃度の高いソース、ドレイン両領域４，５から８層６
に向かって電子が流入して熱平衡が保たれて、Ｎ層６内
のソース、ドレイン両領域４，５近傍は中央付近に比べ
て電子濃度が上昇しているためである。この効果により
。
オフ状態において８層６の中で電流通路が遮断されてい
る領域は８層６の長さよりも短かくなる。
したがって第５図の様な構造を用いた場合、実効的なチ
ャネル長Ｌｏｅはゲート３の実際の長さに比べて短かく
なる。このため素子の微細化を進めていった場合、第３
図の構造では、短チヤネル効果が著しくなる。すなわち
、ゲートしきい値電圧の制御性の低下、ソース、ドレイ
ン間耐圧の低下。
サブスレッショルド特性の悪化等の問題が生じてくる。
第６図は第３図に示す素子内のポテンシャル分布をシミ
ュレーションによって求めたものである。
第６図で矢印で示した部分はゲートを設けた位置を示し
、そのゲート長は１．０μｍとした。また、印加電圧は
第５図のものと同じである。例えば０．２Ｖ　の等ポテ
ンシャル線に注目すると、ＮＨ３の底部（一点鎖線で示
す）においてソース、ドレイン方向の幅が狭くなってい
ることがわかる。
このことは、８層６のポテンシャル分布がゲート電圧と
同様に、ドレイン電圧によっても大きな影響を受けてい
るためで、ドレイン電流のゲート電圧による制御性が低
下していることを示している。
この様に第３図の構造では不都合の生ずることが判った
が、実際に製造する場合においては、短チヤネル効果の
問題はさらに深刻となる。
第７図は公知の製造プロセスを用いて第３図の構造のＭ
ＯＳＦＥＴを作成した場合の実際の不純物プロファイル
、エネルギーバンド図および空乏層の広がりを示す。第
７図（ａ）、（ｂ）、（ｃ）に示す様に不純物濃度の高
いソース領域４、ドレイン領域５から８層６の方向にド
ナー不純物が横方向拡散する。即ち、２層７の側面では
不純物補償によりＰＮ接合の位置は大きく動かないのに
対し、比較的不純物濃度の低い８層６の濃度はソース、
ドレイン近傍において高くなってしまう。このため。
オフ状態においては、８層６の両端における空乏層は中
央の空乏層に比べて（第３図（ｄ））第３図（ｅ）に示
すようにさらに広がりにくくなり、短チヤネル化への応
用は困難となる。
そこでキャリア移動度が大きく、ホットキャリアによる
劣化が少ない素子において短チヤネル化を可能とするこ
とが必要となっていた。
〔発明の目的〕
本発明半導体装置の目的は、キャリア移動度の低下を少
なくして高い電流駆動力を備え、電流通路を基板深さ方
向に拡大することによってホットキャリアに起因する信
頼度を向上し、さらに微細化にも対応し得る様なＭＯＳ
ＦＥＴを提供することにある。
〔発明の概要〕
上記目的を達成する本発明半導体装置の特徴とするとこ
ろは、ゲート絶縁膜下にソース、ドレイン両領域とは反
対導電型の半導体層と同導電型の半導体層を設けている
ＭＯＳＦＥＴにおいて、ゲート直下における反対導電型
半導体層のソース、ドレイン面領域間の寸法よりその下
の同導電型半導体層のそれを長くして、短チヤネル効果
が発生しないようにしたことにある。
〔発明の実施例〕
以下、図面に示す実施例に基づいて本発明を説明する。
第１図に本発明によるＮチャネルＭＯ５ＦＥＴの断面図
を示す。尚、第１図で第３図に示したものと同一物、相
当物には同一符号をつけている。
本構造では２層７の長さＬＰに比較してＮ１６の長さＬ
Ｎ　を長くしている。
第８図に第１図のＭＯＳＦＥＴにおける空乏層の広がり
と電気力線の様子をそれぞれ点線と実線で示す。
印加電圧は第５図の場合と同じである。第５同と比較す
ると空乏層の広がりによる８層６内の電流通路の遮断領
域の長さ即ち、実効的なチャネル長Ｌｅｏは明らかに長
くなっている。このためゲート長を短かくしていった場
合でも電流通路を容易に遮断できる。すなわちゲートの
微細化を進めてチャネルが短くなってもゲート電圧によ
る電流の制御が可能である。
シミュレーションによって求めた第１図の構造における
ポテンシャル分布を第９図に示す。印加電圧は第８図と
同じである。０．２Ｖ　の等ポテンシャル線に注目する
と、目安として書き込んだＮ層６の底部の位置を示す一
点鎖線付近においてもその幅はあまり狭くなっていない
、これは第６図と比較すれば、はっきりしている。この
ことから本発明による第１図のＭＯＳＦＥＴは従来の第
３図のＭＯＳＦＥＴに比較して、短チヤネル化しても電
流の制御性がより優れていることがわかる。
ゲート長Ｌｇを微細化していったときのゲートしきい値
電圧Ｖ　ｔ　ｈの変化を第１０図に示す。実線および点
線で示す特性は、各々、第１図に示す本発明と第３図に
示す従来例のＭＯＳＦＥＴのものである。
従来のＭＯＳＦＥＴでは１μｍ以下のゲート長に対して
Ｖ　ｉ　ｈの制御が困難になってくるのに対し、本発明
ＭＯ３ＦＥＴでは０．８μｍ以下のゲート長についても
Ｖｔｈの変動が小さく、Ｖｔｈを精度よく制御できる。
第５図に示す従来のＭＯＳＦＥＴにおける実効的チャネ
ル長Ｌｏｅに比較して第８図の本発明ＭＯ３ＦＥＴにお
ける実効的チャネル長Ｌｏｅは、ゲート長に対する長さ
の減少はわずかである。このためソース、ドレイン面領
域４，５間に印加された電圧は第８図のＭＯＳＦＥＴの
場合第５図のＭＯＳＦＥＴより長い領域に分散されるた
め、８層６内の電界最大値は第８図のＭＯＳＦＥＴの方
が小さくなる。したがって本発明のＭＯＳＦＥＴはソー
ス、ドレイン面領域４，５間の耐圧は向上する。
この説明はゲート電圧を印加して８層６内にチャネルを
形成した場合にもそのままあてはまる。
第８図の構造で、オン状態での電界は緩和され、ホット
キャリアの発生を低減することもできる。
これは第１図の構造では電流が基板深さ方向に広かって
流れるという事実とあいまってホットキャリア注入によ
る信頼性の低下はほとんど見られなくなる。
また移動度の点からみるとキャリアのドリフト速度は電
界が１０８Ｖ／ｃｍを越えると飽和し始め、１０４〜１
０ＢＶ／ｅｎ＋になると著しく飽和する。短チヤネル化
を進めていくとオン状態において、第３図のＭＯＳＦＥ
Ｔの場合、８層６内での高電界によってキャリアの速度
飽和が生ずる。一方第１図のＭＯＳＦＥＴの場合には電
界が緩和されてチャネル内の電界はより一様化している
ので速度飽和の程度は少なく、より高いソース、ドレイ
ン間電圧を印加しなければ速度の飽和は生じない。この
ため、第１図のＭＯＳＦＥＴでは第３図のＭＯＳＦＥＴ
に比較して実効的チャネル長Ｌｏｅが長くなっているに
もかかわらず電流駆動力の低下はない。換言すれば、同
一ドレイン電流を流そうとする時は、小さなゲート電流
で済むから、信頼性は高いと云える。
以上まとめると、本発明によれば、高い電流駆動能力を
持ちホットキャリア注入による信頼性低下の極めて少な
いという特徴を保持した上、ゲートのサブミクロン領域
への微細化の可能なＭＯＳＦＥＴを得ることができるこ
とが理解されよう。
次に本発明の構造をもつＭＯＳＦＥＴの製作プロセスの
一例を第１１図に示す。
先ず、第１１図（１）のように、シート抵抗が１０Ω／
口のＰ型半導体基板１を用意する。次に、第１１図（２
）のように、ボロンを半導体基板１にイオン打込みして
（加速電圧１５０ｋＶ、打込量５　Ｘ　１０　”ｃ＋ｍ
−”）から分離用酸化膜（所謂ＬＯＣＯ３）　２５、厚
さ２００人のゲート絶縁膜２を形成し、Ｎ層６形成のた
めにリンをイオン打込む（加速電圧１５０　ｋＶ、打込
量２　Ｘ　１０　”ｃｍ−”）。
続いて、第１１図（３）に示すように、２層７形成のた
めのボロンイオン打込みを加速電圧１５ｋＶ、打込量Ｉ
　Ｘ　１０　”ｃｍ−”で行う。更に、第１１図（４）
のように、ソース、ドレイン両領域４．５形成のための
浅いＮ中型領域４ａ、５ａをリンイオン打込み（加速電
圧５０ｋＶ、打込量５　Ｘ　１０　”ｃ＋ａ−２）　テ
設け、ゲート３を選択的に形ソース、ドレイン両領域４
，５形成のための深いＮ中型領域４ｂ、５ｂとヒ素イオ
ン打込み（加速電圧８０ｋＶ、打込量５Ｘ１０’δａｍ
−”）で形成し。
最後に、第１１図（６）に示すように、層間絶縁膜２７
、配線電極２８、保護膜２９を形成する。
以上のプロセスは従来より集積回路を作るのに用いられ
ている公知の技術を用いており、特別なプロセスという
ものはない。
本発明は第１図に示す各半導体領域の導電型を反転させ
たＰチャネルＭＯＳＦＥＴにも適用することができる。
第１２図に本発明によるＰチャネルＭＯＳＦＥＴの断面
図を示す。
第１２図で、Ｒの付いた符号は第１図の引用符号で示さ
れる部分の導電型が反転されたものであることを示して
いる。この実施例でも、ゲート３の下のチャネル領域に
ゲート酸化膜２に接する側から８層７Ｒ，２層６Ｒを形
成し、この時２層６Ｒのチャネル方向の長さを８層７Ｒ
に比較して長くなる様にしている。これによりＰチャネ
ルＭＯＳＦＥＴにおいても短チヤネル効果を低減するこ
とができる。
次に、第１図と第１２図に示すＮチャネル、Ｐチャネル
ＭＯＳＦＥＴを用いてＣ−ＭＯＳを形成した例を製造プ
ロセスを示す第１３図に従って説明する。
先ず、第１３図（１）のようにシート抵抗１０Ω／口の
Ｎ型半導体基板１００を用意する。次に第１３図（２）
のように、半導体基板１００の上″主表面にシリコン酸
化膜１０１、シリコン窒化膜１０２に形成し、レジスト
１０３で窓開けを行ってから、ＮウェルＩＲ（第１２図
のＮ型半導体基板ＩＲ相当）形成のためリンのイオン打
込みを行う（加速電圧２４０ｋＶ、イオン打込量３×１
０”ａｍ″″２）６次に第１３図（３）のように、Ｐウ
ェル１（第１図のＰ型半導体基板１相当）形成のためボ
ロンイオン打込みを行う（加速電圧１５０ｋＶ、イオン
打込量５×１０１１ｃｍ−１）。続いて、第１３図（４
）に示すように５分離用酸化膜（ＬＯＧＯ３”）　　１
０４、ゲート絶縁膜としての厚さ２００人のシリコン酸
化膜１０５を形成して、第１図のＮ層６に相当するＮ層
６．第１２図の２層６Ｒに相当する２層６Ｒを形成する
ため、レジスト１０６を用いリンイオン打込み（加速電
圧１５０ｋＶ、イオン打込量６　Ｘ　１０１１ｃｍ−”
）とボロンイオン打込み（加速電圧５０ｋｖ、イオン打
込量５ｘ　１０１１ｃ＋＋＋−”）を行う。第１３図（
５）では、第１２図の８層７Ｒ相当のＮ層７Ｒ１第１図
の２層７相当の２層７を形成するためのヒ素イオン打込
み（加速電圧５０ｋＶ、イオン打込量５×１０　”Ｃｍ
−”）とボロンイオン打込み（加速電圧４０　ｋＶ、イ
オン打込量５　Ｘ　１０　”ｃｍ−”）を示している。
尚、１０７はレジストである。更に、第１３図（６）に
示すように、ゲート３を設けてから、ソース、ドレイン
両領域を形成するための浅いＮ十領域４ａ、５ａ、Ｐ十
領域４Ｒａ、５Ｒａをいずれもイオン打込みにより順次
形成する。
Ｎ十領域４ａ、５ａの形成はリン、イオン打込み（加速
電圧５０ｋＶ、イオン打込量５　Ｘ　１０”ｃｍ−”）
、Ｐ÷領域４Ｒａ、５Ｒａの形成はボロンイオン打込み
（加速電圧４０ｋＶ、イオン打込量５ｘ１０　”ｃｍ”
−”）を行う。１０８はレジストである。
更に第１３図（７）に示すように、ゲート３の端部にサ
イドウオール２６を設けてから、深いイオン打込みを行
い、ソース、ドレイン領域４，５゜４Ｒ，５Ｒを形成す
る。１０９はレジストである。
ソース、ドレイン４，５はヒ素のイオン打込み（加速ｆ
ｌｌ圧８０ｋＶ、　イオ：、を打込１１５ｘ１０工８ｃ
ｍ−”）、ソース、ドレイン４Ｒ，５Ｒはボロンのイオ
ン打込み（加速電圧８０ｋＶ、イオン打込量５×ｌ　Ｑ
　１６ｃＩＩＩ−２）で形成１．　タ。
最後に、第１３図（８）の如く、層間絶縁膜２７、配線
電極２８、保護膜２９を形成する。
以上のプロセスを用いることにより、本発明からなるＰ
チャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを
同一半導体基板上に形成することができる。
本プロセスを用いることにより低消費電力、高速（遅延
時間小）、高信頼度のシステムを構成することができ、
例えばメモリ、ゲートアレイ、マイコン及びマイコン周
辺ＩＣ等への幅広い応用が可能である。
以下、本発明の他の変形例について説明する。
第１５図の実施例は２層７とＮｉ６の長さを特に変える
ことはせず、ソースおよびドレイン両領域４．５のチャ
ネル側の領域１７をソース、ドレイン領域４，５中で最
も高い不純物濃度に比べ１桁以上低いソース、ドレイン
両領域と８層６の間の中間不純物濃度にして、短チヤネ
ル効果の発生を防止している。これは８層６に隣接する
領域１７が８層６の一部として動作することによる。
第１６図の実施例は８層６と２層７の長さの差を補う８
層１７を第１５図の８層１７と同程度の濃度とした例で
ある。この構造の場合、短チヤネル効果低減に関し、第
１図や第１５図の構造よりもさらに有利になることが期
待できる。
第１７図に示す実施例は、ソースおよびドレイン両領域
４．５がチャネル領域と接する部分の８層１７をソース
、ドレイン形成時の２重拡散によって形成したものであ
る。
これら第１５〜第１７図に示す全実施例について第１２
図の如く導電型を反転させた型のＭＯＳＦＥＴが本発明
の更なる変形例として考えられる。
第１７図に示す実施例では、ソースおよびドレイン領域
の不純物の濃度勾配を急峻にすることにより、不純物の
横方向拡散を利用して、ソース。
ドレイン面領域４，５間の距離を半導体基板１の上主表
面から下方へ離れるに従って大きくなるようにし、８層
６の長さをゲート直下の２層７の長さを引き延ばし、第
１図の実施例と同様の効果を得ている。
本発明は絶縁体上の半導体層にＭＯＳＦＥＴを形成する
場合にも応用することができる。第１８図はＮチャネル
ＭＯ８ＦＥＴに応用した場合の断面図を示す。
この場合２層７と８層６のＰＮ接合における空乏層が８
層６を横切って絶縁体（誘電体）８に届くことによりオ
フ状態を維持し、第１図の実施例とほぼ同様な動作をす
る。絶縁体８は絶縁性基板でも、導体あるいは半導体の
基板上の絶縁膜でもさしつかえない。
第１８図のように、絶縁体上にＭＯＳＦＥＴを形成する
に当っては、第１２図、第１４図〜第１７図の変形例も
応用できる。
以上本発明による実施例、変形例を述べたが、実際には
これらを相互に組み合わせた実施例も可能である。
〔発明の効果〕
以上説明したように、本発明によれば、従来構造のＭＯ
ＳＦＥＴに比べ速度の向上と、ホットキャリアによる特
性劣化の減少を達成することができ、サブミクロン領域
への微細化についてもこれに十分対応できる特性のＭＯ
ＳＦＥＴを得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すＭＯＳＦＥＴの断面図
、第２図は従来のＭＯＳＦＥＴを示し、（ａ）は断面図
、（ｂ）と（ｃ）はオフ状態およびオン状態におけるエ
ネルギーバンド図、第３図は従来の他のＭＯ５ＦＦ！Ｔ
を示す断面図、第４図（ａ）と（ｂ）は各各第３図に示
す従来のＭＯＳＦＥＴのオフ状態、オン状態におけるエ
ネルギーバンドと空乏層の広がり状態を示す図、第５図
は第３図の従来のＭＯＳＦＥＴにおける空乏層の電気力
線の発生状況を示す図、第６図は第３図の従来のＭＯＳ
ＦＥＴのポテンシャル分布をシミュレーションによって
得た図、第７図は実際に製造した第３図に示す従来のＭ
ＯＳＦＥＴを示し、（ａ）は断面図、（ｂ）、（Ｑ）は
（ａ）のＡ−Ａ、Ｂ−Ｂ切断線における不純物濃度分布
を示す図、（ｄ）、（ｅ）は各々第７図（ａ）に示すに
０３ＦＥＴにおけるＡ−ＡおよびＢ−Ｂ切断線に沿った
エネルギーバンドと空乏層の広がりを示す図、第８図は
第１図に示す本発明ＭＯ８ＦＥＴにおける空乏層と電気
力線の発生状況を示す図、第９図は第１図に示す本発明
ＭＯ３ＦＥＴのポテンシャル分布をシミュレーションに
よって得た図、第１０図は第１図と第３図に示す本発明
および従来のＭＯＳＦＥＴのゲート長とゲートしきい値
電圧の関係を示す図、第１１図（１）〜（６）は第１図
に示す本発明ＭＯ３ＦＥＴの製造プロセスの一例を各工
程毎に示す図。 第１２図は本発明の他の実施例になるＰチャネルＭＯ８
ＦＩＩ！Ｔを示す断面図、第１３図（１）〜（８）は、
第１図および第１２図に示すＮチャネルおよびＰチャネ
ルＮ０５ＦＥＴを同一半導体基板に集積化しＣ−ＭＯＳ
を作る時の製造プロセスの一例を各工程毎に示す図、第
１４図〜第１８図はそれぞれ本発明の変形例を示すＭＯ
ＳＦＥＴの断面図である。 １・・・半導体基板、２・・・ゲート絶縁膜、３・・・
ゲート、４・・・ソース領域、５・・・ドレイン領域、
６・・・Ｎ層、７・・・Ｐ層。

Claims (1)

  1. 【特許請求の範囲】 １、ソース、ドレイン両領域間にゲート絶縁膜を介して
    ゲートが設けられ、ゲート直下におけるソース、ドレイ
    ン両領域間の半導体層が、ゲート絶縁膜から離れるにつ
    れて、ソース、ドレイン両領域とは反対導電型の半導体
    層および同導電型の半導体層となつている半導体装置に
    おいて、反対導電型半導体層のソース、ドレイン両領域
    間寸法よりその下の同導電型半導体層のソース、ドレイ
    ン両領域間寸法を長くしたことを特徴とする半導体装置
    。 ２、上記特許請求の範囲第１項において、ソース、ドレ
    イン両領域、反対および同導電型の各半導体層はソース
    、ドレイン両領域とは反対導電型の半導体基板上に設け
    られ、反対導電型半導体層および半導体基板が同導電型
    半導体層と形成する空乏層が連結していることを特徴と
    する半導体装置。 ３、上記特許請求の範囲第１項において、ソース、ドレ
    イン両領域、反対および同導電型の各半導体層は絶縁体
    上に設けられ、反対導電型半導体層が同等電型半導体層
    と形成する空乏層は絶縁体に接していることを特徴とす
    る半導体装置。 ４、上記特許請求の範囲第１項において、ソース、ドレ
    イン両領域と反対導電型および同導電型半導体層との間
    にソース、ドレイン両領域と同導電型半導体層の間の中
    間不純物濃度でソース、ドレイン両領域と同導電型の半
    導体層が設けられ、中間不純物濃度の半導体層を反対導
    電型半導体層下の同導電型半導体層の一部としているこ
    とを特徴とする半導体装置。 ５、上記特許請求の範囲第１項において、ソース、ドレ
    イン両領域と反対導電型半導体層の間にソース、ドレイ
    ン両領域と同導電型半導体層の間の中間不純物濃度でソ
    ース、ドレイン両領域と同導電型の半導体層が設けられ
    ていることを特徴とする半導体装置。
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