KR101125825B1 - 셀프-바이어싱 트랜지스터 구조 및 ｓｒａｍ 셀 - Google Patents

Abstract

셀프-바이어싱 반도체 스위치를 제공함으로써, 감소된 수의 개별적 능동 컴포넌트들을 갖는 SRAM 셀(450)이 실현될 수 있다. 특정 실시예에서, 셀프-바이어싱 반도체 디바이스는, 6개의 트랜지스터 소자들보다 더 적은 수의 트랜지스터 소자를 갖는, 그리고 바람직한 실시예에서는 두 개의 개별적 트랜지스터 소자만큼 적은 수의 트랜지스터 소자를 갖는, SRAM 셀(450)을 형성할 수 있도록 하는 더블 채널 전계 효과 트랜지스터(400)의 형태로 제공될 수 있다.

셀프-바이어스, 반도체 스위치, 트랜지스터, SRAM

Description

셀프-바이어싱 트랜지스터 구조 및 ＳＲＡＭ 셀{SELF-BIASING TRANSISTOR STRUCTURE AND SRAM CELL}

본 발명은 일반적으로 집적 회로의 제조에 관한 것이고, 그리고 특히 트랜지스터 디바이스들의 확장된 기능성을 가능하게 하는 트랜지스터 구조에 관한 것이고, 그럼으로써 레지스터, 스태틱 RAM 셀(static RAM cell) 등과 같은 회로 소자의 구성을 간단하게 할 수 있게 한다.

마이크로프로세서, 저장 디바이스 등과 같은 현대의 집적 회로에 있어서, 다수의 회로 소자들, 특히 트랜지스터들은 제한된 칩 영역 상에서 제공되고 동작된다. 최근 10년에 걸쳐 회로 소자의 피처 사이즈(feature sizes) 감소 및 성능 증가에 관하여 커다란 진보가 있어왔을 지라도, 전자 디바이스의 증가된 기능에 대한 계속적인 요구는 반도체 제조자들로 하여금 꾸준히 회로 소자의 크기를 감소시키도록 하고 그리고 동작 속도를 증가시키도록 하고 있다. 그러나, 피처 사이즈의 계속적인 스케일링(scaling)은 프로세스(process) 기술을 재설계하고 그리고 새로운 프로세스 전략과 새로운 설계 규칙에 맞는 툴(tools)을 개발함에 있어 많은 노력을 필요로 한다. 일반적으로, 복합 로직(complex logic) 부분들을 포함하는 복합 회로에서, MOS 기술은 현재 디바이스 성능 및/또는 파워 소비의 관점에서 선호되는 제 조 기술이다. MOS 기술에 의해 형성된 로직 부분을 포함하는 집적 회로에 있어서, 많은 수의 전계 효과 트랜지스터(Field Effect Transistor, FET)가 일반적으로 스위치 모드(switched mode)에서 동작한다. 즉, 이 디바이스는 높은 전도 상태(온-상태(on-state)) 및 높은 임피던스 상태(오프-상태(off-state))를 보여준다. 이 전계 효과 트랜지스터의 상태는 게이트 전극에 의해 제어되며, 이 게이트 전극은, 적당한 제어 전압의 적용에 의해, 드레인 단자와 소스 단자 사이에 형성된 채널 영역의 전도성에 영향을 줄 수 있다.

도 1a는 현대의 MOS 기반의 로직 회로 내에서 사용될 수 있는 전형적인 전계 효과 트랜지스터 소자의 단면도를 도식적으로 보여준다. 트랜지스터 소자(100)는 기판(101), 예를 들어 실리콘 기판을 포함하는데, 이 실리콘 기판 상에 또는 기판 내에는 결정성 영역(102)이 형성되고, 이 결정성 영역 상에 또는 영역 내에 트랜지스터 소자(100)의 다른 컴포넌트들이 형성된다. 기판(101)은 또한 절연 기판을 나타내는데, 이 절연 기판 상에는 트랜지스터(100)의 다른 컴포넌트를 수용하는 특정 두께의 결정성 반도체 층이 형성된다. 결정성 영역(102)은, 요구된 트랜지스터 기능을 얻기 위해 다양한 농도에 있어서의 두 개의 또는 더 많은 다른 도펀트(dopant) 물질들을 포함한다. 이러한 목적을 위해, 제 1 전도성 타입, 예를 들어 N-전도성을 정의하는 높게 도핑된 드레인 및 소스 영역들(104)은 결정성 영역(102) 안에 형성되고 그리고 특정 측면 및 수직 도펀트 프로파일(profile)을 가진다. 반면에, 드레인 및 소스 영역들(104) 사이의 결정성 영역(102)은, 드레인 및 소스 영역들(104) 각각과의 PN 접합을 생기게 하기 위해, 반대의 전도성 타입 즉, 예에서 보이는 바와 같이, P-전도성을 제공하는 물질로 도핑될 수 있다. 더욱이 상대적으로 얇은 채널 영역(103)은 드레인 및 소스 영역들(104) 사이에 확립될 수 있고 그리고 트랜지스터(100)가 N-채널 증가형(enhancement) 트랜지스터를 나타내야하는 경우 P-타입 물질로 도핑될 수 있고, 또는 트랜지스터(100)가 N-채널 공핍형(depletion) 트랜지스터를 나타내야하는 경우 N-타입 물질로 약간 도핑될 수 있다. 게이트 전극(105)은 채널 영역(103) 위에 형성되는데, 이 게이트 전극은 얇은 게이트 절연 층(106)에 의해 채널 영역(103)으로부터 따로 떨어져 전기적으로 절연된다. 전형적인 현대의 트랜지스터 소자에 있어서, 측벽 스페이서들(107)은 게이트 전극(105)에서의 측벽에서 제공될 수 있으며, 이것은 게이트 전극(105)의 전도성을 증가시키기 위한 후속 프로세스들에서 그리고/또는 이온 주입에 의해 드레인 및 소스 영역들(104)의 형성 동안 사용될 수 있고, 이것은 일반적으로 실리콘 기반의 트랜지스터 소자들 내에서 도핑된 폴리실리콘으로 구성된다. 편의를 위해, 금속 실리사이드(metal silicide) 등과 같은 다른 컴포넌트들은 도 1a에서 도시되지 않았다.

앞서 서술된 바와 같이, 적당한 제조 프로세스는 복수의 고도의 복합 프로세스 기술을 포함하며, 이 기술은 트랜지스터 소자(100)의 임계 치수 및 각각의 프로세스 마진(process margins)을 규정하는 특정 설계 규칙에 의존한다. 예를 들어, 트랜지스터(100)의 하나의 필수 치수는 채널 길이 즉, 도 1a에서 채널 영역(103)의 수평 확장이고, 여기서 채널 길이는 실질적으로 게이트 전극(105)의 치수에 의해 결정되는데, 이것은 게이트 전극(105)이 스페이서(107)와 같은 어떤 측벽 스페이서들과 아마도 결합하여, 드레인 및 소스 영역들(104)의 형성 동안, 주입 마스크(implantation mask)로서 사용되기 때문이다. 진보된 트랜지스터 소자의 임계 치수는 현재 약 50 nm 및 심지어는 더 작기 때문에, 집적 회로의 성능을 증가시킴에 있어 후속 프로세스는 확립된 프로세스 기술을 개조하고 새로운 프로세스 기술 및 프로세스 툴을 개발함에 있어 굉장한 노력을 포함한다. 트랜지스터 소자(100)의 실제 치수에 상관없이, 기본적인 동작 방식은 다음과 같다. 동작 동안, 드레인 및 소스 영역들(104)은 각각의 전압 예를 들어 그라운드(ground) 및 공급 전압 VDD에 연결되며, 여기서 채널 영역(103)은 N-채널 증가형 트랜지스터의 기능을 제고하도록 약간 P 타입으로 도핑 된다고 가정한다. 왼쪽 영역(104)은 그라운드에 연결되고 그리고 소스 영역으로 언급되는 것으로 더 가정한다(심지어 원칙적으로 도 1a에 도시된 트랜지스터 구조가 영역들(104)에 관하여 대칭일 지라도). 따라서, 오른쪽 측면 상에서의 영역(104)은 VDD에 연결되고 드레인 영역으로 언급된다. 더욱이, 결정성 영역(102)은 또한 특정 퍼텐셜(potential)에 연결되며, 이 퍼텐셜은 그라운드 퍼텐셜일 수 있고 다음에서 언급되는 어떠한 전압은, 결정성 영역(102) 및 소스 영역(104)에 공급되는 그라운드 퍼텐셜에 대한 전압으로서 고려될 수 있다. 게이트 전극(105)에 공급된 전압 없이 또는 음의 전압을 가지고, 채널 영역(103)의 전도성은 극도로 낮은 상태로 있는데, 이것은 채널 영역(103)으로부터 드레인 영역(104)까지의 적어도 PN 접합이 역으로 바이어스되고 그리고 단지 무시할 수 있는 수의 소수 전하 캐리어들이 채널 영역(103) 내에 존재하기 때문이다. 게이트 전극(105)에 공급된 전압을 증가시키는 경우, 채널 영역(103) 내의 소수 전하 캐리어들 즉, 전자들은, 채널 영역(103)에 대한 게이트 퍼텐셜의 용량성 커플링(capacitive coupling)으로 인해, 채널 영역(103)의 전체 전도성을 크게 증가시키지 않고, 증가 될 수 있으며, 이것은 PN 접합이 여전히 충분하게 순방향 바이어스되지 않았기 때문이다. 게이트 전압을 더 증가시키는 경우, 채널 전도성은 갑자기 증가하는데, 이것은 다수의 소수 전하 캐리어들이 증가되어 PN 접합 내에서의 스페이스(space) 전하 영역을 제거하기 때문이며, 그럼으로써 PN 접합을 순방향 바이어싱하여 전자들이 소스 영역으로부터 드레인 영역으로 흐를 수 있다. 채널 영역(103)의 급격한 전도성 변화가 일어나는 게이트 전압은 스레시홀드(threshold) 전압 VT로 언급된다.

도 1b는 N-채널 증가형 트랜지스터를 나타내는 경우, 디바이스(100)의 동작을 정성적으로(qualitatively) 나타낸다. 게이트 전압 VG는 수평축 상에 도시되고, 반면에 수직축은 전류 즉, 소스 영역으로부터 드레인 영역까지 채널 영역(103)을 경유하여 흐르는 전자들을 나타낸다. 드레인 전류는 인가된 전압 VDD 및 트랜지스터(100)의 특성에 의존한다는 것이 이해되어야 한다. 아무튼, 드레인 전류는 채널 전도성의 동작을 나타낼 수 있고, 채널 전도성은 게이트 전압 VG에 의해 제어된다. 특히, 높은 임피던스 상태 및 높은 전도 상태는 스레시홀드 전압 VT에 의해 정의된다.

도 1c는 N-채널 공핍형 트랜지스터의 형태로 제공되는 경우 즉, 채널 영역(103)이 약간 N 타입으로 도핑되는 경우에, 트랜지스터 소자(100)의 동작을 도식적으로 보여준다. 이러한 경우에, 다수 전하 캐리어들(전자들)은 제로 게이트 전압에 대해서 채널 영역(103)의 전도를 준비하고 있으며, 그리고 심지어는, 음의 게이트 전압이 충분한 소수 전하 캐리어들을 생성하여 역으로 바이어스된 PN 접합을 확립하기에 충분히 높지 않다면, 그럼으로써 채널 전도성을 갑자기 감소시키는 경우에, 음의 게이트 전압에 대해서도 채널 영역의 전도를 준비하고 있다. 스레시홀드 전압 VT는, N-채널 증가형 트랜지스터의 동작과 비교할 때, N-채널 공핍형 트랜지스터 내에서 음의 게이트 전압으로 이동된다.

유사한 동작이 P-채널 증가형 및 공핍형 트랜지스터에 대해 얻어질 수 있으며, 그러나 여기서 채널 전도성은 음의 게이트 전압에 대해 높고 그리고 게이트 전압을 더 증가시키는 경우 각각의 스레시홀드 전압에서 갑자기 감소한다는 것에 유의해야 한다.

트랜지스터 소자(100)와 같은 전계 효과 트랜지스터를 기반으로, 더 많은 복합 회로 컴포넌트들이 생성될 수 있다. 예를 들어, 레지스터, 스태틱 RAM(Random Access Memory), 및 다이나믹 램(dynamic RAM) 형태의 저장 소자는 복합 로직 회로의 중요한 컴포넌트를 나타낸다. 예를 들어, 복합 CPU 코어(cores)의 동작 동안, 많은 양의 데이터는 임시로 저장되고 검색되어야 하며, 여기서 동작 속도와 저장 소자의 용량은 CPU의 전체 성능에 매우 큰 영향을 미친다. 복합 집적 회로에 사용된 메모리 계층에 따라, 다른 타입의 메모리 소자들이 사용된다. 예를 들어, 레지스터 및 스태틱 RAM 셀은 일반적으로 그들의 월등한 액세스 타임(access time)으로 인해 CPU 코어 내에 사용되며, 반면에 다이나믹 RAM 소자는 레지스터 또는 스태틱 RAM 셀과 비교하여 증가된 비트 밀도로 인해 바람직하게는 작업 메모리(working memory)로서 사용된다. 일반적으로, 다이나믹 RAM 셀은 저장 커패시터와 단일 트랜지스터를 포함하며, 그러나 여기서 복합 메모리 관리 시스템은 저장 커패시터에 저장된 전하를 주기적으로 리프레시(refresh) 해야 하는데, 만약 그렇지 않으면 피할 수 없는 누설 전류로 인해 저장된 전하는 소실될 수 있다. DRAM 디바이스의 비트 밀도가 매우 높을지라도, 전하는 주기적 리프레시 펄스와 결합하여 저장 커패시터로부터 또는 저장 커패시터로 이동되어야 하며, 그럼으로써 스태틱 RAM 셀과 비교할 때 속도 및 파워 소비 면에서 이 디바이스는 효율이 더 낮게 된다. 반면에, 스태틱 RAM 셀은 정보 비트의 저장을 위해 복수의 트랜지스터 소자를 요구한다.

도 1d는 현대의 집적 회로 내에 일반적으로 사용될 수 있는 구성면에서의 스태틱 RAM 셀(150)의 스케치를 도식적으로 보여준다. 셀(150)은 예를 들어 두 개의 역으로 연결된 인버터들(111)을 포함하는 비트 셀(110)을 포함한다. 비트 셀(110)은 각각의 선택 트랜지스터 소자들(114, 115)에 의해 비트 라인(112) 및 역(inverse) 비트 라인(113)(도 1d에서는 도시되지 않음)에 연결될 수 있다. 비트 셀(110) 즉, 인버터들(111)(선택 트랜지스터 소자들(114, 115)뿐만 아니라)은 도 1a에서 도시된 트랜지스터(100)와 같은 트랜지스터 소자들로 형성될 수 있다. 예를 들어, 인버터들(111)은 각각 트랜지스터(100)의 상보적인 쌍 즉, 도 1d에 도시된 바와 같이 연결된 하나의 N-채널 증가형 트랜지스터와 하나의 P-채널 증가형 트랜지스터를 포함할 수 있다. 마찬가지로, 선택 트랜지스터 소자들(114, 115)은 N-채널 증가형 트랜지스터(100)로 구성될 수 있다.

RAM 셀(150)의 동작 동안, 비트 셀(110)은 예를 들어 비트 라인(112, 113)을 각각 로직 하이(logic high) 및 로직 제로(logic zero)로 프리-차징(pre-charging) 하고 그리고 선택 라인(116)을 활성화시키고, 그럼으로써 비트 셀(110)을 비트 라 인들(112, 113)과 연결시킴으로써 "프로그램될" 수 있다. 선택 라인(116)을 비활성화시킨 후에, 공급 전압이 셀(150)에 연결되어 있는 동안 또는 새로운 기록 싸이클(write cycle)이 수행되는 동안 비트 셀(110)의 상태는 유지된다. 비트 셀(110)의 상태는 예를 들어 비트 라인(112, 113)을 높은 임피던스 상태로 만들고 선택 라인(116)을 활성화시킴으로써 검색될 수 있다.

도 1d로부터 명백해지는 바와 같이, 높은 동작 속도가 셀(150)을 사용하여 달성될 수 있는데, 이것은 저장 커패시터가 없기 때문이며, 그리고 비트 셀(110)을 판독(read)하고 기록하는데 있어서 간소화된 관리가 제공되는데, 이것은 리프레시 펄스와의 어떠한 동기화가 필요하지 않기 때문이다. 반면에, 적어도 6개의 개별적 트랜지스터 소자들(100)이 정보 비트를 저장하기 위해 요구되며, 그럼으로써 셀(150)의 구조는 더 낮은 공간 효율성을 가진다. 따라서, 속도와 성능 요건과 관련된 비트 밀도에 관하여 때때로 상충관계(tradeoff)가 있다.

앞서 확인된 문제의 관점에서, 더 높은 공간 효율 방식으로 저장 소자들을 형성할 수 있는 개선된 디바이스 구조에 대한 필요성이 존재한다.

다음의 내용은 본 발명의 몇 가지 양상의 기본적인 이해를 제공하기 위한 본 발명의 간단한 개요를 제공한다. 이 개요는 본 발명을 총망라한 개관이 아니다. 이 개요는 본 발명의 핵심적이거나 중요한 소자들을 확인하려 하는 것이 아니며 또한 본 발명의 범위를 서술하려는 것이 아니다. 이 개요의 유일한 목적은 단지 이후 서술되는 더 세부적인 설명에 대한 서문으로서 간단한 형태로 몇 가지 개념들을 제공하고자 하는 것이다.

일반적으로, 본 발명은 셀프-바이어싱 전도 상태가 얻어질 수 있도록 트랜지스터 소자의 기능이 확장된다는 점에서, 특히 스태틱 메모리 디바이스에서, 더 높은 공간 효율적인 방식으로 트랜지스터 소자들을 포함하여 회로 컴포넌트를 형성할 수 있게 하는 기술에 관한 것이다.

본 발명의 하나의 예시적 실시예에 따르면, 제 1 전도성 타입을 제공하기 위해 실질적으로 결정성의 반도체 물질 내에 형성되고 그리고 제 1 타입의 도펀트 물질로 도핑되는 드레인 영역을 포함한다. 이 디바이스는 상기 제 1 전도성 타입을 제공하기 위해 상기 실질적으로 결정성의 반도체 물질 내에 형성되고 상기 제 1 타입의 도펀트 물질로 도핑되는 소스 영역을 더 포함한다. 제 1 채널 영역은 상기 제 1 전도성 타입을 제공하기 위해 상기 드레인 영역과 상기 소스 영역 사이에 위치되며 그리고 제 1 타입의 도펀트 물질로 도핑된다. 더욱이, 제 2 채널 영역은 상기 제 1 전도성 타입과는 다른 제 2 전도성 타입을 제공하기 위해 상기 드레인 영역과 상기 소스 영역 사이에 위치되며 그리고 상기 제 1 채널 영역에 인접하며 그리고 제 2 타입의 도펀트 물질로 도핑된다. 마지막으로, 게이트 전극은 상기 제 1 및 제 2 채널 영역을 제어할 수 있도록 위치된다.

본 발명의 또 하나의 예시적 실시예에 따르면, 트랜지스터 소자는 드레인 영역, 소스 영역, 및 채널 영역을 포함하며, 상기 채널 영역은 상기 드레인 영역과 상기 소스 영역 사이에 형성되고 그리고 상기 채널 영역의 적어도 제 1 급격한 전도성 변화의 제 1 스레시홀드와 제 2 급격한 전도성 변화의 제 2 스레시홀드를 정의하도록 구성된다. 상기 트랜지스터 소자는 용량성 커플링에 의해 상기 채널 영역을 제어할 수 있도록 위치되는 게이트 전극을 더 포함한다.

본 발명의 또 다른 예시적 실시예에 따르면, 스태틱 RAM 셀은 선택 트랜지스터와 상기 선택 트랜지스터에 연결된 정보 저장 소자를 포함하며, 여기서 상기 정보 저장 소자는 4개의 트랜지스터 소자보다 더 적은 수의 트랜지스터를 포함한다.

본 발명의 또 다른 예시적 실시예에 따르면, 스태틱 RAM 셀은 게이트 전극, 드레인 영역, 소스 영역, 및 상기 게이트 전극과 전기적으로 연결되는 채널 영역을 갖는 트랜지스터 소자를 포함한다. 더욱이, 상기 트랜지스터 소자는 상기 게이트 전극을 셀프-바이어싱 하도록 구성되어 상기 채널 영역이 무변의 전도 상태(stationary conductive state)에서 유지되도록 한다.

본 발명의 또 다른 예시적 실시예에 따르면, 스태틱 RAM 셀은 2개 또는 더 작은 수의 트랜지스터 소자를 포함한다.

본 발명은 첨부되는 도면과 함께 설명되는 다음의 설명을 참조하여 이해될 수 있으며, 도면에서 동일한 참조 번호는 동일한 소자를 나타낸다.

도 1a는 전형적인 종래 전계 효과 트랜지스터의 단면도를 도식적으로 보여준다.

도 1b는 및 도 1c는 각각 드레인 전류의 진행 즉, 채널 전도성의 진행 대 N-채널 증가형 트랜지스터 및 N-채널 공핍형 트랜지스터에 대해 인가된 게이트 전압의 도면을 도식적으로 보여준다.

도 1d는 적어도 6개의 개별적 트랜지스터 소자들을 포함하는 전형적인 종래 스태틱 RAM 셀의 회로도를 도식적으로 보여준다.

도 2a는 본 발명의 예시적 실시예들에 따른 셀프-바이어싱 반도체 디바이스를 포함하는 저장 소자의 회로도를 도식적으로 보여준다.

도 2b는 본 발명의 예시적 실시예에 따라 셀프-바이어싱된 무변의 전도 상태를 얻기 위해 채널 전도성의 진행 대 인가된 제어 전압의 정성적 도면을 도식적으로 보여준다.

도 3a 및 3b는 본 발명의 특정 실시예에 따른 트랜지스터 소자들의 단면도를 도식적으로 보여주며, 그 각각은 각각 N-타입 더블 채널 트랜지스터 및 P-타입 더블 채널 트랜지스터에 대한 두 개의 역으로 도핑된 채널 영역들을 가진다.

도 3c는 본 발명의 예시적 실시예들에 따른 더블-채널 전계 효과 트랜지스터의 간이화된 모델에 대한 회로도를 도식적으로 보여준다.

도 3d는 간이화된 방식으로 더블-채널 트랜지스터에서의 두 개의 채널들 각각에 대한 채널 전도성의 도면을 도식적으로 보여준다.

도 3e는 드레인 전류 즉, 예시적 실시예들에 따라 게이트 전압의 변화에 대한 더블 채널 트랜지스터의 채널 전도성을 정성적으로 나타내는 도면을 도식적으로 보여준다.

도 4a는 본 발명의 특정 실시예에 따라 더블-채널 트랜지스터를 포함하는 스태틱 RAM 셀의 회로도를 도식적으로 보여주며, 여기서 RAM 셀은 단지 두 개의 트랜지스터 소자들을 포함한다.

도 4b는 다른 예시적 실시예에 따른 6개의 트랜지스터 소자들보다 더 적은 수의 트랜지스터를 포함하는 RAM 셀의 회로도를 도식적으로 보여준다.

도 5는 하나의 예시적 실시예에 따라 두 개의 역으로 도핑된 채널 영역들을 갖는 SOI 트랜지스터 소자의 단면도를 도식적으로 보여준다.

도 6은 역으로 도핑된 채널 영역들(이것은 또한 물질 성분 및 내부 스트레인(strain) 중 적어도 하나에 있어 다름)을 갖는 트랜지스터 소자의 단면도를 도식적으로 보여준다.

본 발명의 여러 수정과 대안적 형태가 가능하지만, 특정 실시예들이 도면에서 예로서 보여지며 그리고 세부적으로 설명된다. 그러나 특정 실시예들의 설명은 본 발명을 개시되는 특별한 형태로 한정하려는 것이 아니며, 그 반대로 첨부되는 특허청구범위에 의해 정의된 바와 같이 본 발명의 사상 및 범위 내에서의 모든 수정, 등가 및 대안을 포괄하려는 것임이 이해되어야 한다.

본 발명의 예시적 실시예가 아래에서 설명된다. 명확함을 위해 실제 구현의 모든 특징들이 이 명세서에서 설명되지는 않는다. 그러한 실제 실시예의 개발에 있어서, 실시예 마다 변하는 개발자의 특정 목표, 예를 들어 시스템 관련 제약 및 비지니스 관련 제약을 따르는 목표를 달성하기 위해 다양한 구현별 특정 결정들이 이루어져야 한다는 것은 당연히 이해되어야 한다. 더욱이 그러한 개발 노력은 복잡하고 시간 소모적이지만 그럼에도 불구하고 본 명세서의 개시되는 내용을 가지는 본 발명의 기술분야에서 통상의 지식을 가진 자에 대해서는 일상적인 것임을 알아야 한다.

본 발명은 이제 첨부되는 도면을 참조하여 설명될 것이다. 여러 가지 구조, 시스템 및 디바이스가 도면에서 도식적으로 묘사되며, 이것은 단지 설명을 위한 것이며 그리고 본 발명의 기술분야에서 숙련된 자들에게는 잘 알려진 세부적인 것들로 본 발명을 모호하게 하지 않도록 하기 위한 것이다. 그럼에도 불구하고, 첨부된 도면들은 본 발명의 예시적 예들을 서술하고 설명하기 위해 포함될 수 있다. 여기서 사용되는 단어 및 문구들은 그 단어 및 문구의 이해와 일치하는 뜻을 가진 것으로 본 발명의 관련 기술분야에서 숙련된 자들에 의해 이해되고 해석되어야 한다. 용어 또는 문구의 특별한 정의 즉, 본 발명의 기술분야에서 숙련된 자들에 의해 이해되는 통상적이고 관례적인 뜻과 다른 정의는 여기에서 단어 및 문구의 일관된 사용에 의해 암시되는 것은 아니다. 용어 또는 문구가 특별한 의미 즉, 숙련된 기술자들에 의해 이해되는 것과 다른 의미를 가지도록 의도되는 경우에서, 그러한 특별한 정의는 그 용어 또는 문구에 대한 특별한 정의를 직접적이고 분명하게 제공하는 정의의 형식에서 본 명세서에서 명확히 설명될 것이다.

일반적으로, 본 발명은, 복수의 로직 회로 부분들 특히 레지스터들, 스태틱 메모리 셀들 등의 회로 구조가, 반도체 스위치 소자의 하나 또는 그 이상의 특징들이 확장된 기능을 얻을 수 있도록 수정될 수 있다는 점에서, 매우 간단하게 될 수 있다는 개념에 기반을 두고 있다. 특히, 발명자는 셀프-바이어싱 반도체 스위치를 제공하자 하는데, 이 스위치는 수정된 채널 영역을 갖는 전계 효과 트랜지스터 설계에 관한 본 발명의 특정 실시예에서 기반이 될 수 있으며, 여기서 전도 상태는, 일단 이 상태가 시작되면, 이 전도 상태가 외부적인 요인에 의해 변화되지 않는 한, 공급 전압이 인가되는 동안 유지될 수 있다. 이러한 방식에서, 특히 스태틱 RAM 셀 내의 개별 스위치 소자들의 카운트 수는 종래의 RAM 셀 설계와 비교하여 급격히 감소될 수 있으며 6개보다 더 작을 수 있고, 그럼으로써 다이나믹 RAM 디바이스의 비트 밀도와 비교될 수 있는 비트 밀도를 가진 빠른 저장 디바이스들의 제조를 가능하게 한다.

도 2a는 정보 비트를 저장하기 위한 비트 셀(210)을 포함하는 기본적인 스태틱 RAM 셀(250)의 회로도를 도식적으로 보여준다. 이 비트 셀(210)은 선택 트랜지스터(214)에 연결되며, 선택 트랜지스터는 또한 비트 라인(212)과 선택 라인(216)에 연결된다. 이 비트 셀(210)은, 제어 가능한 전도성을 제공하도록 구성된 채널 영역(203)을 포함하는 반도체 소자로 구성되며, 여기서 게이트 전극(205)이 제공되며, 이것은 용량성 커플링을 통해 채널 영역(203)의 제어를 가능하게 한다. 더욱이, 피드백 섹션(208)이 예를 들어, 특정 저항성 등을 갖는 전기적으로 전도성인 영역의 형태로, 채널 영역(203)을 출력 단자(204s)를 통해 게이트 전극(205)과 연결시키기위해 제공된다. 더욱이, 채널 영역(203)은 각각의 출력 단자(204d)에 의해 공급 전압 VDD를 공급하는 소스와 같은 특정 전압 소스에 연결될 수 있다. 비트 셀(210)은, 특정 제어 전압을 게이트 전극(205)에 인가하는 경우, 채널 영역(203)의 전도성이 적당히 높은 임피던스 상태에서 적당히 높은 전도성의 상태로 변하도록 구성되며, 이것은, 심지어 초기 제어 전압을 차단시킨 후에도, 피드백 섹션(208)을 통해 유지될 수 있다. 이러한 목적을 위해, 반도체 디바이스(210)는, 디 바이스(210)가 전도 상태에 있으면 인가된 제어 전압 VG와 관련된 채널 영역(203)의 전도성에 대해 특정 동작을 보여주며, 이것은 도 2b를 참조하여 설명될 것이다.

도 2b는 상기 설명된 구성에 의해 얻어질 수 있는 비트 셀(210)의 동작을 정성적으로 설명한다. 도 2b에서, 채널 영역(203)의 전도성은 임의의 단위로 수직 축을 따라 도시되고 그리고 게이트 전극(205)에 인가된 제어 전압 VG는 수평 축 상에서 보여진다. 반도체 디바이스(210)는 특정 스레시홀드 전압 VT(이것은 도 3a, 3b, 5 및 6을 참조하여 더 세부적으로 설명되는 구조적 수단에 의해 설정될 수 있음)에서, 게이트 전극(205)에서의 제어 전압 VG를 더욱 증가시키면 전도성이 크게 강하되게 하는 식으로, 채널 영역(203)의 전도성이 분명한 급격한 변화를 보이도록 또는 특정 실시예들에서는 국부적 최대를 보이도록 구성된다. 더 설명하면, 전압 VDD는 스레시홀드 전압 VT보다 더 높다고 가정한다. 따라서, 스레시홀드 전압 VT 이상으로 초기 제어 전압을 인가한 후에, 채널 영역(203)은 높은 전도 상태에 있게 되고 그래서 공급 전압 VDD는 또한 대체로 출력(204s)에 존재하게 되고 그리고 피드백 섹션(208)을 통해 게이트 전극(205)에 있게 된다. 따라서, 심지어 초기 제어 전압을 중지한 후에도, 대응하는 전압은 전도성 채널 영역(203), 피드백 섹션(208)을 통해 게이트 전극(205)에 공급되며, 여기서 셀프-안정화 조건이 확립되는데, 이것은 예를 들어 전하 캐리어 누설 등으로 인해 초기에 공급된 제어 전압 펄스를 중단하는 동안 게이트 전극(205)에서의 전압이 감소하는 경향이 있어 채널 전도성이 증가하기 때문이다. 결과적으로 VT에서 게이트 전극(205)에서의 전압 감소와 함께 전도성의 급격한 증가로 인해, 채널 영역(203) 양단의 전압 강하는 감소되고 그리고 채널 영역(203)의 전도성을 유지하기 위해 게이트 전극(205)에서 요구되는 전하는 점점 더 대체되며, 그럼으로써 제어 전압 VG를 스레시홀드 전압 VT 이상에서 또는 스레시 홀드 전압 VT에서 유지한다. 결과적으로, 채널 영역(203)의 무변의 전도 상태가 달성될 수 있고 그리고 공급 전압 VDD가 제공되는 동안 유지될 수 있다. 이 상태는 이후부터는 또한 비트 셀(210)의 셀프-바이어싱된 상태로 언급될 것이다.

도 2a를 다시 참조하면, 스태틱 RAM 셀(250)을 동작 동안, 비트 셀(210)은 비트 라인(212)을 스레시홀드 전압 VT 이상의 전압, 예를 들어, VDD로 프리-차징 함으로써 그리고 선택 라인(216)을 활성화시킴으로써 기록될 수 있으며, 그럼으로써 선택 트랜지스터(214)를 오프(off) 상태에서 온(on) 상태로 전환한다. 선택 트랜지스터(214)가 온 상태에 있을 때, 비트 라인(212)에서의 전압은 피드백 섹션(208)을 통해 게이트 전극(205)에 공급되고, 게이트 전극은 대응하여 채널 영역(203)의 전도성을 발생시키기 위해, 도 2b에서 정성적으로 도시된 바와 같이, 스레시홀드 전압 VT에서 또는 스레시 홀드 전압 이상에서 충전된다. 따라서, 선택 트랜지스터(214)는 디스에이블될 수 있고 그리고 비트 라인(212)은 높은 임피던스 상태가 될 수 있어 판독(read) 동작에 대해 준비된다. 비트 셀(210)의 셀프-바이어싱 매커니즘으로 인해, 채널 영역(203)의 전도성은 적당하게 높은 값에 유지되고, 심지어는 선택 트랜지스터(214)를 통해 공급된 초기 제어 전압 펄스가 중단될지라도 유지된다. 앞서 설명된 바와 같이, 비트 셀(210)의 이 낮은 임피던스 상태는 변하지 않고 공급 전압 VDD가 존재하고 있거나 새로운 기록 싸이클이 시작되는 동안 유지된다.

비트 셀(210)의 판독 동안, 비트 라인(212)는 높은 임피던스 상태에 있을 수 있고 그리고 선택 트랜지스터(214)는 선택 라인(216)을 활성화시킴으로써 온 상태로 전환될 수 있다. 비트 셀(210)의 셀프-바이어싱된 높은 전도 상태로 인해, 전하는 공급 전압 소스 VDD로부터 비트 라인(212)으로 공급되어 비트 라인(212)에서 전압 VDD를 확립하도록 할 수 있으며, 이것은 대응하는 감지 증폭기(도시되지 않음)에 의해 감지될 수 있다. 따라서, 비트 셀(210)의 셀프-바이어싱된 상태에 대응하는 로직 상태는 확인될 수 있고 그리고 판독될 수 있다. 마찬가지로, 높은 임피던스 상태는 예를 들어, 비트 라인(212)을 그라운드 퍼텐셜로 프리-차징함으로써 그리고 선택 라인(216)을 활성화시킴으로써, 비트 셀(210)에 기록될 수 있다. 이러한 경우에, 그라운드 퍼텐셜은 피드백 섹션(208)을 통해 게이트 전극(205)에 공급된다. 비트 라인(212) 고유의 저항은 높은 전도 상태에서 채널 영역(203)의 저항보다 훨씬 더 낮은 것으로 가정한다. 따라서, 채널 영역(203)은 높은 임피던스 상태가 되고, 이것은 심지어 비트 라인(212)이 선택 라인(216)을 비활성화시킴으로써 출력(204s)으로부터 분리될지라도 유지된다.

결과적으로, 반도체 비트 셀(210)에 의해, 스태틱 RAM 셀에 대한 매우 간이화된 구조가 얻어지며, 여기서, 특히 개별 반도체 소자들의 수는 도 1d를 참조하여 설명된 종래의 RAM 셀 내에서보다 더 작을 수 있다.

도 3a는, 도 2a에서의 셀프-바이어싱 비트 셀(210)과 같은, 셀프-바이어싱 반도체 디바이스를 형성하는데 사용될 수 있는 트랜지스터 소자(300)의 단면도를 도식적으로 보여준다. 트랜지스터 소자(300)는 기판(301)을 포함하며, 이 기판은 벌크(bulk) 반도체 기판, 절연 기판(이 기판 상에 결정성 반도체 층이 형성됨) 등과 같은 어떤 적당한 기판이 될 수 있다. 특정 실시예들에서, 기판(301)은 벌크 실리콘 기판 또는 실리콘-온-절연체(Silicon-On-Insulator, SOI) 기판을 나타낼 수 있는데, 이것은 현재로서 그리고 가까운 미래에 있어서 거대한 대다수의 복합 집적 회로들은 실리콘의 기반에서 제조되고 그리고 제조될 것이기 때문이다. 그러나 본 발명의 원리는 또한 갈륨 비화물(gallium arsenide), 게르마늄(germanium) 등과 같은 다른 반도체 물질들을 기반으로 하여 실현될 수 있다. 실질적으로 결정성의 반도체 영역(302)은 기판(301) 상에 형성되고, 이 반도체 영역은 이 영역(302)에 대해 특정 전도성 타입을 제공하기 위해 특정 도펀트 물질을 포함할 수 있다. 도 3a에 도시된 실시예에서, 반도체 영역(302)은 P-전도성을 제공하도록 도핑 된다. 정반대의 전도성 타입을 반도체 영역(302)에 주는 도펀트 물질을 포함하는 드레인 및 소스 영역들(304)은 영역(302)에 인접하여 형성된다. 이러한 경우에 있어서, 드레인 및 소스 영역들(304)은 고농도로 도핑되어 대응하는 PN 접합들은 드레인 및 소스 영역들(304)과 반도체 영역(302) 사이에서의 인터페이스들을 따라 형성된다. 더욱이, 채널 영역(303)은 드레인 및 소스 영역들(304) 사이에 형성되며, 여기서, 도 1a를 참조하여 설명된 종래의 트랜지스터 설계에 반하여, 채널 영역(303)은 수정되는데, 이것은 특정 스레시홀드 전압의 양쪽 사이드에서 여전히 적당하게 높은 전도성을 제공하는 특정 스레시홀드 전압(이 전압에서 급격한 전도성 변화가 발생함)을 정의하기 때문이다.

하나의 특정 실시예에서, 채널 영역(303)은 제 1 채널 서브-영역(303a)을 포함할 수 있으며, 이 서브-영역은 드레인 및 소스 영역들(304)에 대해서 역으로 도핑 된다. 따라서, 제 1 채널 서브-영역(303a)은 예를 들어 도 1a에서의 트랜지스터(100)와 같은 종래의 증가형 트랜지스터의 "종래의" 채널 영역으로 고려될 수 있다. 추가로, 이 특정 실시예에서, 채널 영역(303)은 제 1 채널 서브-영역(303a)에 대해 역으로 도핑되고 그리고 따라서 "공핍형" 채널로서 고려될 수 있는 제 2 채널 서브-영역(303b)을 더 포함할 수 있다. 도 3a의 트랜지스터 디바이스(300)는 N-타입 트랜지스터를 나타내기 때문에, 제 1 채널 서브-영역(303a)은 P 타입으로 도핑되고 그리고 제 2 채널 서브-영역(303b)은 N 타입으로 도핑된다. 트랜지스터 소자(300)는 용량성 커플링에 의해 제 1 및 제 2 채널 서브 영역들(303a 및 303b)을 제어할 수 있도록 위치되는 게이트 전극(305)을 더 포함한다. 제시된 실시예에서, 게이트 전극(305)은 실리콘 다이옥사이드(silicon dioxide) 및/또는 실리콘 나이트리드(silicon nitride) 및/또는 실리콘 옥시나이트리드(silicon oxynitride) 및/또는 하이-K(high-K) 유전 물질 등으로 구성된 게이트 절연 층(306)에 의해 채널 영역(303)으로부터 분리된다. 더욱이, 트랜지스터 소자(300)는 게이트 전극(305)의 측벽 상에 형성된 측벽 스페이서들(307)을 포함할 수 있다. 게이트 전극(305)과 드레인 및 소스 영역들(304)이 실질적으로 실리콘으로 구성되는 경우에, 금속 실리사이드와 같은 다른 컴포넌트들이 예시되지는 않았지만 설계 요건에 따라서 제공될 수 있다는 것은 이해되어야 한다. 더욱이, 다른 트랜지스터 구성, 예를 들어 융기된(raised) 드레인 및 소스 영역 등은 또한 본 발명과 함께 사용될 수도 있다는 것에 유의해야 한다. 더욱이, 드레인 및 소스 영역들(304)과 게이트 전극(305)에 대한 전기적 연결을 일반적으로 제공하는 어떠한 접촉 부분은 도시되지 않았다. 특정 실시예에서, 드레인 및 소스 영역들(304) 중 하나를 게이트 전극(305)과 연결하는 연결이 피드백 섹션(208)의 형태로 도 2a에서 도식적으로 도시된 바와 같이 제공될 수 있다. 대응하는 연결은 소위 로컬 상호연결(local interconnect)의 형태로 확립될 수 있다.

도 3b는 P-타입 트랜지스터로서 구성되는 경우, 트랜지스터 소자(300)를 도식적으로 보여준다. 따라서, 도 3b의 트랜지스터 소자(300)는, 드레인 및 소스 영역들(304), 채널 서브-영역들(303a 및 303b), 및 반도체 영역(302)이 도 3a의 디바이스와 비교하여 역으로 도핑 되었다는 것을 제외하고는, 도 3a를 참조하여 앞서 서술된 것과 동일한 컴포넌트를 포함한다.

도 3a 또는 도 3b에 도시된 반도체 디바이스(300)를 형성하는 전형적인 프로세스 흐름은 다음의 프로세스들을 포함할 수 있다. 트랜지스터(300)의 전체 치수를 정의하고 이웃하는 회로 소자들에 대한 전기적 절연을 제공하기 위해 임의의 분리 구조(도시되지는 않음)를 형성한 후에, 반도체 영역(302)의 수직 도펀트 프로파일은 확립된 이온 주입 싸이클에 의해 생성될 수 있다. 이 이온 주입 시퀀스(sequence)동안, 채널 영역(303)의 수직 도펀트 프로파일이 또한 확립될 수 있다. 예를 들어, 이온 주입에 의해 그리고/또는 미리 도핑된 기판을 제공함으로써 또는 도펀트를 포함하는 증착 분위기에서 에피텍셜(epitaxially) 성장 반도체 층을 형성함으로써, P-타입 물질로 반도체 영역(302)을 도핑한 후에, 제 2 채널 서브-영역(303b)에 대응하는 N 타입으로 도핑된 영역(도 3a)이 생성될 수 있다. 이러한 목적을 위해, 반도체 영역(302)의 표면 부분은, 제 2 채널 서브-영역(303b)을 정의하기 위한 N-타입 도펀트 물질의 이온 주입 동안 어떠한 채널링 효과(channeling effects)를 감소시키도록 미리 비결정화될(pre-amorphized) 수 있다. 따라서, 후속 이온 주입 시퀀스가 수행되어 P 타입으로 도핑된 제 1 채널 서브-영역(303a)을 생성할 수 있으며, 여기서 양쪽 주입 싸이클 동안 주입량 및 주입 에너지는 반도체 영역(302) 안에 요구된 농도 및 특정 깊이를 달성하기 위해 적당하게 선택될 수 있다. 대응하는 프로세스 파라미터들은 시뮬레이션(simulation) 계산 및/또는 테스트 실행을 수행함으로써 쉽게 얻어질 수 있다. 다른 실시예들에서, 하나 또는 두 개의 반도체 층들은 요구된 타입의 도펀트를 포함하는 증착 분위기에서 에피텍셜 성장될 수 있다. 예를 들어, N-타입 반도체 층은 반도체 영역(302) 상에서 성장될 수 있고, 그 다음으로 요구된 두께를 가진 P-타입 반도체 층의 에피텍셜 성장이 이루어진다. 마찬가지로, 반도체 영역(302)은 제 2 채널 서브-영역(303b)을 생성하기 위해 주입될 수 있고, 그리고 계속해서 제 1 채널 서브-영역(303a)에 대한 층이 도펀트를 포함하는 분위기에서 에피텍셜 성장에 의해 형성될 수 있다. 더욱이, 채널 영역(303)을 형성한 후에, 추가적인 스레시홀드 전압 주입이, 게이트 전극(305)에 의해 채널 영역(303)의 제어가능성에 대해 최종적으로 얻어지는 스레시홀드를 대응하여 조절하도록 수행될 수 있다. 따라서, 게이트 절연 층(306)과 게이트 전극(305)은 종래의 확립된 프로세스에 따라서 형성될 수 있고, 그 다음으로 드레인 및 소스 영역들(304)을 형성하기 위한 개선된 주입 싸이클이 수행될 수 있다. 이후, 드레인 및 소스 영역들(304), 반도체 영역(302), 및 채널 영역(303)에서 도펀트들을 활성화시키고 비결정화되거나 손상된 결정 부분들을 재결정화하기 위한 어닐(anneal) 싸이클을 포함하는 후속 프로세스와 그 다음으로 실리사이드화(silicidation) 등과 같은 다른 프로세스들이 확립된 프로세스 기술에 따라 수행될 수 있다.

트랜지스터 소자(300)의 기본적인 동작은 이제 도 3a의 N-타입 트랜지스터를 참조하여 설명될 것이며, 여기서 역 전압을 가지고 대응하는 설명이 도 3b의 디바이스(300)에 또한 적용된다. 도 3a의 왼쪽 상의 영역(304)은 소스 영역을 나타내고 그라운드 퍼텐셜에 연결된다고 가정한다. 마찬가지로, 반도체 영역(302)은 그라운드 퍼텐셜에 연결되고, 반면에 오른쪽 상의 영역(304)은 공급 전압 VDD에 연결되고 드레인 영역으로 동작한다. 게이트 전극(305)은 제어 전압 VG를 제공할 수 있는 전압 소스에 연결된다. 인가된 전압에 대한 어떠한 값도 그라운드 퍼텐셜에 대해서 주어지고, 소스 영역(304)뿐만 아니라 반도체 영역(302)은 도시된 예에서 그라운드 퍼텐셜에 연결된다. 제로 전압 VG를 인가하는 것은 채널 영역(303)의 상대적으로 낮은 전도성으로 이끌 수 있는데, 즉 트랜지스터(300)의 실질적으로 높은 임피던스 상태를 나타낼 수 있으며, 이것은 도 1b의 증가형 트랜지스터를 참조하여 앞서 설명된 바와 같이, 전도성 채널을 확립하도록 충분한 소수 전하 캐리어들을 제공하기 위해 제 1 채널 서브-영역(303a)이 스레시홀드 전압 이하에서 동작될 수 있기 때문이다. 반면에, 위에 놓인 영역(303a)과 PN-접합을 형성하는 제 2 채널 서브-영역(303b)은 다수 전하 캐리어들 중 일부를 영역(303a)에 제공할 수 있고, 영역(303a)은 대응하는 공간 전하 영역이 확립될 때까지 영역(303b)에 다수 전하 캐리어들 중 일부를 또한 제공할 수 있다. 따라서, 제 2 채널 서브-영역(303b)은 또한 이웃하는 드레인 영역(304)에 관하여 공간 전하 영역을 형성할 수 있으며, 여기서 이 영역은 VDD 및 그라운드 퍼텐셜에 의해 역으로 바이어스되어 제 2 채널 서브-영역(303b)의 전도성을 크게 감소시킨다. 결과적으로, 채널 영역(303)의 전체 컨덕턴스는 적당히 낮다. 제어 전압 VG를 증가시키는 경우, 전자들은 제 2 채널 영역(303b)에 점점 더 재분포되며, 그럼으로써 전체 전도성을 증가시키고, 반면에 제 1 채널 서브-영역(303a)은 여전히 스레시홀드 값 아래에 있다. 제어 전압 VG가 제 1 채널 서브-영역(303a)에 대한 스레시홀드 전압(VT1으로 언급될 수 있음)에 도달하는 경우, 전도성이 급격히 증가하고, 따라서 채널 영역(303)의 전체 전도성은 또한 급격히 증가한다. 제 2 채널 서브-영역(303b)이 제 2 스레시홀드 값(다음에서 VT2로 언급되고, 이값에서 채널은 완전히 공핍됨)을 가진다고 더 가정하며, 여기서 대응하는 스레시홀드 전압은 제 1 스레시홀드 전압 VT1보다 훨씬 더 크도록 조절되고 제 1 채널 서브-영역(303a)의 동작을 결정한다. 따라서, 전압 VG를 더 증가시키는 경우, 양쪽 채널들은 전도성이 되고, 그럼으로써 상대적으로 높은 전도성을 전체 채널 영역(303)에 준다. 제 2 스레시홀드 전압 VT2에 도달하고 따라서 제 2 채널 서브-영역(303b)의 공핍이 초래되는 경우, 전체 전도성은 급격히 감소되는데, 이것은 전류 흐름이 이제 제 1 채널 서브-영역(303a)에 한정되기 때문이다. 제어 전압 VG를 더 증가시키는 경우, 전체 전도성은 다시 증가하는데, 이것은 제 1 채널 영역(303a)의 전도성이 계속 증가하는 반면 제 2 채널 서브-영역(303b)은 여전히 높은 임피던스 상태에 있기 때문이다.

도 3c는 도 3a 또는 3b에 도시된 트랜지스터 소자(300)의 간이화된 전기적 모델을 도식적으로 보여준다. 이것에 의해, 제 1 채널 서브-영역(303a)은 제 1 저항기 R1에 의해 나타내지고 반면에 제 2 채널 서브-영역(303b)은 저항기 R2에 의해 나타내진다. 저항기 R1 및 R2는 대략 1000 옴(ohms) 크기의 저항 값을 가질 수 있다. 더욱이 이 간이화된 모델에서, R1의 저항 값은 제 1 스레시홀드 전압 VT1 아래의 높은 값을 취할 수 있다고 가정하며, 이것은 트랜지스터 소자(300)의 구조적인 세부사항들에 의해 실질적으로 결정된다. 마찬가지로, 이 모델에서 그리고 앞서 설명된 바와 같이, 저항기 R2는, 디바이스(300)가 제 2 스레시홀드 전압 VT2에서의 게이트 전압 또는 그 이상의 게이트 전압으로 동작되는 경우, 높은 임피던스 상태를 취한다고 가정하는데, 이것은 그 다음으로 제 2 채널 서브-영역(303b)이 실질적으로 완전히 공핍되기 때문이다.

도 3d는 정성적인 방식으로 앞서 설명된 동작을 나타내며, 여기서, 수직 축은 저항기 R1 및 R2의 저항 값을 나타내며, 반면에 수평 축은 인가된 게이트 전압 VG를 표시한다. 간이화된 모델에서 보이는 바와 같이, 제 2 채널 서브-영역(303b)은 제 2 스레시홀드 전압 VT2(이것은 현재 예에서 대략 0.45 볼트임) 이하의 게이트 전압에서 대략 1200 옴의 실질적으로 일정한 옴-저항을 보여준다. 마찬가지로, 제 1 채널 서브-영역(303a)은 제 1 스레시홀드 전압 VT1(여기서 약 0.15 볼트가 되도록 선택됨) 이하의 게이트 전압에 대해 높은 저항 값을 보여주며, 그리고 제 1 스레시홀드 전압 VT1 이상의 게이트 전압에 대해 약 800 옴까지 급격히 변한다. 낮은 임피던스 상태에서 실제로 채널 전도성은 게이트 전압에 따라 변하며, 그러나 여기서 이 변화는 각각의 스레시홀드 전압 VT1 및 VT2에서의 급격한 변화에 비하여 무시할 수 있고 따라서 도 3d에서 도시되지 않았다.

도 3e는 채널 영역(303)을 통과하는 전류 흐름을 나타내는 그래프를 도식적으로 보여주는데, 이것은 또한 변하는 게이트 전압과 함께 채널 영역(303)의 전도성을 나타내는 것으로 고려될 수 있다. 음의 게이트 전압에 대해, 저항기 R1은 높은 임피던스 상태에 있고, 반면에 저항기 R2는 낮은 저항 상태에 있으며, 여기서 전도성에서의 약간의 감소가 게이트 전압으로부터의 드레인 전류의 전형적인 의존성으로 인해 관측될 수 있고 즉, 자유 전하 캐리어들의 수는 게이트 퍼텐셜에 의해 결정되고 따라서 채널 전도성의 전형적인 변화로 이끌며 따라서 채널 저항의 전형적인 변화로 이끄는데, 이것은 도 3d에 도시된 모델에서 고려되지 않았으며, 이것은 온-상태에서의 저항의 변화가 높은 임피던스 상태와 높은 전도 상태 사이의 차이에 비하여 훨씬 더 작기 때문이다. 대략 0의 게이트 전압에서, 전체 전도성은 앞서 설명된 바와 같이 최소를 가지며, 그리고 스레시홀드 VT1에 도달할 때까지 양의 게이트 전압에 대해 약간 증가하는데, 이것은 전도성에서의 급격한 변화를 일으킨다. 따라서, 양쪽 저항 R1과 R2는 낮은 저항 상태에 있게 되고 드레인 전류 그리고 전도성은, 주로 제 1 채널 저항의 변화로 인해 증가하는 게이트 전압과 함께 증가한다. 제 2 스레시홀드 전압 VT2에서, 제 2 채널은 감소되고 따라서 전체 드레인 전류 그리고 채널 영역(303)의 전체 전도성은 급격히 감소되고 그리고 제 1 채널 영역(303a)의 전도성에서의 계속적인 증가로 인해 증가하는 게이트 전압과 함께 더 낮은 레벨로부터 증가하기 시작한다. 결과적으로, 트랜지스터 소자(300)는 도 2b를 참조하여 설명된 바와 같이, 채널 전도성의 동작을 보여주며, 그럼으로써 예를 들어 채널 영역(303)을 참조하여 설명된 바와 같이, 채널 영역을 수정하여 종래의 트랜지스터 기술에 기반하여, 도 2a의 비트 셀(210)과 같은 반도체 디바이스를 형성할 수 있게 한다.

도 4a는 한 비트의 정보를 저장하기 위해 수정된 채널 영역을 갖는 트랜지스터 소자를 포함하는 SRAM 셀(450)의 회로도를 도식적으로 보여준다. 셀(450)은 예를 들어 도 3a와 도 3b에서 도시된 바와 같이 제 1 채널 영역과 제 2 채널 영역을 포함할 수 있는 수정된 채널 영역(403)을 갖는 트랜지스터 소자(400)를 포함한다. 더욱이, 트랜지스터 소자(400)는 게이트 전극(405)과 드레인 단자(404d)와 소스 단자(404s)를 포함한다. 도 4a는 또한 상기 설명된 특징을 제공하고 그리고 특정 실시예에서는 더블 채널 구성을 제공할 수 있는 수정된 채널 구성을 갖는 전계 효과 트랜지스터에 대한 회로 심벌을 나타낸다. 더욱이 게이트 전극(405)과 소스 단자(404s)는 전기적으로 연결되어 있고 양쪽 모두 선택 트랜지스터(414)에 연결되어 있으며, 이 선택 트랜지스터의 게이트(414g)는 선택 라인(416)에 연결되어 있고, 반면에 소스/드레인 단자(414s)는 비트 라인(412)에 연결되어 있다. 하나의 특정 실시예에서, SRAM 셀(450)은 전용 트랜지스터 소자로서 단지 트랜지스터(414 및 400)를 포함하고 그리고 다른 어떠한 능동 컴포넌트들을 필요로 하지 않는다. 다른 실시예에서, 다른 트랜지스터 소자가 이후에 계속 설명되는 셀(450)의 기능성 및/또는 신뢰성을 증가시키기 위해 제공될 수 있다. 그러나 트랜지스터 소자의 전체 수는 도 1d에서 도시된 종래의 설계에서의 6개의 트랜지스터보다 여전히 더 적을 수 있다는 것에 유의해야 한다. 트랜지스터 소자(400 및 414)는 도 3a와 3b를 참조하여 앞서 설명된 바와 같이 프로세스 흐름에 따라 쉽게 형성될 수 있음을 알아야 하며, 여기서 수정된 채널 영역(403)을 형성하기 위한 어떠한 추가적인 프로세스 단계도 예를 들어 이온 주입에 의해 형성될 수 있으며, 반면에 트랜지스터(414)는 마스킹(masking) 되어 높은 호환도(degree of compatibility)가 셀(450)을 형성하기 위한 전체 프로세스 흐름에 대해서 여전히 유지된다는 것을 알아야 한다.

셀(450)의 동작은 도 2a와 도 2b를 참조하여 앞서 설명된 것과 실질적으로 동일하다. 즉, 로직 1 상태를 셀(450), 즉, 트랜지스터 소자(400) 안으로 기록하는 경우, 비트 라인(412)은 프리-차징될 수 있고 그리고 선택 트랜지스터(414)는 선택 라인(416)을 활성화 시킴으로써 턴온될 수 있다. 이것에 의해, 게이트(405)는 비트 라인(412)의 퍼텐셜에 설정되며, 이 비트 라인의 퍼텐셜은 특정 스레시홀드 전압보다 더 높은 VDD라고 가정하고, 이 전압에서 채널 영역(403)의 전도성은 국부적 최대를 가진다. 편의를 위해, 특정 스레시홀드 전압은 도 3e와 3d에서 도시된 바와 같이 VT2로 언급될 수 있다. 게이트 전극(405)에서 VDD를 인가한 결과로서, 채널 전도성은 낮은 임피던스 상태에 있지만, 스레시홀드 값 VT2의 오른쪽에 위치된다(도 3e). 선택 라인(416)을 비활성화시킴으로써 트랜지스터 소자(400)를 프리-차징된 비트 라인(412)으로부터 분리시킨 후에, 높은 전도 상태가 유지되는데, 이것은 지금 트랜지스터 소자(400)가 셀프-바이어싱된 무변의 상태에 있기 때문이며, 이것은 게이트 전압이 떨어지려는 경우마다 전도성의 증가를 가져온다. 결과적으로, 소스 단자(404s)는 스레시홀드 전압 VT2에서의 전압 또는 그 이상의 전압에서 유지되며, 그럼으로써 로직 하이 상태를 나타낸다. 이 상태는 도 2a를 참조하여 설명된 방식과 동일한 방식으로 판독될 수 있다. 마찬가지로, 높은 임피던스 상태는 대응하여 비트 라인(412)을 프리-차징함으로써 그리고 선택 라인(416)을 활성화시킴으로써 셀(450) 안으로 써질 수 있다. 이 경우에, 채널 영역(403)의 전도성은 로우(low)이고 그리고 새로운 상태가 셀(450) 안으로 써지지 않는다면 로우를 유지한다.

도 4b는 2개의 트랜지스터 소자보다 더 많은 수 하지만 6개의 트랜지스터 소자보다 더 적은 수를 포함하는 SRAM 셀(450)을 설명하는 회로도를 도식적으로 보여준다. 이 실시예에서, 제 1 더블 채널 트랜지스터 소자(400a)와 제 2 더블 채널 트랜지스터 소자(400b)가 제공되며, 이것은 다른 스레시홀드 전압 VT2a 및 VT2b에의해 서로 다를 수 있다. 대응하는 구성이 두 개의 다른 공급 전압 VDD로 셀(450)을 동작시킴에 있어 이로울 수 있으며, 여기서 제 1 동작 모드는 감소된 공급 전압 및 가능하게는 감소된 동작 속도를 가지는 로우 전류 모드로 고려될 수 있으며, 반면에 하이 전류 모드는 증가된 공급 전압으로 동작할 수 있게 하고, 그럼으로써 가능하게는 셀(450) 내에 정보를 저장하기 위한 전체 동작 속도 및/또는 신호 대 잡음 비(signal-to-noise ratio)를 개선한다. 트랜지스터 소자(400a)는 트랜지스터 소자(400b)의 스레시홀드 전압 VT2b와 비교하여 더 적은 스레시홀드 전압 VT2a를 가질 수 있다고 가정한다. 다른 스레시홀드 전압 VT2의 발생은, 예를 들어 제 1 주입 시퀀스가 디바이스(400a)의 채널 영역을 형성하기 위해 수행되고 반면에 디바이스(400b)는 마스킹되고, 제 2 주입 시퀀스를 수행하여 디바이스(400a)는 마스킹되고 그리고 디바이스(400b)는 노출된다는 점에서 셀(450)의 제조 동안 쉽게 달성될 수 있다. 다른 스레시홀드 전압의 발생에 대해 다른 접근법이 또한 도 6을 참조하여 설명될 것이다.

셀(450)의 동작 동안, 기록 및 판독 싸이클은 앞서 설명된 바와 같이 수행될 수 있으며, 여기서 더 높은 VDD에서 동작되는 경우, 트랜지스터 소자(400b)는 셀프-바이어싱 모드에서 동작되고 따라서 높은 전도 상태에서 유지되는 경우 높은 스레시홀드 전압 VT2b에서 트랜지스터 소자(400a)의 게이트 전압 및 트랜지스터 소자(400b)의 게이트 전압을 유지한다. 마찬가지로, 트랜지스터(400b)와 트랜지스터(400a)의 스레시홀드 VT2b와 VT2a 사이에서 변할 수 있는 낮은 VDD로 동작되는 경우, 디바이스(400a)는 높은 전도 상태에서 유지되고 그리고 따라서 더 낮은 스레시홀드 전압 VT2a에서 디바이스(400a 및 400b)의 게이트 전압을 유지한다.

다른 스레시홀드 전압 VT2를 갖는 두 개의 디바이스보다 더 많은 디바이스가 셀(450) 내에 제공될 수 있고, 그럼으로써 증가된 기능성에 가능성을 제공할 수 있다는 것을 알아야 한다. 예를 들어, 디바이스(450)는 3개의 다른 상태(하나의 상태는 높은 임피던스 상태를 나타내고, 하나의 상태는 더 낮은 스레시홀드 전압 VT2a에서의 게이트 전압을 갖는 높은 전도 상태를 나타내며, 그리고 하나의 상태는 디바이스(400b)의 더 높은 스레시홀드 전압 VT2b에서 높은 전도 상태를 나타낸다)를 저장하는데 사용될 수 있다. 셀(450) 안으로 대응하는 상태를 기록하는 경우, 비트 라인은 각각의 전압으로 프리-차징 되어야 한다. 마찬가지로, 다른 스레시홀드 전압 VT2를 갖는 두 개의 트랜지스터 소자보다 더 많은 트랜지스터 소자가 제공되는 경우, 대응하는 수의 다른 상태가 셀(450) 안에 저장될 수 있으며, 여기서 단일 선 택 라인(416)과 단일 비트 라인(412)은 셀(450)(이 안에 복수의 다른 상태를 저장함)을 어드레싱(addressing) 하기에 충분하다. 다른 응용에서, 휴면 모드(sleep mode)(이 모드 동안 공급 전압은 저장 커패시터 등에 의해 전달될 수 있음)로 인해 정상 동작 전압 이하로 공급 전압 VDD가 감소하는 경우 데이터 무결성(data integrity)을 확실히 하기 위해, 더 낮은 스레시홀드 VT2a는 대기(stand-by) 스레시홀드로서 고려될 수 있다.

도 5는 SOI 디바이스로서 구성된 N-타입 트랜지스터의 형태에서 더블 채널 트랜지스터 소자(500)의 단면도를 도식적으로 보여준다. 따라서, 트랜지스터 소자(500)는 절연 층(520) 위에 위치되는 반도체 층(502) 내에 형성되는 드레인 및 소스 영역들(504)을 포함한다. 절연 층(520)은 어떤 적당한 기판(501) 상에 형성되는 얇은 유전 층을 나타낼 수 있으며, 이것은 일반적으로 실리콘 기판과 같은 벌크 반도체 기판이다. 더욱이, 디바이스(500)는 제 1 채널 영역(503a)과 제 2 채널 영역(503b)을 포함하며, 이것은 앞서 설명된 바와 같이 요구된 채널 특성을 제공하도록 역으로 도핑된다. 게이트 전극(505)은 채널 영역(503a, 503b) 위에 형성되고, 그리고 게이트 절연 층(506)에 의해 그것으로부터 분리된다.

트랜지스터 소자(500)는 종래의 프로세스 기술에 따라 제조될 수 있으며, 여기서 채널 영역(503a, 503b)은 도 3a 및 3b를 참조하여 앞서 설명된 바와 같이 이온 주입 및/또는 에피텍셜 성장 기술에 의해 형성될 수 있다. SOI 디바이스(500)는 유리하게는 복합 마이크로프로세서 안에 통합될 수 있으며, 이것은 점점 더 SOI 디바이스로서 제조되고 있다.

도 6은 기판(601)(이 기판 상에는 또는 이 기판 안에는 결정성 반도체 영역(602)이 형성됨)을 포함하는 더블 채널 트랜지스터 소자(600)를 도식적으로 보여준다. 제 1 전도성 타입을 가지는 드레인 및 소스 영역들(604)은 영역(602) 안에 형성되어 반도체 영역(602)의 나머지와 PN-접합을 형성하는데, 이것은 제 2 전도성 타입을 보여주도록 도핑된다. 드레인 및 소스 영역들(604) 사이에서, 제 1 채널 영역(603a)과 제 2 채널 영역(603b)이 형성되어 제 1 채널 영역(603a)은 게이트 전극(605)에 더 가깝게 위치되고, 게이트 전극은 게이트 절연 층(606)에 의해 채널 영역(603a)으로부터 분리된다. 제 1 채널 영역(603a)은 제 2 전도성 타입을 보여주기 위해 도핑될 수 있고, 반면에 제 2 채널 영역(603b)은 제 1 전도성 타입을 보여줄 수 있다. 예시된 예에서는, N-타입 더블 채널 트랜지스터가 고려된다. 어떠한 스레시홀드 전압 VT1 및 VT2를 고려하면(도 3d 및 도 3e), 동일한 기준이 앞서 설명된 바와 같이 적용된다. 더욱이, 제 1 및 제 2 채널 영역(603a, 603b)은 물질 성분 및 내부 스트레인 중 적어도 하나에 있어서 서로 다르다. 즉, 각각의 채널 영역의 특성은 도펀트 농도에 의해 결정될 수 있을 뿐만 아니라 물질 성분, 내부 스트레인 등과 같은 다른 파라미터에 의해 결정될 수 있다. 예를 들어, 제 2 채널 영역(603b)은 실리콘/게르마늄 성분으로 구성될 수 있으며, 이것은 제 1 채널 영역(603a)에 대한 실리콘 층의 후속 성장을 갖는 에피텍셜 성장에 의해 형성될 수 있으며, 여기서 프로세스 요건에 따라, 층(603b)은 완화될 수 있어 특정 내부 스트레인을 가지지 않거나 또는 특정 스트레스를 층(603a)에 줄 수 있다. 마찬가지로, 채널 영역(603a)은 변형(strain)된 실리콘/게르마늄 층으로서 제공될 수 있다. 또한 실리콘/탄소와 같은 다른 물질이 채널 영역(603a 및 603b) 중 하나 또는 양쪽 모두 내에 적당한 성분으로 사용될 수 있다. 따라서, 채널 영역(603a 및 603b)에 대한 여러 가지의 스레시홀드 VT1 및 VT2는 특정 물질 성분 및/또는 특정 내부 스트레인을 대응하여 선택함으로써 효율적으로 조절될 수 있다. 스트레인 공학은 진보된 MOS 디바이스에서 더욱더 중요해지고 있기 때문에, 대응하는 프로세스 방식은 또한 더블 채널 트랜지스터 특성을 설계함에 있어 유리하게 사용될 수 있다. 예를 들어, 다른 스레시홀드 전압은 국부적으로 스트레인을 수정함으로써 동일한 트랜지스터 구성에 대해 다른 다이(die) 영역에서 생성될 수 있다.

다른 실시예에서, 채널 영역(603a 및/또는 603b)에서의 특정 내부 스트레인은 외부 스트레스를 적용함으로써 예를 들어 트랜지스터 소자(600)를 둘러싸는 특정적으로 스트레스를 포함하는 캡핑(capping) 층에 의해 생성될 수 있다. 다른 실시예에서, 스트레스는 제 1 및 제 2 채널 영역(603a, 603b) 안에 또는 부근에 수소, 헬륨, 산소 등과 같은 특정 이온 종(species)을 대응하는 주입에 의해 추가적으로 또는 대안적으로 생성될 수 있으며, 그럼으로써 각각의 스레시홀드 전압을 특정적으로 조절한다. 이온 주입에 의해 생성된 스트레스에 의한 스레시홀드 전압의 조절은 복수의 다른 스레시홀드 전압이 다른 다이 위치 또는 다른 기판 위치에서 생성되어야 하는 경우에 유리한데, 이것은 각각의 주입이 디바이스 요건에 따라 다른 마스크 방식으로 쉽게 수행될 수 있기 때문이다.

결과적으로, 본 발명은, 주로 RAM 셀과 같은 스태틱 저장 셀과 결합하여 유리하게 사용될 있어 요구된 트랜지스터 소자의 수를 크게 감소시키는, 셀프-바이어 싱 반도체 디바이스를 제공한다. 이미 확립된 프로세스 기술이 예를 들어 더블 채널 트랜지스터의 형태에서 대응하는 셀프-바이어싱 트랜지스터 소자를 형성함에 있어 사용될 수 있기 때문에, 비트 밀도 및/또는 성능면에서 상당한 개선이 소정의 기술 노드에 대해 달성될 수 있다. 더욱이, SRAM 디바이스는 이제 효율이 높은 방식으로 다이나믹 RAM 디바이스에 비교될 수 있는 비트 밀도로 제조될 수 있기 때문에, CPU에 대해 외부 동작 메모리로 일반적으로 사용되는 다이나믹 디바이스는 쉽게 대체될 수 있고, 그럼으로써 비용 및 성능에 있어 많은 장점을 제공한다. 더욱이, 낮은 비용의 파워 공급과 결합하여 본 발명의 간이화된 SRAM 디자인은 광범위한 응용(이 응용은 현재에는 자기 저장 장치 또는 EEPROM을 사용할 수 있다)에서 SRAM 디바이스를 비용면에서 효율적으로 이용할 수 있게 한다.

앞서 개시된 특정 실시예들은 단지 예시적인 것이며, 본 발명은 발명의 상세한 설명에서의 가르침의 혜택을 가지고 본 발명의 기술분야에서 숙련된 자에게는 명백한 다르지만 등가인 방법에서 수정될 수 있고 실행될 수 있다. 예를 들어, 앞서 설명된 프로세스 단계들은 다른 순서로 수행될 수 있다. 더욱이, 발명의 상세한 설명에서 보여진 구조 또는 디자인의 세부적인 사항에 어떠한 한정을 하려는 것이 아니며, 그것은 아래의 특허청구범위에서 서술되는 것과 다른 것이다. 따라서, 앞서 개시된 특정 실시예들이 변경될 수 있거나 수정될 수 있고 그리고 그러한 모든 변형은 본 발명의 사상 및 범위 안에서 고려될 수 있다는 것은 명백하다. 따라서, 본 명세서에서 구하고자 하는 보호범위는 아래의 특허청구범위에서 설명되는 바와 같다.

Claims (10)

1. 반도체 디바이스(300)로서,

   제 1 결정성 반도체 물질(302) 내에 형성됨과 아울러 제 1 타입의 도펀트 물질로 도핑된 제 1 드레인 영역(304)과;

   상기 제 1 결정성 반도체 물질(302) 내에 형성됨과 아울러 상기 제 1 타입의 도펀트 물질로 도핑된 제 1 소스 영역(304)과;

   제 1 채널 서브영역(303b) 및 제 2 채널 서브영역(303a)을 포함하는 제 1 채널 영역과, 여기서 상기 제 1 채널 서브영역(303b)은 상기 제 1 드레인 영역(304) 및 상기 제 1 소스 영역(304)에 인접함과 아울러 상기 제 1 타입의 도펀트 물질로 도핑되고, 상기 제 2 채널 서브영역(303a)은 상기 제 1 드레인 영역(304) 및 상기 제 1 소스 영역(304)에 인접함과 아울러 상기 제 1 채널 서브영역(303b)에 인접하며 상기 제 1 타입의 도펀트 물질과는 다른 제 2 타입의 도펀트 물질로 도핑되고;

   상기 제 1 채널 서브영역 및 상기 제 2 채널 서브영역을 제어할 수 있도록 위치되는 제 1 게이트 전극(305)과; 그리고

   상기 제 1 게이트 전극(305) 및 상기 제 2 채널 서브영역(303a)과 접촉하고 있는 게이트 절연 층(306)을 포함하여 구성되며,

   여기서, 결합된 상기 제 1 채널 서브영역(303b)과 상기 제 2 채널 서브영역(303a)은 상기 반도체 디바이스의 제 1 스레시홀드 전압 및 상기 반도체 디바이스의 제 2 스레시홀드 전압을 정의하고, 상기 제 1 스레시홀드 전압은 상기 제 1 채널 영역의 전체 전도성이 전도 상태가 되도록 하며, 상기 제 2 스레시홀드 전압은 상기 제 1 채널 영역의 전체 전도성이 전도 상태에 있을 때 상기 제 1 채널 영역의 전체 전도성의 제1의 음의 전도성 변화가 갑자기 일어나도록 하는 것을 특징으로 하는 반도체 디바이스.
2. 제1항에 있어서,

   상기 제 1 드레인 영역(304)과 상기 제 1 소스 영역(304) 중 하나를 상기 제 1 게이트 전극(305)과 연결하는 전도성 영역을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
3. 제2항에 있어서,

   드레인 단자(414s), 소스 단자(404s) 그리고 게이트 단자(414g)를 갖는 선택 트랜지스터(414)를 더 포함하며, 여기서 상기 드레인 단자와 상기 소스 단자 중 하나는 상기 전도성 영역에 연결되는 것을 특징으로 하는 반도체 디바이스.
4. 제3항에 있어서,

   상기 드레인 단자와 상기 소스 단자 중 다른 하나는 판독/기록 라인(412)에 연결되고, 그리고 상기 게이트 단자(414g)는 선택 라인(416)에 연결되는 것을 특징으로 하는 반도체 디바이스.
5. 제1항에 있어서,

   제 2 결정성 반도체 물질(302) 내에 형성됨과 아울러 상기 제 1 타입의 도펀트 물질로 도핑된 제 2 드레인 영역(304)과;

   상기 제 2 결정성 반도체 물질(302) 내에 형성됨과 아울러 상기 제 1 타입의 도펀트 물질로 도핑된 제 2 소스 영역(304)과;

   제 3 채널 서브영역(303b) 및 제 4 채널 서브영역(303a)을 포함하는 제 2 채널 영역과, 여기서 상기 제 3 채널 서브영역(303b)은 상기 제 2 드레인 영역(304) 및 상기 제 2 소스 영역(304)에 인접함과 아울러 상기 제 1 타입의 도펀트 물질로 도핑되고, 상기 제 4 채널 서브영역(303a)은 상기 제 2 드레인 영역(304) 및 상기 제 2 소스 영역(304)에 인접함과 아울러 상기 제 3 채널 서브영역(303b)에 인접하며 상기 제 1 타입의 도펀트 물질과는 다른 상기 제 2 타입의 도펀트 물질로 도핑되고; 그리고

   상기 제 3 채널 서브영역 및 상기 제 4 채널 서브영역을 제어할 수 있도록 위치되는 제 2 게이트 전극(305)을 포함하여 구성되며,

   여기서, 결합된 상기 제 3 채널 서브영역(303b)과 상기 제 4 채널 서브영역(303a)은 상기 반도체 디바이스의 제 3 스레시홀드 전압 및 상기 반도체 디바이스의 제 4 스레시홀드 전압을 정의하고, 상기 제 3 스레시홀드 전압은 상기 제 2 채널 영역의 전체 전도성이 전도 상태가 되도록 하며, 상기 제 4 스레시홀드 전압은 상기 제 2 채널 영역의 전체 전도성이 전도 상태에 있을 때 상기 제 2 채널 영역의 전체 전도성의 제2의 음의 전도성 변화가 갑자기 일어나도록 하며, 상기 제 4 스레시홀드 전압은 상기 제 2 스레시홀드 전압과 다른 것을 특징으로 하는 반도체 디바이스.
6. 스태틱 RAM 셀(static RAM cell)(450)로서,

   선택 트랜지스터(414)와; 그리고

   상기 선택 트랜지스터(414)에 연결된 정보 저장 소자를 포함하여 구성되며, 여기서, 상기 정보 저장 소자는 4개보다 적은 수의 트랜지스터 소자들을 포함하고, 상기 정보 저장 소자는 제어가능한 반도체 디바이스(400)를 포함하며, 상기 제어가능한 반도체 디바이스(400)는 적어도 하나의 무변의 전도 상태를 가짐과 아울러 채널 영역(403) 및 게이트 전극(405)을 구비하고, 상기 채널 영역(403)은 제 1 채널 서브영역(303b) 및 제 2 채널 서브영역(303a)을 포함하고, 상기 게이트 전극(405)은 상기 채널 영역(403)의 전도성을 제어하도록 되어 있고, 상기 채널 영역(403)은 상기 게이트 전극(405)에 연결되어 상기 반도체 디바이스(400)가 상기 적어도 하나의 무변의 전도 상태에 있을 때 상기 게이트 전극(405)을 셀프바이어싱(selfbiasing)하도록 되어 있으며, 상기 반도체 디바이스(400)는,

   드레인 영역(404D)과; 그리고

   소스 영역(404S)을 더 포함하고;

   여기서, 상기 채널 영역(403)은 상기 드레인 영역(404D) 및 상기 소스 영역(404S)에 인접함과 아울러 상기 반도체 디바이스의 제 1 스레시홀드 전압 및 상기 반도체 디바이스의 제 2 스레시홀드 전압을 정의하도록 되어 있고, 상기 제 1 스레시홀드 전압은 상기 채널 영역의 전체 전도성이 전도 상태가 되도록 하며, 상기 제 2 스레시홀드 전압은 상기 채널 영역의 전체 전도성이 전도 상태에 있을 때 상기 채널 영역의 전체 전도성의 제1의 음의 전도성 변화가 갑자기 일어나도록 하며, 상기 제 2 스레시홀드 전압은 상기 반도체 디바이스가 상기 셀프바이어싱된 적어도 하나의 무변의 전도 상태에 놓이도록 하고,

   상기 제 1 채널 서브영역(303b)은 제 1 타입의 도펀트 물질로 도핑되고, 상기 제 2 채널 서브영역(303a)은 상기 제 1 타입의 도펀트 물질과는 다른 제 2 타입의 도펀트 물질로 도핑되는 것을 특징으로 하는 스태틱 RAM 셀.
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