[go: up one dir, main page]

DE3789894T2 - MOS-Feldeffekttransistor und dessen Herstellungsmethode. - Google Patents

MOS-Feldeffekttransistor und dessen Herstellungsmethode.

Info

Publication number
DE3789894T2
DE3789894T2 DE3789894T DE3789894T DE3789894T2 DE 3789894 T2 DE3789894 T2 DE 3789894T2 DE 3789894 T DE3789894 T DE 3789894T DE 3789894 T DE3789894 T DE 3789894T DE 3789894 T2 DE3789894 T2 DE 3789894T2
Authority
DE
Germany
Prior art keywords
epitaxially grown
layer
substrate
grown layer
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3789894T
Other languages
English (en)
Other versions
DE3789894D1 (de
Inventor
Kenji Aoki
Ryoji Takada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP32187A external-priority patent/JPS63169065A/ja
Priority claimed from JP755387A external-priority patent/JPS63177470A/ja
Priority claimed from JP62011861A external-priority patent/JP2610423B2/ja
Priority claimed from JP3661887A external-priority patent/JPS63204651A/ja
Priority claimed from JP9796087A external-priority patent/JPS63262874A/ja
Priority claimed from JP62119543A external-priority patent/JP2720153B2/ja
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of DE3789894D1 publication Critical patent/DE3789894D1/de
Application granted granted Critical
Publication of DE3789894T2 publication Critical patent/DE3789894T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/292—Non-planar channels of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations 

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

  • Die Erfindung bezieht sich auf MOS-Feldeffekttransistoren (nachfolgend als MOSFETs bezeichnet) und auf Verfahren zum Herstellen derselben. MOSFETs, welche mit geringer Leistungsaufnahme und mit einer hohen Geschwindigkeit arbeiten, werden als Speichervorrichtungen und als Schaltvorrichtungen in Computern verwendet. Ein typisches Beispiels eines derartigen MOS-Feldeffekttransistors kann in dem US-Patent Nr. 4,242,691 von Mitsubishi gefunden werden.
  • Die Miniaturisierung eines MOSFETs führt zu schwierigen Problemen, insbesondere z. B. zu Problemen, die mit einem Kurzkanaleffekt verbunden sind. Dieser Effekt ist durch eine verringerte Schwellenspannung gekennzeichnet. Bei einer vorgegebenen Kanaldotierkonzentration wirkt, wenn die Kanallänge verringert ist, eine sich in Richtung eines Gate-Bereichs (Steuerelektrode) erstreckende Verarmungsschicht als eine zusätzliche Verarmungsschicht zu der Verarmungsschicht an einer Drain-Elektrode (Senken-Elektrode) und verringert die Verarmungsschicht am Gate-Bereich wesentlich. Dies senkt möglicherweise die Schwellenspannung. Zusätzlich zu diesem Effekt besteht ein Problem bei einer CMOS-Struktur, nämlich ein Latch-Up (Übersprechen) was ein störender bipolarer Vorgang ist. Ein Versuch, ein Latch-Up zu vermeiden, ist, die Fremdstoffkonzentration des Substrats zu erhöhen, und dadurch den Widerstand des Substrats zu verringern. Wenn jedoch die Fremdstoffkonzentration auf ein derartiges Maß erhöht wird, daß ein Latch-Up vermieden wird, nimmt die Schwellenspannung auf einen unerwünschten Pegel zu. Ferner nimmt, wenn die Fremdstoffkonzentration im Kanalbereich, in dem sich Ladungsträger bewegen, hoch ist, der Effekt der Streuung durch Fremdstoffatome zu, was im allgemeinen zu einer verringerten Ladungsträgerbeweglichkeit führt.
  • Daher ist es ein Ziel der vorliegenden Erfindung eine höhere Fremdstoffkonzentration in dem Substrat zu ermöglichen, um die Probleme des Kurzkanaleffekts und eines Latch-Ups zu vermeiden, jedoch die Schwellenspannung zu steuern.
  • Gemäß der vorliegenden Erfindung ist ein MOS-Feldeffekttransistor vorgesehen, umfassend ein Halbleitersubstrat mit einer Fremdstoffkonzentration von wenigstens 3 · 10¹&sup6;cm&supmin;³ und einen darin angeordneten, relativ kurzen Kanalbereich, gekennzeichnet durch, eine in dem Kanalbereich vorgesehene, epitaktisch gewachsene Schicht mit einer Fremdstoffkonzentration, die kleiner ist als diejenige des Substrats, und einer Dicke von 50 nm (500 Å) oder weniger.
  • In einer Ausführungsform umfaßt die epitaktisch gewachsene Schicht wenigstens zwei epitaktisch gewachsene Schichten mit verschiedenen Fremdstoffdotierkonzentrationen und Dicken.
  • Ferner ist gemäß der vorliegenden Erfindung ein Verfahren zur Herstellung eines derartigen MOS-Feldeffekttransistors vorgesehen, dadurch gekennzeichnet, daß es umfaßt: das Bilden eines Source-Bereichs (Quellen-Bereichs) und eines Drain-Bereichs (Senken-Bereichs) auf einem Substrat durch Verwendung einer Ionenimplantation, und danach das selektive Ablagern einer epitaktischen Schicht zwischen dem Source-Bereich und dem Drain-Bereich bei einer Substrattemperatur von 850ºC oder weniger, um einen Kanalbereich zu bilden.
  • Das Verfahren kann das Ausbilden des Substrats mit einem teilweise konkaven Bereich umfassen, so daß die epitaktische Schicht selektiv auf einem Abschnitt der Substratoberfläche abgelagert wird, der niederer ist als andere Bereiche der Substratoberfläche. Das Verfahren kann ferner das abschließende Bilden einer Schicht aus thermischem Oxid auf der Substratoberfläche umfassen, das Bilden eine Polysiliziumschicht darüber und danach das Ätzen der Polysiliziumschicht mit Ausnahme über dem Kanalbereich.
  • Ferner ist gemäß der vorliegenden Erfindung ein Verfahren zur Herstellung eines derartigen MOS-Feldeffekttransistors vorgesehen, umfassend: das Bilden einer ersten epitaktischen Schicht mit einer Fremdstoffdotierkonzentration, die kleiner ist als diejenige eines Substrats, auf dem Substrat durch Verwendung einer Molekularschichtepitaxie oder einer Molekularstrahlepitaxie, und das Bilden einer zweiten epitaktisch gewachsenen Schicht mit einem dem Substrat entgegengesetzten Leitungstyp und einer Fremdstoffdotierkonzentration, die höher ist als diejenige der ersten epitaktisch gewachsenen Schicht, auf der ersten epitaktisch gewachsenen Schicht.
  • Die Dicke der zweiten epitaktisch gewachsenen Schicht kann 50 nm (500 Å) oder weniger sein.
  • Vorzugsweise ist die Dicke der ersten epitaktisch gewachsenen Schicht größer oder gleich der Tiefe einer Verarmungsschicht an einem Kanalbereich.
  • Die Erfindung ist, lediglich anhand eines Beispiels, in den beiliegenden Zeichnungen dargestellt, in welchen:
  • Fig. 1A ein schematischer Querschnitt eines MOSFETs gemäß der vorliegenden Erfindung ist, in welchem ein Kanalbereich einen Typ einer epitaktisch gewachsenen Schicht umfaßt;
  • Fig. 1B ein schematischer Querschnitt eines MOSFET gemäß der vorliegenden Erfindung ist, in welchem zwei epitaktisch gewachsene Schichten verschiedener Dicke, Fremdstoffkonzentration und mit zueinander entgegengesetzten Leitungsarten an einem Kanalbereich gebildet sind;
  • Fig. 2 die Schwellen-Abhängigkeit von der Dicke der epitaktisch gewachsenen Schicht eines MOSFETs gemäß der vorliegenden Erfindung zeigt;
  • Fig. 3 die Schwellen-Abhängigkeit von der Kanallänge eines MOSFETs gemäß der vorliegenden Erfindung und eines herkömmlichen MOSFETs zeigt;
  • Fig. 4 die Abhängigkeit der Transkonduktanz Leitfähigkeit von der Schwellenspannung der in Fig. 3 gezeigten MOSFETs zeigt;
  • Fig. 5A bis 5J ein Verfahren gemäß der vorliegenden Erfindung zum Herstellen eines MOSFETs darstellen, in welchem ein Source-Bereich und ein Drain-Bereich durch Ionenimplantation gebildet werden, und danach ein Kanalbereich durch selektive Epitaxie gebildet wird;
  • Fig. 6 ein Verfahren gemäß der vorliegenden Erfindung zur Herstellung eines MOSFETs mit zwei verschiedenen epitaktisch gewachsenen Schichten darstellt; und
  • Fig. 7 ein vertikales Fremdstoffdotierprofil eines Kanalbereichs des in Fig. 6 gezeigten MOSFETs zeigt.
  • Die Fig. 1A und 1B zeigen zwei Ausführungsformen von MOS- FETs gemäß der vorliegenden Erfindung.
  • Die Fig. 1A zeigt einen MOSFET, in welchem eine epitaktisch gewachsene Schicht 2 auf einem Substrat 1 mit hoher Fremdstoffdotierkonzentration gebildet ist. Die epitaktisch gewachsene Schicht 2 weist eine Fremdstoffdotierkonzentration auf, die kleiner als diejenige des Substrats ist.
  • Der in der Fig. 1B gezeigte MOSFET weist zwei epitaktisch gewachsene Schichten 2A, 2B mit verschiedenen Fremdstoffdotierkonzentrationen und verschiedenen Dicken auf, welche auf dem Substrat 1 mit hoher Fremdstoffdotierkonzentration vorgesehen sind. Diese Struktur sieht eine Vorrichtung des Typs mit bedecktem Kanal vor. Die erste epitaktisch gewachsene Schicht 2A weist eine Fremdstoffdotierkonzentration auf, die kleiner ist als diejenige des Substrats 1. Der Fremdstoff der zweiten epitaktisch gewachsenen Schicht 2B weist einen Leitungstyp auf, welcher demjenigen des Substrats entgegengesetzt ist, und eine Fremdstoffdotierkonzentration, die höher ist als diejenige der ersten epitaktischen Schicht 2A.
  • Die Fig. 2 zeigt die Schwellen-Abhängigkeit von der Dicke der epitaktisch gewachsenen Schicht des in Fig. 1A gezeigten MOS- FETs. Bei der Fig. 2 ist die Fremdstoffdotierkonzentration des Substrats 1 1 · 10¹&sup7; cm&supmin;³, die der epitaktisch gewachsenen Schicht 2 ist 1 · 10&sup4; cm&supmin;³ und die Gate-Länge ist 1 um (1 Mikron). In Fig. 2 ist gezeigt, daß die Schwellenspannung sich mit der Dicke der in einem Kanalbereich gebildeten epitaktisch gewachsenen Schicht verändert. Man erkennt somit, daß bei diesen Werten von Fremdstoffkonzentrationen sich die Verarmungsschicht mit einer Dicke von ungefähr 50 nm (500 Å) ausbildet, daher die verringerte Schwellenspannung bei dieser Dicke.
  • Die Fig. 3 zeigt die Schwellen-Abhängigkeit von der Kanallänge eines MOSFETs gemäß der vorliegenden Erfindung und eines herkömmlichen MOSFETs, welcher mit einem Substrat hergestellt ist, das eine Fremdstoffdotierkonzentration von 3 · 10¹&sup6; cm&supmin;³ aufweist. Der in Fig. 3 dargestellte MOSFET gemäß der vorliegenden Erfindung weist an seinem Kanalbereich eine epitaktisch gewachsene Schicht auf, deren Dicke 30 nm (300 Å) ist und deren Fremdstoffdotierkonzentration 1 · 10¹&sup4; cm&supmin;³ ist. Diese epitaktisch gewachsene Schicht ist auf einem Substrat mit einer Fremdstoffdotierkonzentration von 1 · 10¹&sup8; cm&supmin;³ gebildet. Die epitaktisch gewachsene Schicht wird durch die Verwendung einer Molekularschichtepitaxie oder einer Molekularstrahlepitaxie gebildet. Die Kurve a zeigt die Beziehung zwischen der Schwellen-Abhängigkeit von der Kanallänge des MOSFETs gemäß der vorliegenden Erfindung, welcher in Fig. 1A dargestellt ist, und die Kurve b zeigt das gleiche für den herkömmlichen MOSFET. Aus Fig. 3 ist klar zu sehen, daß der MOSFET gemäß der vorliegenden Erfindung im Vergleich zu dem herkömmlichen MOSFET zum Verhindern des Kurzkanaleffekts hervorragend ist.
  • Die Fig. 4 zeigt die Abhängigkeit der Transkonduktanz von der Schwellenspannung eines MOSFETs gemäß der vorliegenden Erfindung, welcher in Fig. 1A gezeigt ist (Linie a), und eines herkömmlichen MOSFETs (Linie b). In Fig. 4 wird klar beobachtet, daß ein MOSFET gemäß der vorliegenden Erfindung eine Ladungsträgerbeweglichkeit aufweist, die bei einer vorgegebenen Schwellenspannung um 20% höher ist als diejenige eines herkömmlichen MOSFETs.
  • Die Fig. 5A bis 5G stellen ein Verfahren gemäß der vorliegenden Erfindung zum Herstellen eines MOSFETs dar, in welchem ein Source-Bereich und ein Drain-Bereich durch Ionenimplantation vor dem Bilden eines Kanalbereichs gebildet werden. Dieser MOSFET ist durch eine Struktur gekennzeichnet, in welcher der Kanalbereich teilweise nach unten in die Substratoberfläche gekrümmt ist. Die Fig. 5A zeigt einen Querschnitt eines herkömmlichen LOCOS (lokale Oxidation von Silizium). Eine Feldoxidschicht 20 von ungefähr 600 nm (6000 Å) Dicke und eine Siliziumnitridschicht 30 von ungefähr 300 nm (3000 Å) Dicke werden auf einem Substrat 10 gebildet. Die Siliziumnitridschicht wird an einem den Kanal bildenden Bereich teilweise weggeätzt, wie in Fig. 5B gezeigt. Eine thermische Oxidation wird durchgeführt, um an dem den Kanal bildenden Bereich eine Feldoxidschicht von ungefähr 900 nm (9000 Å) Dicke und eine Oxidschicht von ungefähr 300 nm (3000 Å) Dicke zu bilden, wie in Fig. 5C gezeigt. Die Fig. 5D zeigt einen Schritt, in welchem die Siliziumnitridschicht 30 entfernt worden ist. Nachdem ein resistentes Muster 40 (Fig. 5E) gebildet worden ist, wird Arsen (As) durch Ionenimplantation eingebracht und ein Ausheilen wird bei ungefähr 900ºC durchgeführt, um einen Source-Bereich 50 und einen Drain-Bereich 60 zu bilden. Durch eine chemische Gasphasenabscheidung (CVD) wird eine Oxidschicht 70 von ungefähr 300 nm (3000 Å) abgelagert, wie in Fig. 5F gezeigt. Durch Verwendung eines photoresistenten Materials werden alle Oxidschichten von dem den Kanal bildenden Bereich entfernt, wie in Fig. 5G gezeigt. Unter Verwendung der Oxidschicht 70 als Maske wird eine epitaktische Schicht 90 selektiv abgelagert, wie in Fig. 5H gezeigt. Die Temperatur des Substrats während dieses epitaktischen Wachsens ist ungefähr 800ºC und die epitaktisch gewachsene Schicht wird auf eine Dicke von ungefähr 150 nm (1500 Å) mit einer Fremdstoffdotierkonzentration von ungefähr 1 · 1013 cm&supmin;³ gewachsen. Wie in Fig. 5I gezeigt, wird eine Gate-Oxidschicht 100 mit ungefähr 20 nm (200 Å) Dicke durch Verwendung einer CVD-Technik bei einer Substrattemperatur von 700ºC gebildet, und danach wird eine mit Fremdstoff dotierte Polysiliziumschicht 110 darauf bei einer Substrattemperatur von 750ºC abgelagert. Die ganze Polysiliziumschicht 110, mit Ausnahme eines Bereichs in dem Gate-Bereich, wird entfernt, wie in Fig. 5J gezeigt. Der in der oben beschriebenen Art und Weise hergestellte MOSFET kann einen Kanalbereich aufweisen, welcher von Schäden durch die Ionenimplantation vollständig frei ist und der keine Fremdstoff- Selbst-Dotierung aus dem Substrat 1 aufweist.
  • Die Fig. 6A bis 6D zeigen ein Verfahren gemäß der vorliegenden Erfindung zur Herstellung eines MOSFETS mit zwei epitaktisch gewachsenen Schichten mit verschiedenen Dicken und Fremdstoffkonzentrationen, wobei der MOSFET die in Fig. 1B gezeigte Form aufweist. Die Fig. 6A zeigt einen Schritt, in welchem die beiden epitaktisch gewachsenen Schichten 2A, 2B auf dem Substrat 1 mit hoher Fremdstoffdotierkonzentration gebildet werden, während die Fremdstoffkonzentration der Schichten gesteuert wird. Dazu wird die Molekularschichtepitaxie verwendet, welche bei einer Substrattemperatur von 850ºC oder weniger durchgeführt wird. Die Fremdstoffdotierkonzentration des Substrats 1 ist 1 · 1018 cm&supmin;³. Die erste epitaktisch gewachsene Schicht 2A weist eine Fremdstoffdotierkonzentration von l · 1013 cm&supmin;³ auf und eine Dicke von 300 nm (3000 Å). Die zweite epitaktisch gewachsene Schicht 2B weist eine Fremdstoffdotierkonzentration von 1 · 1016 cm&supmin;³ und eine Dicke von 50 nm (500 Å) auf. Eine Gate-Oxidschicht 32 und eine Polysiliziumschicht 32 für ein Gate 42 werden unter Verwendung einer CVD-Technik abgelagert, wie in Fig. 6B gezeigt. In Fig. 6C wird das Gate durch Bilden eines Musters unter Verwendung eines photoresistenten Materials vorgesehen. Ein Source-Bereich 52 und ein Drain-Bereich 62 werden durch Ionenimplantation unter Verwendung des Gates als Maske gebildet, wie in Fig. 6D gezeigt.
  • Die Fig. 7 zeigt das vertikale Fremdstoffdotierprofil an dem Kanalbereich des MOSFETs der Fig. 6. Die Zahl 1 in Fig. 7 bezeichnet das Substrat mit hoher Fremdstoffdotierkonzentration, die Zahl 2 bezeichnet die erste epitaktisch gewachsene Schicht und die Zahl 3 bezeichnet die zweite epitaktisch gewachsene Schicht.
  • Ein MOSFET gemäß der vorliegenden Erfindung weist eine Struktur auf, in welcher die Verbindungskapazität zwischen dem Substrat und den Source- und Drain-Bereichen klein ist, und Kurzkanaleffekte verhindert werden. MOSFETs, welche gemäß der vorliegenden Erfindung hergestellt werden, sind zum Verhindern eines Latch-Ups und von Kurzkanaleffekten sehr effektiv. Ferner kann eine hohe Leistungsfähigkeit sowohl der statischen als auch der dynamischen Charakteristiken erhalten werden, was bei herkömmlichen Vorrichtungen nicht möglich ist. Die vorliegende Erfindung sieht somit MOSFETs vor, welche eine stark verbesserte Halbleitervorrichtungsleistungsfähigkeit aufweisen, und welche mit hoher Geschwindigkeit und mit geringer Leistungsaufnahme arbeiten. Dies wird durch Vorsehen einer epitaktisch gewachsenen Schicht oder mehrerer epitaktisch gewachsener Schichten auf einem Substrat mit hoher Fremdstoffdotierkonzentration erreicht, wobei die Dicke der epitaktisch gewachsenen Schicht (Schichten) mit einem Genauigkeitsmaß gesteuert wird, das im Bereich einer einzigen Atomschicht liegt.

Claims (10)

1. MOS-Feldeffekttransistor umfassend:
ein Halbleitersubstrat (l) mit einer Fremdstoffkonzentration von wenigstens 3 · 10&supmin;&sup6;cm&supmin;³, und
einen darin angeordneten, relativ kurzen Kanalbereich, gekennzeichnet durch,
eine in dem Kanalbereich vorgesehene, epitaktisch gewachsene Schicht (2, 2B) mit einer Fremdstoffkonzentration, die kleiner ist als diejenige des Substrats, und einer Dicke von 50 nm (500 Å) oder weniger.
2. MOS-Feldeffekttransistor nach Anspruch 1, in welchem die epitaktisch gewachsene Schicht (2B) auf wenigstens einer anderen Art einer epitaktisch gewachsenen Schicht (2A) besteht, welche eine andere Fremdstoffdotierkonzentration und eine andere Dicke aufweist.
3. MOS-Feldeffekttransistor nach Anspruch 2, in welchem eine obere und eine untere epitaktisch gewachsene Schicht vorgesehen sind und die obere epitaktisch gewachsene Schicht (2B) einen dem Leitungstyp des Substrats (1) entgegengesetzten Leitungstyp aufweist.
4. MOS-Feldeffekttransistor nach Anspruch 2 oder 3, in welchem eine obere und eine untere epitaktisch gewachsene Schicht vorgesehen sind und die obere epitaktisch gewachsene Schicht (2B) eine höhere Fremdstoffkonzentration als die untere epitaktisch gewachsene Schicht (2A) aufweist.
5. Verfahren zum Herstellen eines MOS-Feldeffekttransistors gemäß Anspruch 1, dadurch gekennzeichnet, daß es umfaßt:
- das Bilden eines Source-Bereichs (50) und eines Drain- Bereichs (60) auf einem Substrat (10) durch Verwendung einer Ionenimplantation, und danach
- das selektive Ablagern einer epitaktischen Schicht (90) zwischen dem Source-Bereich (50) und dem Drain-Bereich (60) bei einer Substrattemperatur von 850ºC oder weniger, um einen Kanalbereich zu bilden.
6. Verfahren nach Anspruch 5, gekennzeichnet durch das Ausbilden des Substrats (10) mit einem teilweise konkaven Bereich derart, daß die epitaktische Schicht (90) selektiv auf einem Abschnitt der Substratoberfläche abgelagert wird, der niederer ist als andere Bereiche der Substratoberfläche.
7. Verfahren nach Anspruch 5 oder 6, gekennzeichnet durch das abschließende Bilden einer Schicht (100) aus thermischem Oxid auf der Substratoberfläche, das Bilden einer Polysiliziumschicht (110) darüber und das darauffolgende Ätzen der Polysiliziumschicht (110) mit Ausnahme über dem Kanalbereich.
8. Verfahren zur Herstellung eines MOS-Feldeffekttransistors gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß es umfaßt:
- das Bilden einer ersten epitaktischen Schicht (2A) mit einer Fremdstoffdotierkonzentration, die kleiner ist als diejenige eines Substrats (1), auf dem Substrat (1) durch Verwendung einer Molekularschichtepitaxie oder einer Molekularstrahlepitaxie, und
- das Bilden einer zweiten epitaktisch gewachsenen Schicht (2B) mit einem dem Substrat entgegengesetzten Leitungstyp und einer Fremdstoffdotierkonzentration, die höher ist als diejenige der ersten epitaktisch gewachsenen Schicht, auf der ersten epitaktisch gewachsenen Schicht (2A).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Dicke der zweiten epitaktisch gewachsenen Schicht (2B) 50 nm (500 Å) oder weniger ist.
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Dicke der ersten epitaktisch gewachsenen Schicht (2A) größer oder gleich der Tiefe einer Verarmungsschicht an einem Kanalbereich ist.
DE3789894T 1987-01-05 1987-12-31 MOS-Feldeffekttransistor und dessen Herstellungsmethode. Expired - Fee Related DE3789894T2 (de)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP32187A JPS63169065A (ja) 1987-01-05 1987-01-05 絶縁ゲ−ト電界効果トランジスタ
JP755387A JPS63177470A (ja) 1987-01-16 1987-01-16 絶縁ゲ−ト電界効果トランジスタの製造方法
JP62011861A JP2610423B2 (ja) 1987-01-21 1987-01-21 絶縁ゲート電界効果トランジスタおよび絶縁ゲート電界効果トランジスタの製造方法
JP3661887A JPS63204651A (ja) 1987-02-19 1987-02-19 絶縁ゲ−ト電界効果トランジスタ
JP9796087A JPS63262874A (ja) 1987-04-21 1987-04-21 絶縁ゲ−ト電界効果トランジスタの製造方法
JP62119543A JP2720153B2 (ja) 1987-05-15 1987-05-15 絶縁ゲート電界効果トランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
DE3789894D1 DE3789894D1 (de) 1994-06-30
DE3789894T2 true DE3789894T2 (de) 1994-09-08

Family

ID=27547519

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3789894T Expired - Fee Related DE3789894T2 (de) 1987-01-05 1987-12-31 MOS-Feldeffekttransistor und dessen Herstellungsmethode.

Country Status (3)

Country Link
US (1) US6229188B1 (de)
EP (1) EP0274278B1 (de)
DE (1) DE3789894T2 (de)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4923824A (en) * 1988-04-27 1990-05-08 Vtc Incorporated Simplified method of fabricating lightly doped drain insulated gate field effect transistors
US4990974A (en) * 1989-03-02 1991-02-05 Thunderbird Technologies, Inc. Fermi threshold field effect transistor
ATE139061T1 (de) * 1989-03-02 1996-06-15 Thunderbird Tech Inc Feldeffekttransistor mit fermi-schwellenspannung
US5525822A (en) * 1991-01-28 1996-06-11 Thunderbird Technologies, Inc. Fermi threshold field effect transistor including doping gradient regions
US5440160A (en) * 1992-01-28 1995-08-08 Thunderbird Technologies, Inc. High saturation current, low leakage current fermi threshold field effect transistor
US5369295A (en) * 1992-01-28 1994-11-29 Thunderbird Technologies, Inc. Fermi threshold field effect transistor with reduced gate and diffusion capacitance
US5543654A (en) * 1992-01-28 1996-08-06 Thunderbird Technologies, Inc. Contoured-tub fermi-threshold field effect transistor and method of forming same
US5814869A (en) * 1992-01-28 1998-09-29 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors
US5786620A (en) * 1992-01-28 1998-07-28 Thunderbird Technologies, Inc. Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same
US5367186A (en) * 1992-01-28 1994-11-22 Thunderbird Technologies, Inc. Bounded tub fermi threshold field effect transistor
JP3435173B2 (ja) * 1992-07-10 2003-08-11 株式会社日立製作所 半導体装置
JPH08213478A (ja) * 1994-12-07 1996-08-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6143593A (en) * 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
US6423615B1 (en) * 1999-09-22 2002-07-23 Intel Corporation Silicon wafers for CMOS and other integrated circuits
US6541829B2 (en) * 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP4511007B2 (ja) * 2000-09-29 2010-07-28 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP3898715B2 (ja) * 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) * 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US9431068B2 (en) 2012-10-31 2016-08-30 Mie Fujitsu Semiconductor Limited Dynamic random access memory (DRAM) with low variation transistor peripheral circuits
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4242691A (en) * 1978-09-18 1980-12-30 Mitsubishi Denki Kabushiki Kaisha MOS Semiconductor device
JPS5694670A (en) * 1979-12-27 1981-07-31 Fujitsu Ltd Complementary type mis semiconductor device
FR2493604A1 (fr) * 1980-10-31 1982-05-07 Thomson Csf Transistors a effet de champ a grille ultra courte
DE3686906T2 (de) * 1985-05-22 1993-03-04 Hitachi Ltd Feldeffekttransistor.

Also Published As

Publication number Publication date
EP0274278A1 (de) 1988-07-13
DE3789894D1 (de) 1994-06-30
US6229188B1 (en) 2001-05-08
EP0274278B1 (de) 1994-05-25

Similar Documents

Publication Publication Date Title
DE3789894T2 (de) MOS-Feldeffekttransistor und dessen Herstellungsmethode.
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE2623009C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3856545T2 (de) Halbleiterbauelement mit isoliertem Gatter
DE3785521T2 (de) Senkrechter mis-anreicherungs-feldeffekt-transistor aus verbindungen der gruppe 111-v.
DE69015666T2 (de) MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich.
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
DE68922653T2 (de) Herstellungsverfahren von Metall-Halbleiter Feldeffekttransistoren.
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE69324630T2 (de) Dotierungsverfahren, Halbleiterbauelement und Verfahren zu seiner Herstellung
DE3030385C2 (de) Verfahren zur Herstellung einer MOS-Halbleitervorrichtung
DE69020160T2 (de) Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
CH655202A5 (de) Verfahren zur herstellung einer halbleiteranordnung.
DE69016840T2 (de) Verfahren zur Herstellung eines lateralen Bipolartransistors.
DE3884896T2 (de) Verbindungshalbleiter-MESFET.
DE68928286T2 (de) Verfahren zur Bildung einer Schicht aus P-Typ-Germanium auf einem Körper aus Gallium-Arsenid
DE3784761T2 (de) Verfahren zur herstellung eines mesfets.
DE68922231T2 (de) Bipolartransistor und Verfahren für seine Herstellung.
DE69425030T2 (de) Halbleiter Bauelement mit tiefen Störstellenniveau für Anwendung bei hoher Temperatur
DE69121442T2 (de) Halbleiteranordnungen mit einer Silizium/Silizium-Germanium-Heterostruktur und Verfahren zu deren Herstellung
DE69113673T2 (de) Halbleiterbauelement mit MOS-Transistoren und Verfahren zu dessen Herstellung.
DE3688318T2 (de) Feldeffekttransistor.
DE69509698T2 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate und kurzem Kanal, und entsprechender Transistor
DE69617100T2 (de) MOSFET-Kanalzone und Herstellungsverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee