JPS63169065A - 絶縁ゲ−ト電界効果トランジスタ - Google Patents
絶縁ゲ−ト電界効果トランジスタInfo
- Publication number
- JPS63169065A JPS63169065A JP32187A JP32187A JPS63169065A JP S63169065 A JPS63169065 A JP S63169065A JP 32187 A JP32187 A JP 32187A JP 32187 A JP32187 A JP 32187A JP S63169065 A JPS63169065 A JP S63169065A
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- JP
- Japan
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- epitaxial growth
- layer
- substrate
- channel region
- impurity concentration
- Prior art date
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- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 3
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 7
- 239000010409 thin film Substances 0.000 abstract description 3
- 230000001629 suppression Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000000969 carrier Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000002052 molecular layer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速かつ低消費電力で動作する絶縁ゲート電
界効果トランジスタ（以下、ＭＯＳＦＥＴと略す）に関
する。
界効果トランジスタ（以下、ＭＯＳＦＥＴと略す）に関
する。
〔発明のＩ１１要〕
本発明は、高濃度基板上に単原子層オーダーの精度で膜
厚が制御された低濃度エピタキシャル成長層を設けた構
造により、高速動作させることを特徴とするＭＯＳＦＥ
Ｔゆ 〔従来の技術〕 ＭＯＳ Ｆ ＥＴの微細化に伴う重要な問題として、短
チヤネル効果がある。これはゲート側に伸びた空乏層が
ドレイン側空乏層として寄与するためにゲートが担うべ
き空乏層が減少し、その結果として、しきい電圧低下を
招くものである。
厚が制御された低濃度エピタキシャル成長層を設けた構
造により、高速動作させることを特徴とするＭＯＳＦＥ
Ｔゆ 〔従来の技術〕 ＭＯＳ Ｆ ＥＴの微細化に伴う重要な問題として、短
チヤネル効果がある。これはゲート側に伸びた空乏層が
ドレイン側空乏層として寄与するためにゲートが担うべ
き空乏層が減少し、その結果として、しきい電圧低下を
招くものである。
前記短チャネル効果を防止するために、従来から半導体
基板として不純物濃度の高い基板が用いられている。し
かし、基板の不純物濃度が高くなるに伴ってしきい電圧
が高くなり過ぎるという問題があった。またキャリアの
走行するチャネル領域の不純物濃度が高いと不純物原子
によるキャリア散乱の効果が増すことにより、−Ｉｎに
キャリアの実効移動度低下が起こる。
基板として不純物濃度の高い基板が用いられている。し
かし、基板の不純物濃度が高くなるに伴ってしきい電圧
が高くなり過ぎるという問題があった。またキャリアの
走行するチャネル領域の不純物濃度が高いと不純物原子
によるキャリア散乱の効果が増すことにより、−Ｉｎに
キャリアの実効移動度低下が起こる。
Ｃ問題点を解決するための手段〕
本発明は、上記従来の方法のもつ欠点を解決するために
開発されたものであり、高濃度基板を用いて短チヤネル
効果を防止し、チャネル領域に低濃度エピタキシャル成
長薄膜層を設は高速性を実現するものである。
開発されたものであり、高濃度基板を用いて短チヤネル
効果を防止し、チャネル領域に低濃度エピタキシャル成
長薄膜層を設は高速性を実現するものである。
以下、実施例に基づいて本発明の詳細な説明する。第１
図には本発明の実施例であるＭＯＳＦＥＴの構造断面図
を示す。従来のＭＯＳ Ｆ ＥＴと比較して、チャネル
領域２に基板ｌよりも不純物濃度が低いエピタキシャル
成長薄膜層を有している点が異なる。第２図は、本発明
の実施例であるＭＯＳＦＥＴにおいて、しきい電圧のエ
ピタキシャル成長膜厚依存特性図である。但し、第２図
において、基板の不純物濃度はｌ Ｘｌ０１？ｃｍ−３
，エピタキシャル成長層の不純物濃度は’ ×１０”Ｃ
１１−’、ゲート長は１μｍである。第２図によれば、
チャネル領域に伸びた空乏層の幅は、約５００人で考え
られる。第３図は、チャネル領域に膜厚が３００人。
図には本発明の実施例であるＭＯＳＦＥＴの構造断面図
を示す。従来のＭＯＳ Ｆ ＥＴと比較して、チャネル
領域２に基板ｌよりも不純物濃度が低いエピタキシャル
成長薄膜層を有している点が異なる。第２図は、本発明
の実施例であるＭＯＳＦＥＴにおいて、しきい電圧のエ
ピタキシャル成長膜厚依存特性図である。但し、第２図
において、基板の不純物濃度はｌ Ｘｌ０１？ｃｍ−３
，エピタキシャル成長層の不純物濃度は’ ×１０”Ｃ
１１−’、ゲート長は１μｍである。第２図によれば、
チャネル領域に伸びた空乏層の幅は、約５００人で考え
られる。第３図は、チャネル領域に膜厚が３００人。
不純物濃度ｌＸｌ０”ｃｌｌｌ−’のエピタキシャル層
を、不純物濃度Ｉ ＸＩＯ”ｃ＋ｓ−’の基板上に分子
層エピタキシャル成長法あるいは分子線エピタキシャル
成長法を用いて製作したＭＯＳ Ｆ ＥＴと、不純物濃
度３ ＸＩＯ”ｃｍ−’の基板を用いて作った従来のＭ
ＯＳＦＥＴの、しきい電圧のチャネル長依存特性図であ
る。第３図において、曲線ａは本発明のＭＯＳＦＥＴの
、曲線すは従来のＭＯＳＦＥＴの、それぞれ特性曲線で
ある。第３図から明らかなように、本発明のＭＯＳ Ｆ
ＥＴは、従来に比べて短チヤネル効果防止に有効であ
る。さらに第４図には、ゲート長が１μｍの場合に、３
００人の膜厚で不純物濃度がＩ ＸＩＯ”ｃ＋ｉ−”の
エピタキシャル成長層を有する本発明のＭＯＳＦＥＴと
従来のＭＯＳＦＥＴの、相互のコンダクタンスのしきい
電圧依存特性図の一例を示す。第４図において、直線ａ
は本発明のＭＯＳＦＥＴの、直線すは従来のＭＯＳＦＥ
Ｔの、それぞれ特性直線である。第４図によれば、本発
明のＭＯＳ Ｆ ＥＴは、しきい電圧が同じになるよう
な条件において、従来に比べて実効移動度が２０％以上
も大きいことが分かる。
を、不純物濃度Ｉ ＸＩＯ”ｃ＋ｓ−’の基板上に分子
層エピタキシャル成長法あるいは分子線エピタキシャル
成長法を用いて製作したＭＯＳ Ｆ ＥＴと、不純物濃
度３ ＸＩＯ”ｃｍ−’の基板を用いて作った従来のＭ
ＯＳＦＥＴの、しきい電圧のチャネル長依存特性図であ
る。第３図において、曲線ａは本発明のＭＯＳＦＥＴの
、曲線すは従来のＭＯＳＦＥＴの、それぞれ特性曲線で
ある。第３図から明らかなように、本発明のＭＯＳ Ｆ
ＥＴは、従来に比べて短チヤネル効果防止に有効であ
る。さらに第４図には、ゲート長が１μｍの場合に、３
００人の膜厚で不純物濃度がＩ ＸＩＯ”ｃ＋ｉ−”の
エピタキシャル成長層を有する本発明のＭＯＳＦＥＴと
従来のＭＯＳＦＥＴの、相互のコンダクタンスのしきい
電圧依存特性図の一例を示す。第４図において、直線ａ
は本発明のＭＯＳＦＥＴの、直線すは従来のＭＯＳＦＥ
Ｔの、それぞれ特性直線である。第４図によれば、本発
明のＭＯＳ Ｆ ＥＴは、しきい電圧が同じになるよう
な条件において、従来に比べて実効移動度が２０％以上
も大きいことが分かる。
以上述べたように、本発明によれば、高濃度基板上のチ
ャネル領域にチャネル部分の空乏層幅と同程度以下のエ
ピタキシャル成長層を設けることにより、短チヤネル効
果の抑制及び移動度の向上において著しい効果を有する
ＭＯＳ Ｆ ＥＴとなる。
ャネル領域にチャネル部分の空乏層幅と同程度以下のエ
ピタキシャル成長層を設けることにより、短チヤネル効
果の抑制及び移動度の向上において著しい効果を有する
ＭＯＳ Ｆ ＥＴとなる。
更にエピタキシャル成長層の濃度が一定の場合、しきい
電圧はエピタキシャル成長層の膜厚を変えることにより
制御できる。
電圧はエピタキシャル成長層の膜厚を変えることにより
制御できる。
第１図は、本発明の実施例であるＭＯＳＦＥＴの構造断
面図、第２図は、本発明のＭＯＳＦＥＴにおけるしきい
電圧のエピクキシャル膜厚依存特性図、第３図は、本発
明のＭＯＳ Ｆ ＥＴの従来のＭＯＳ Ｆ ＥＴの、し
きい電圧のチャネル長依存特性図、第４図は、同じく相
互コンダクタンスのしきい電圧依存特性図である。 ■・・・半導体基板 ２・・・チャネル領域 ３・・・ソース ４・・・ドレイン ５・・・ゲート酸化膜 ６・・・ゲート 以上 本な明のＭＯＳＦＥＴの構部１π面図 第１図 成長膜厚（ム） しきい敲ｆＥｃｈ工ζ９キ〉〜１し厖畏陳厚有ｑ饗宇１
生図第２図 オＢ互フシタ′ククシス（ｍｈｏ） で ヨ しざい電圧（Ｖ）
面図、第２図は、本発明のＭＯＳＦＥＴにおけるしきい
電圧のエピクキシャル膜厚依存特性図、第３図は、本発
明のＭＯＳ Ｆ ＥＴの従来のＭＯＳ Ｆ ＥＴの、し
きい電圧のチャネル長依存特性図、第４図は、同じく相
互コンダクタンスのしきい電圧依存特性図である。 ■・・・半導体基板 ２・・・チャネル領域 ３・・・ソース ４・・・ドレイン ５・・・ゲート酸化膜 ６・・・ゲート 以上 本な明のＭＯＳＦＥＴの構部１π面図 第１図 成長膜厚（ム） しきい敲ｆＥｃｈ工ζ９キ〉〜１し厖畏陳厚有ｑ饗宇１
生図第２図 オＢ互フシタ′ククシス（ｍｈｏ） で ヨ しざい電圧（Ｖ）
Claims (1)
- 半導体基板の表面に、前記基板よりも不純物濃度が低く
、膜厚がチャネル領域の空乏層幅と同程度あるいはそれ
以下であるようなエピタキシャル成長層を設けたことを
特徴とする絶縁ゲート電界効果トランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32187A JPS63169065A (ja) | 1987-01-05 | 1987-01-05 | 絶縁ゲ−ト電界効果トランジスタ |
| EP87311541A EP0274278B1 (en) | 1987-01-05 | 1987-12-31 | MOS field effect transistor and method of manufacturing the same |
| DE3789894T DE3789894T2 (de) | 1987-01-05 | 1987-12-31 | MOS-Feldeffekttransistor und dessen Herstellungsmethode. |
| US08/538,980 US6229188B1 (en) | 1987-01-05 | 1995-10-05 | MOS field effect transistor and its manufacturing method |
| US08/782,975 US5923985A (en) | 1987-01-05 | 1997-01-14 | MOS field effect transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32187A JPS63169065A (ja) | 1987-01-05 | 1987-01-05 | 絶縁ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169065A true JPS63169065A (ja) | 1988-07-13 |
Family
ID=11470643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32187A Pending JPS63169065A (ja) | 1987-01-05 | 1987-01-05 | 絶縁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169065A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991001569A1 (fr) * | 1989-07-14 | 1991-02-07 | Seiko Instruments Inc. | Dispositif a semi-conducteurs et procede de production |
| US6417038B1 (en) | 1998-01-29 | 2002-07-09 | Nec Corporation | Method of fabricating semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151464A (ja) * | 1983-02-17 | 1984-08-29 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS6132462A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-01-05 JP JP32187A patent/JPS63169065A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151464A (ja) * | 1983-02-17 | 1984-08-29 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS6132462A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991001569A1 (fr) * | 1989-07-14 | 1991-02-07 | Seiko Instruments Inc. | Dispositif a semi-conducteurs et procede de production |
| US6417038B1 (en) | 1998-01-29 | 2002-07-09 | Nec Corporation | Method of fabricating semiconductor device |
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