JPS63177470A - 絶縁ゲ−ト電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト電界効果トランジスタの製造方法Info
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- JPS63177470A JPS63177470A JP755387A JP755387A JPS63177470A JP S63177470 A JPS63177470 A JP S63177470A JP 755387 A JP755387 A JP 755387A JP 755387 A JP755387 A JP 755387A JP S63177470 A JPS63177470 A JP S63177470A
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- 230000005669 field effect Effects 0.000 title claims description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高濃度基板上に低濃度エピタキシャル成長薄
膜層を設けることにより、高速かつ低消費電力で動作す
る絶縁ゲート電界効果トランジスタ（以下、ＭＯＳ Ｆ
ＥＴと略す）の製造方法に関する。
膜層を設けることにより、高速かつ低消費電力で動作す
る絶縁ゲート電界効果トランジスタ（以下、ＭＯＳ Ｆ
ＥＴと略す）の製造方法に関する。
本発明は、高濃度基板上に単原子層オーダーの精度で膜
厚が制御された低濃度エピタキシャル成長薄膜層をチャ
ネル部分に設けることにより、高速かつ低消費電力で動
作するＭＯＳＦＥＴの製造方法を提供するものである。
厚が制御された低濃度エピタキシャル成長薄膜層をチャ
ネル部分に設けることにより、高速かつ低消費電力で動
作するＭＯＳＦＥＴの製造方法を提供するものである。
ＭＯＳ Ｆ ＥＴを高速化するためには、一般に微細化
が有効であるが、微細化に伴い短チヤネル効果、ラッチ
アップ等が重大な問題となっている。
が有効であるが、微細化に伴い短チヤネル効果、ラッチ
アップ等が重大な問題となっている。
これらの微細化に伴う問題への対策として従来、高濃度
基板あるいはその上にＣＶＤ法を使ってエピタキシャル
層を設けたエビ基板が用いられてき〔発明が解決しよう
とする問題点〕 しかし、高濃度基板を用いると、一般にしきい電圧が高
（なりすぎるという問題がある。又、しきい電圧制御を
行うために、チャネル領域にイオン注入をする場合、深
さ方向の不純物分布を０．１μｍ以下の精度で制御する
ことは不可能であり、その結果、高濃度基板を用いるこ
とによる効果が十分ではなかった。更に、エビ基板を用
いる場合、従来のエビが１０００℃以上の高温で行われ
るために、オートドーピングの影響が大きく、チャネル
部分でのキャリアの実効移動度が高くならないという問
題があった。
基板あるいはその上にＣＶＤ法を使ってエピタキシャル
層を設けたエビ基板が用いられてき〔発明が解決しよう
とする問題点〕 しかし、高濃度基板を用いると、一般にしきい電圧が高
（なりすぎるという問題がある。又、しきい電圧制御を
行うために、チャネル領域にイオン注入をする場合、深
さ方向の不純物分布を０．１μｍ以下の精度で制御する
ことは不可能であり、その結果、高濃度基板を用いるこ
とによる効果が十分ではなかった。更に、エビ基板を用
いる場合、従来のエビが１０００℃以上の高温で行われ
るために、オートドーピングの影響が大きく、チャネル
部分でのキャリアの実効移動度が高くならないという問
題があった。
本発明は、上記従来の方法のもつ欠点を解決するために
開発されたものであり、高濃度基板を用いて短チヤネル
効果及びラッチアンプを防止し、更に、前記基板表面に
分子層エピタキシャル成長法を用いて低温で低濃度エピ
タキシャル成長薄膜層を形成することにより、チャネル
領域に活性化領域を設け、キャリアの実効移動度向上を
実現するものである。
開発されたものであり、高濃度基板を用いて短チヤネル
効果及びラッチアンプを防止し、更に、前記基板表面に
分子層エピタキシャル成長法を用いて低温で低濃度エピ
タキシャル成長薄膜層を形成することにより、チャネル
領域に活性化領域を設け、キャリアの実効移動度向上を
実現するものである。
以下、実施例に基づいて本発明の詳細な説明する。第１
図＋８ｉ〜ｆｃｌは本発明の実施例であるＭＯＳＦＥＴ
の製造工程順断面図である。従来の方法と比較して、第
１図（ａｌに示すようにチャネル領域に非常に薄いエピ
タキシャル成長層２を形成する点がその特徴である。こ
のエピタキシャル成長層２は、分子層エピタキシャル成
長法を用いて８５０℃以下で形成され、その際のオート
ドーピングは殆ど無視できる。ソース３、ドレイン４は
第１図（ｂ）に示すようにイオン注入により形成する。
図＋８ｉ〜ｆｃｌは本発明の実施例であるＭＯＳＦＥＴ
の製造工程順断面図である。従来の方法と比較して、第
１図（ａｌに示すようにチャネル領域に非常に薄いエピ
タキシャル成長層２を形成する点がその特徴である。こ
のエピタキシャル成長層２は、分子層エピタキシャル成
長法を用いて８５０℃以下で形成され、その際のオート
ドーピングは殆ど無視できる。ソース３、ドレイン４は
第１図（ｂ）に示すようにイオン注入により形成する。
第２図には、第１図（ｂｌのＸ−Ｘ ’線における不純
物濃度分布図を示す。第２図に示すような不純物分布を
形成したのち、第１図（Ｃ１に示すようにゲート酸化膜
５、ソース３、ドレイン４及びゲート６を設ける。第３
図には、本発明によって作られたＭＯＳＦＥＴ （但し
、基板濃度Ｉ ＸＩＱ”ａｍ−３、エピタキシャル成長
層の不純物濃度１ ×１ＱＩ４ＣＩ１１−３、膜厚が３
００人）と従来のＭＯＳＦＥＴ（但し基板濃度３×１０
Ｉ６ｃｆｆｉ−３）のしきい電圧のチャネル長依存特性
図を表したものであり、曲線ａは本発明のＭＯＳＦＥＴ
、曲線すは従来のＭＯＳ Ｆ ＥＴをそれぞれ示してい
る。更に第４ＩｉＪには、チャネル長が１μｍの場合の
本発明によるＭＯＳＦＥＴ （但し、基板濃度５×１０
１６ＣＩＩ＋−３、エピタキシャル成長層の不純物濃度
Ｉ Ｘ１０１４ＣＩ１１−、、膜厚が３００人）と、同
じ〈従来のＭＯＳＦＥＴ （但し、基板濃度３Ｘ１０”
■−３）の相互コンダクタンスのしきい電圧依存特性図
をそれぞれ示している。直線ａ′は本発明によるＭＯＳ
Ｆ ＥＴの直線ｂ′は従来のＭＯＳＦＥＴを表してい
る。第３図から明らかなように、本発明によるＭＯＳＦ
ＥＴは、従来のＭＯＳＦＥＴよりも短チヤネル効果の影
響が小さい、更に、第４図から本発明によるＭＯＳ Ｆ
ＥＴは、従来のＭＯＳＦＥＴと同じしきい電圧となる
よう設計した場合、相互コンダクタンスが従来のＭＯＳ
ＦＥＴに比べ２０％以上も大きくなることが分かる。
物濃度分布図を示す。第２図に示すような不純物分布を
形成したのち、第１図（Ｃ１に示すようにゲート酸化膜
５、ソース３、ドレイン４及びゲート６を設ける。第３
図には、本発明によって作られたＭＯＳＦＥＴ （但し
、基板濃度Ｉ ＸＩＱ”ａｍ−３、エピタキシャル成長
層の不純物濃度１ ×１ＱＩ４ＣＩ１１−３、膜厚が３
００人）と従来のＭＯＳＦＥＴ（但し基板濃度３×１０
Ｉ６ｃｆｆｉ−３）のしきい電圧のチャネル長依存特性
図を表したものであり、曲線ａは本発明のＭＯＳＦＥＴ
、曲線すは従来のＭＯＳ Ｆ ＥＴをそれぞれ示してい
る。更に第４ＩｉＪには、チャネル長が１μｍの場合の
本発明によるＭＯＳＦＥＴ （但し、基板濃度５×１０
１６ＣＩＩ＋−３、エピタキシャル成長層の不純物濃度
Ｉ Ｘ１０１４ＣＩ１１−、、膜厚が３００人）と、同
じ〈従来のＭＯＳＦＥＴ （但し、基板濃度３Ｘ１０”
■−３）の相互コンダクタンスのしきい電圧依存特性図
をそれぞれ示している。直線ａ′は本発明によるＭＯＳ
Ｆ ＥＴの直線ｂ′は従来のＭＯＳＦＥＴを表してい
る。第３図から明らかなように、本発明によるＭＯＳＦ
ＥＴは、従来のＭＯＳＦＥＴよりも短チヤネル効果の影
響が小さい、更に、第４図から本発明によるＭＯＳ Ｆ
ＥＴは、従来のＭＯＳＦＥＴと同じしきい電圧となる
よう設計した場合、相互コンダクタンスが従来のＭＯＳ
ＦＥＴに比べ２０％以上も大きくなることが分かる。
以上のように、本発明によれば短チヤネル効果の防止、
キャリアの実効移動度の向上環、微細ＭＯＳ Ｆ ＥＴ
の特性向上に顕著な効果がある。又、オートドーピング
がなく、高濃度の基板上に低濃度エピタキシャル層を所
望の条件で形成できるので、しきい電圧の制御が容易で
あり、高濃度基板を任意に用いることができ、基板の低
抵抗化によるラッチアップ防止を計ることができる。
キャリアの実効移動度の向上環、微細ＭＯＳ Ｆ ＥＴ
の特性向上に顕著な効果がある。又、オートドーピング
がなく、高濃度の基板上に低濃度エピタキシャル層を所
望の条件で形成できるので、しきい電圧の制御が容易で
あり、高濃度基板を任意に用いることができ、基板の低
抵抗化によるラッチアップ防止を計ることができる。
第１図（ａ）〜（Ｃ）は、本発明によるＭＯＳ Ｆ Ｅ
Ｔの製造工程順断面図、第２図は、第１図（′ｂ）のＸ
−Ｘ′線における不純物濃度分布図、第３図は、本発明
によるＭＯＳＦＥＴと従来の方法によるＭＯＳＦＥＴの
しきい電圧のチャネル長依存特性図であり、第４図は、
同じく相互コンダクタンスのしきい電圧依存特性図であ
る。 １・・・Ｐ型半導体基板 ２・・・エピタキシャル層 ３・・・ソース ４・・・ドレイン ５・・・ゲート酸化膜 ６・・・ゲート 以上 出願人 セイコー電子工業株式会社 ＭＯ５ＦＥＴｎ襞遺工罪１頃虹面図 第 １ 図 しぎい甫」五（Ｖ）
Ｔの製造工程順断面図、第２図は、第１図（′ｂ）のＸ
−Ｘ′線における不純物濃度分布図、第３図は、本発明
によるＭＯＳＦＥＴと従来の方法によるＭＯＳＦＥＴの
しきい電圧のチャネル長依存特性図であり、第４図は、
同じく相互コンダクタンスのしきい電圧依存特性図であ
る。 １・・・Ｐ型半導体基板 ２・・・エピタキシャル層 ３・・・ソース ４・・・ドレイン ５・・・ゲート酸化膜 ６・・・ゲート 以上 出願人 セイコー電子工業株式会社 ＭＯ５ＦＥＴｎ襞遺工罪１頃虹面図 第 １ 図 しぎい甫」五（Ｖ）
Claims (3)
- （１）半導体基板の表面に、分子層エピタキシャル成長
法を用いて、前記基板よりも不純物濃度が低く、膜厚が
１０００Å以下のエピタキシャル成長層を形成すること
により、深さ方向にステップ状で変化する不純物分布を
有し、チャネル部分に高抵抗活性層を設けることを特徴
とする絶縁ゲート電界効果トランジスタの製造方法。 - （２）前記エピタキシャル成長層の厚さが、チャネル領
域の空乏層幅と同程度以下である特許請求の範囲第１項
記載の絶縁ゲート電界効果トランジスタの製造方法。 - （３）前記エピタキシャル成長層を形成する方法が分子
線エピタキシャル成長法である特許請求の範囲第１項又
は第２項記載の絶縁ゲート電界効果トランジスタの製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP755387A JPS63177470A (ja) | 1987-01-16 | 1987-01-16 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| EP87311541A EP0274278B1 (en) | 1987-01-05 | 1987-12-31 | MOS field effect transistor and method of manufacturing the same |
| DE3789894T DE3789894T2 (de) | 1987-01-05 | 1987-12-31 | MOS-Feldeffekttransistor und dessen Herstellungsmethode. |
| US08/538,980 US6229188B1 (en) | 1987-01-05 | 1995-10-05 | MOS field effect transistor and its manufacturing method |
| US08/782,975 US5923985A (en) | 1987-01-05 | 1997-01-14 | MOS field effect transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP755387A JPS63177470A (ja) | 1987-01-16 | 1987-01-16 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177470A true JPS63177470A (ja) | 1988-07-21 |
Family
ID=11668988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP755387A Pending JPS63177470A (ja) | 1987-01-05 | 1987-01-16 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209876A (ja) * | 1990-01-12 | 1991-09-12 | Mitsubishi Electric Corp | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| US6417038B1 (en) | 1998-01-29 | 2002-07-09 | Nec Corporation | Method of fabricating semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151464A (ja) * | 1983-02-17 | 1984-08-29 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS6132462A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-01-16 JP JP755387A patent/JPS63177470A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151464A (ja) * | 1983-02-17 | 1984-08-29 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPS6132462A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209876A (ja) * | 1990-01-12 | 1991-09-12 | Mitsubishi Electric Corp | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| US6417038B1 (en) | 1998-01-29 | 2002-07-09 | Nec Corporation | Method of fabricating semiconductor device |
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