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JP3435173B2 - 半導体装置 - Google Patents

半導体装置

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JP3435173B2
JP3435173B2 JP18344892A JP18344892A JP3435173B2 JP 3435173 B2 JP3435173 B2 JP 3435173B2 JP 18344892 A JP18344892 A JP 18344892A JP 18344892 A JP18344892 A JP 18344892A JP 3435173 B2 JP3435173 B2 JP 3435173B2
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JP
Japan
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region
conductivity type
drain
source
semiconductor device
Prior art date
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正文 宮本
亮 永井
達也 石井
浩一 関
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Priority to KR1019930012380A priority patent/KR100277198B1/ko
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＩＳ型半導体装置に係
り、特にチャネル長によるしきい値変動を抑えることに
より低電圧動作に適合したＭＩＳ型半導体装置に関す
る。
【０００２】
【従来の技術】ＭＯＳトランジスタに代表されるＭＩＳ
型半導体装置は、微細加工技術の進歩とともにゲート長
が短くなり、「短チャネル効果」と呼ばれる短チャネル
特有のの問題が生じている。その一つとしてチャネル長
が短くなるにつれてしきい値が低下する問題がある。こ
のしきい値の低下はチャネル長が短くなるほど変化率が
大きくなり、ゲート加工寸法のバラツキによるトランジ
スタのしきい値のバラツキも大きくなる。半導体集積回
路の低電圧動作ではしきい値が回路特性に大きく影響す
るため、しきい値のばらつきが大きな問題となってい
る。短チャネル効果の原因はドレイン、ソースの電界に
よりチャネル領域内に広がる空乏層の影響によりゲート
電界で制御できるチャネル領域の割合が減少するためで
ある。この現象がさらに大きくなるとドレイン、ソース
の空乏層同士がつながり、ゲート電圧を印加しなくとも
電流が流れてしまうパンチスルーの問題が起る。これら
の問題点を低減させるため、単純なスケーリング則では
基板濃度を上昇させてソース、ドレインの空乏層の広が
りを抑える方法を取る。基板濃度の上昇に従ってしきい
値が上昇するのでしきい値を従来の値に保つためにはゲ
ート絶縁膜も同時に薄膜化する必要がある。従って、絶
縁耐圧からゲート絶縁膜の薄膜化に限度があるサブミク
ロン領域のトランジスタでは単純なスケーリング則の適
用はできなくなっている。また、チャネル領域の基板濃
度の上昇によりキャリアの不純物散乱が増加し、移動度
が低下する問題が生じている。
【０００３】従来のＭＩＳ型半導体装置のうち短チャネ
ル時のしきい値バラツキの低減対策を行なった例とし
て、1990年のIEDM Tech. Digest, pp.391-394 に記
載されたY.Okamura等の文献 "A Novel Source-to-Dr
ain Nonuniformly Doped Channel (NUDC) MOSFET
for High Current Drivability and ThresholdVo
ltage Controllability",がある。この従来例１の構造
は図５に示すように、チャネル端の基板表面領域１２の
濃度をチャネル中央の基板表面１の濃度よりも高くする
もので、チャネル中央部ａ−ａ’とチャネル端ｂ−ｂ’
の基板濃度分布は図７に示すようになっている。この構
造ではチャネル両端から一定距離の領域１２のしきい値
が中央部１よりも高くなるので、チャネル全領域の平均
で決まる実効的なしきい値は短チャネルになるに従って
高くなる特性となる。この特性と短チャネル効果による
しきい値の低下とを相殺させることにより、しきい値を
チャネル長の減少に対してほぼ一定に保つことができ
る。また、この構造ではソース、ドレインと接する領域
１２の濃度が高く、空乏層の広がりを抑えることができ
るのでパンチスルーに対しても効果がある。この図５の
従来例１の高濃度領域１２を形成する方法は、図１１に
示すようにゲート電極３を形成後にゲート電極３をマス
クとした基板と同一導電型のＰ型の不純物の斜めイオン
打ち込みにより自己整合的に形成するものである。ゲー
ト電極側面からイオン注入されたイオンが基板表面まで
届き、チャネル端から一定距離部分の表面濃度を上げる
ことができる。
【０００４】次に単純なスケーリング則ではゲート加工
寸法に反比例して増加する基板濃度により不純物散乱が
増加し移動度が低下する問題を対策した例としては、特
開昭６１−３２４６２号あるいは1990年のIEDM Tech.
Digest, pp.939-941に記載されたM.Aoki等の文献 "
0.1μm CMOS Devices Using Low-Impulity-channel
Transistrs(LICT)"に記載されたものがある。この従
来例２の構造は図６に示すようにＭＯＳ反転層が形成さ
れる基板表面５の濃度を低くして不純物散乱を抑えて高
移動度を得るとともに、基板内部には高濃度の領域１を
設けてパンチスルーを抑えようとするものである。
【０００５】
【発明が解決しようとする課題】前述した従来例１では
短チャネル時のしきい値の低下を抑えることができる
が、チャネル領域の基板表面に高濃度の領域を設けるの
で移動度が低下する問題に対し十分な配慮がなされてな
かった。特にチャネル長が短い場合には全チャネル領域
のうちほとんどが高濃度になり、従来の単純スケーリン
グにより基板濃度を上げた素子と変わらなくなり、移動
度は大きく低下する。移動度の低下は、ドレイン電流の
減少となり、回路動作速度の低下をもたらす。また、従
来の斜めイオン打ち込みによる形成方法を用いるとチャ
ネル領域の基板表面にもイオン打ち込みされるため、基
板表面を低濃度に保つ構造を形成できない問題がある。
【０００６】一方、従来例２では移動度の上昇とパンチ
スルーを抑えることに注目しているものの、短チャネル
効果によるしきい値の低下に対して十分な配慮がされて
いなかった。
【０００７】従って本発明の目的とするところは、短チ
ャネル効果によるしきい値の低下を抑えてゲート加工の
バラツキによるしきい値のバラツキを低減すると同時
に、高い移動度を持つＭＩＳ型半導体装置を提供するこ
とにある。本発明の他の目的とするところは、低電圧動
作に適した半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的は、本発明の
基本的な実施例は図１に示すように、チャネル領域ほぼ
全体の半導体表面５を低不純物濃度にするとともに基板
内部に高不純物濃度領域６、７を設け、基板内部の高濃
度領域６、７のうちチャネル端からチャネル長によらな
い一定距離Ｌｐの領域７をチャネル中央部の高濃度領域
６よりも高濃度にすることにより達成できる。また高濃
度領域７の半導体表面からの深さＸｐはしきい値を制御
できる深さに設置する必要があるため、ＭＯＳ反転層形
成時にバンドのポテンシャルが変化する領域内の深さと
する。距離Ｌｐは設計最小チャネル長でも高濃度領域７
同士が接触しないようにチャネル長の１／２未満とする
必要がある。
【０００９】また、本発明の第２の実施例は図２に示す
ように、基板内部の高濃度領域６、７のうちチャネル端
からチャネル長によらない一定距離Ｌｐの領域７をチャ
ネル中央部の高濃度領域６よりも浅くすることによって
も同等の効果を得ることができる。
【００１０】さらに、本発明の第３の実施例は図３に示
すように、チャネル領域のほぼ全体を半導体表面から基
板内部になるに従って不純物濃度を上げる傾斜型基板濃
度分布とし、チャネル端両側あるいは片側の一定距離部
分の基板濃度分布の傾斜をチャネル中央部よりも大きく
するによっても達成できる。
【００１１】この図３のような濃度分布の形成には、図
１２ａ乃至ｄの製造プロセスに示すように、ゲート電極
３を形成する前に深いイオン打ち込みにより高濃度埋込
層６を形成し、ゲート電極３を形成後に図１２ｃに示す
ようにゲート電極３の側面にイオン打ち込みの飛程距離
がゲート電極よりも短い材料により側壁２６を形成して
斜めイオン打ち込みを行い、ゲート電極側面からのイオ
ン注入を遮断して高濃度埋込層７を形成することにより
可能となる。
【００１２】
【作用】ＭＩＳトランジスタのしきい値を決定する要素
にはゲート材料と半導体との間の仕事関数差、絶縁膜の
厚さ、半導体基板の不純物濃度がある。半導体の不純物
濃度に関してより厳密に述べれば、ＭＩＳ反転層形成時
にバンドのポテンシャルが変化する領域に含まれる不純
物濃度によりしきい値が決定される。本発明の基本的実
施例は図１のようにチャネル領域の濃度が半導体基板表
面５と基板内部の高濃度領域６あるいは７の２層で形成
され、高濃度領域６，７の深さＸｐが反転層形成時にバ
ンドのポテンシャルが変化する深さよりも浅ければ、し
きい値はこの両領域５、６あるいは７の濃度で決定され
る。従って、本発明の構造ではチャネル端の高濃度領域
７をチャネル中央の高濃度領域６よりも高濃度にすれ
ば、チャネル端のしきい値はチャネル中央よりも高くす
ることができる。
【００１３】また、本発明の第２の実施例は図２に示す
ように、チャネル端の高濃度領域７をチャネル中央部の
高濃度領域６よりも浅くすることによっても、反転層形
成時のバンドポテンシャルが変化する深さ内での高濃度
領域の割合が増加するため、チャネル端のしきい値を高
くすることができる。
【００１４】さらに本発明の第３の実施例は図３のよう
にチャネル領域の基板不純物濃度が半導体基板表面から
基板内部にかけて増加する傾斜型の濃度分布では、しき
い値は表面濃度と傾きにより決定される。濃度分布が基
板内部になるに従って指数関数で増加すると仮定して、
表面濃度を１０17／ｃｍ2、酸化膜厚６ｎｍの場合の指
数関数の係数（傾き）αによるしきい値の変化を図４に
示す。この図４から分かるように、基板表面濃度は同じ
でもチャネル端の濃度分布の傾きを大きくすれば、チャ
ネル端のしきい値をチャネル中央よりも高くすることが
できる。
【００１５】以上のような構造では高濃度領域７がチャ
ネル領域へ延びている距離Ｌｐはチャネル長によらず一
定なので、チャネル長が短くなるにつれて高しきい値の
チャネル領域の割合が多くなり、ＭＩＳトランジスタ全
体の実効的なしきい値が次第に高くなる特性を持たせる
ことができる。この効果と短チャネル効果によるしきい
値の低下が相殺するように設計すれば、しきい値はチャ
ネル長によらずほぼ一定になり、ゲート加工寸法がばら
ついてもしきい値はほぼ一定にすることができる。なお
かつチャネル領域の半導体表面領域５はチャネル全体に
わたって低濃度になっているため不純物によるキャリア
の散乱が少なく、キャリア移動度を高くすることができ
る。
【００１６】構造上の条件としては、高濃度領域７同士
がチャネル中央で接触して低しきい値の領域が消滅し
て、全チャネル領域が高しきい値の領域で均一化されて
はならない。高濃度領域７が接触するチャネル長より短
チャネルの領域での構造は従来例２と同様になるためし
きい値はチャネル長が短くなるにつれて低下していく。
従って、チャネル領域への侵入距離Ｌｐは設計最小チャ
ネル長の１／２未満とする必要がある。
【００１７】形成方法は図１２の製造プロセスに示すよ
うにゲート電極形成前のイオン打込みによりチャネル領
域全体に基板内部の高濃度領域６を設け、ゲート電極を
形成した後にゲートをマスクとしたイオン打込みにより
高濃度領域７を形成する。この方法によれば、ゲートか
らゲート長によらず一定の侵入距離で高濃度領域７を自
己整合的に形成することができる。チャネル端の表面を
高濃度にしないためには、ゲート電極３を加工した後、
ゲート材料３よりもイオン打ち込みの飛程距離が短い材
料２６を用いてゲート電極３の側面に側壁２６を形成
し、その後高濃度領域７を形成するための斜めイオン打
ち込みを行う。ゲート電極側面に設けた側壁２６により
ゲート電極側面からのイオン注入を防いでチャネル表面
を低濃度に保つと同時に、基板内部では高濃度領域６と
重なって高濃度層７を形成し、チャネル端のしきい値を
高くすることができる。
【００１８】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。実施例では主にｎ型ＭＯＳトランジスタを例に説明
するが、ｐ型ＭＯＳトランジスタでも動作原理は同じで
ある。また、絶縁膜にシリコン酸化膜以外の材料を用い
たＭＩＳトランジスタにおいても動作原理は同じであ
る。
【００１９】本発明の第１の実施例を図１に示す。半導
体基板１表面の素子分離用酸化膜２で囲われた領域内に
ＭＯＳトランジスタが形成される。ｐ型半導体基板１の
濃度は１×１０16／ｃｍ3であり、チャネル中央のｐ型
高濃度領域６はゲート電極３を形成する前にボロンの１
２０ｋｅＶのイオン打ち込みで形成して、濃度は１×１
０18／ｃｍ3とした。高濃度領域６の深さＸｐは０．０
５μｍ程度となる。ゲート酸化膜１１を形成後、ゲート
材料のポリシリコンを堆積し、リンをドープした後、ゲ
ートをドライエッチにより形成する。その後チャネル端
のｐ型高濃度領域７を形成するためゲートをマスクとし
て再度ボロンの１２０ｋｅＶのイオン打ち込みを行な
い、濃度を４×１０18／ｃｍ3とする。高濃度領域６お
よび７を形成するイオン打ち込み時に、素子分離用酸化
膜２の下も含む半導体表面全面に高濃度層が形成される
ので、低電圧で使用する場合などには、素子分離領域下
のチャネルストッパを省略することができる。その後、
ソース、ドレイン４形成用のイオン打ち込みを行ない、
８５０℃１０分のアニールをして拡散させる。この時、
高濃度領域７もチャネル領域に拡散してチャネル端から
一定の距離Ｌｐ（約０．０５μｍ）だけ、チャネル領域
に侵入する。
【００２０】表面の低濃度層５は基板表面に基板内部と
は反対導電型の不純物をイオン打ち込みして形成しても
良い。表面低濃度層５を導電不純物を含まないシリコン
をエピタキシャル成長により形成すると表面をさらに低
濃度にすることが可能になり、不純物散乱も大きく低減
できるので、移動度をより上昇させることができる。ま
た、表面低濃度層５をシリコンよりも移動度の高いシリ
コンゲルマニウムなどを用いればさらに高移動度化が可
能になる。
【００２１】本実施例によれば、チャネル端から一定距
離Ｌｐ入り込んだ高濃度層７により、チャネル長が短く
なるほど実効的なしきい値が上昇する特性となるため、
短チャネル効果によるしきい値の低下と相殺して、チャ
ネル長に対しほぼ一定のしきい値特性を得ることができ
る。
【００２２】しきい値のチャネル長依存性における本実
施例の効果を図８に示した。この図８に示すように、通
常構造では短チャネル時にしきい値が急激に低下するの
に対して、本発明および従来例１ではチャネル長０．１
μｍで０．１Ｖ以下のしきい値の低下に抑えている。ま
た、基板内部に埋め込まれた高濃度層６と７によりパン
チスルーを十分抑える効果がある。従来例２では基板内
部の高濃度層によりソース、ドレインの空乏層の広がり
を抑えるため、通常構造よりは改善されるがその効果は
十分でない。高濃度埋込層７の二次的な効果としては、
電界が半導体基板内部で強くなり、ホットキャリアがゲ
ート酸化膜から離れて発生するため、ゲート酸化膜の劣
化が低減される点がある。
【００２３】次にＭＯＳ反転層のキャリア移動度におけ
る本実施例の効果を図９に示す。本実施例ではＭＯＳ反
転層が形成される半導体表面５が低濃度なので、不純物
散乱が少なく、また、絶縁膜１１との界面における表面
電界が低減するため、移動度を上昇させることができ
る。本実施例および従来例２では表面の低濃度領域５に
より、通常構造よりも移動度を２割程度上昇させること
ができている。一方、従来例１では半導体表面に高濃度
領域１２が入るので移動度は通常構造とほとんど変わら
ない（チャネル長０．３μｍ時）。液体窒素温度などの
低温では熱エネルギーによる格子散乱が減少するため、
不純物散乱によって移動度が決定されている割合が大き
く、本実施例により移動度は通常構造の２倍程度にな
る。従って、本実施例では短チャネルにおけるしきい値
の低下を抑え、ゲート加工寸法のばらつきによるしきい
値のばらつきを大きく低減できると同時に、移動度も室
温で約２割、液体窒素温度で約２倍に増加させることが
できる。
【００２４】チャネル端からチャネル領域に侵入する距
離Ｌｐは設計最小チャネル長において高濃度領域７が接
触しないように設ける必要がある。Ｌｐが０．０５μｍ
と０．１５μｍでのしきい値のチャネル長依存性を図１
０に示す。Ｌｐが０．１５μｍの場合には、高濃度領域
７がチャネル中央で接触するチャネル長０．３μｍ以降
で急激にしきい値が低下している。これはチャネル長
０．３μｍ以降では従来例２の構造と同じになり、チャ
ネル長が短くなるに従ってしきい値が上昇する特性が得
られないためである。ただし、Ｌｐが短い場合には高濃
度領域７の濃度を高くしないとしきい値を十分に補償す
る特性が得られないので、実際には表面５と高濃度領域
７でどの程度の濃度差が得られるかによって設計を変更
する必要がある。
【００２５】基板内部の高濃度領域のうちチャネル端か
らチャネル領域へ一定距離Ｌｐの領域をチャネル中央部
よりも浅くすることによっても実施例１と同等の効果が
得られる。この原理を用いた本発明の第２の実施例を図
２に示す。基本的な構造および製造プロセスは実施例１
とほぼ同じであるが、高濃度領域７形成用のイオン打ち
込みのエネルギーを８０ｋｅＶに低下させて深さＸｐ２
を高濃度領域６の深さＸｐ１よりも浅くしている。ま
た、濃度はチャネル中央部と同じ１×１０18／ｃｍ3に
してある。高濃度領域７の深さＸｐ２を浅くすることに
より、この領域では反転層形成時に半導体表面から広が
る空乏層のうち高濃度領域７が含まれる体積が増加す
る。これによりチャネルの両端では平均の基板濃度が上
昇することになり、しきい値が増加する。従って実施例
１と同じ原理によりしきい値ばらつきの低減、移動度の
上昇、パンチスルーの抑制の効果を得ることができる。
【００２６】つぎに、傾斜型の基板濃度分布を持った本
発明第３の実施例を図３に示す。チャネル中央部ａ−
ａ’とチャネル端部ｂ−ｂ’の基板濃度分布は図３ｂに
示すようにイオン打ち込みの裾を用いてほぼ指数関数的
な傾斜型濃度分布になっている。チャネル端ｂ−ｂ’で
は表面濃度はチャネル中央と同じであるが、その傾きは
チャネル中央部よりも大きいのが特徴である。この傾き
の差により、しきい値はチャネルの両端で高くなってい
る。また、傾きの差がしきい値に影響するのはＭＩＳ反
転層形成時にバンドのポテンシャルが変化する領域であ
るので、少なくともこの領域内では傾きの差を保つよう
にする。表面濃度１０17／ｃｍ3、ゲート酸化膜厚６ｎ
ｍの場合の指数関数の係数（傾き）αによるしきい値の
変化を図４に示す。本実施例では、チャネル中央部の傾
きαは２．１×１０5／ｃｍでしきい値は０．３Ｖ，チ
ャネル端では２．７×１０5／ｃｍでしきい値は０．３
５Ｖとしてある。これにより、第１の実施例と同じ原理
により短チャネルになってもしきい値が低下しない理想
的な特性を得ることができる。また、チャネルの両端を
含めてチャネル全領域の基板表面を低濃度にできるの
で、キャリア移動度も同様に増加させることができる。
【００２７】つぎに本発明形成方法の第１の実施例を図
１２に示す。まず通常のＭＩＳトランジスタの製造方法
に従って素子分離領域２を形成後、高濃度領域６を形成
すためボロンの深いイオン打ち込み（打込みエネルギー
８０ｋｅＶ）を行いその裾を用いて指数関数的な傾斜濃
度分布にする。その後ゲート酸化膜を形成し、ポリシリ
コン３を堆積して必要なゲート長に加工する（図１２
ａ）。次にタングステン２６をゲート電極３を完全に覆
うように全面に堆積する（図１２ｂ）。次に方向性ドラ
イエッチによりゲート電極３の側面にタングステンの側
壁２６を形成し、ゲートの横方向に４０度傾けたボロン
の斜めイオン打込み（打込みエネルギー８０ｋｅＶ）を
おこなって、高濃度埋込層７を形成する（図１２ｃ）。
タングステンのボロンイオンに対する飛程距離はシリコ
ンの１／２以下であるので、ポリシリコンのゲート電極
の側面へのイオン注入を遮断して、チャネル領域の基板
表面にはイオンが打ち込まれないようにすることができ
る。また、基板内部では高濃度領域６と重なって傾きの
大きい傾斜型濃度分布を形成することができる。チャネ
ルの片側のみに高濃度領域７を形成する場合は、斜めイ
オン打ち込みをする際にゲート電極の片側をレジストで
覆えばよい。次ぎにタングステンの側壁２６をウェット
エッチにより取り除いた後、砒素のイオン打込みにより
ソース、ドレイン領域４を形成して、その後は通常のＭ
ＩＳトランジスタの工程に戻って配線工程を通して完成
する。本実施例によれば斜めイオン打込みを用いて、チ
ャネル端の基板表面の濃度は上げずに基板内部にのみ高
濃度領域７を形成することができる。本実施例ではサイ
ドウォールにタングステンを用いたが、ゲート電極その
ものにタングステン等の金属を使用することもできる。
【００２８】次に本発明の形成方法における第２の実施
例を図１３を用いて説明する。まず形成方法の第１の実
施例と同様に、ポリシリコンゲート３を加工する。ただ
しこの場合のゲート長は必要とするゲート長からチャネ
ル両端の高しきい値領域の長さを引いた値としてある。
この状態でボロンの垂直イオン打込みを行ない高濃度埋
め込み層領域７を形成する（図１３ａ）。次ぎにポリシ
リコン２５をゲート電極３を完全に覆うように全面に堆
積する（図１３ｂ）。その後ドライエッチによりゲート
電極の側面に側壁２５を形成する。この工程により、ゲ
ート長は側壁を含む長さとなり、高濃度埋込層７はゲー
ト電極３とオーバーラップして、チャネル両端のしきい
値を高くすることができる。次ぎに砒素のイオン打込み
によりソース、ドレイン領域４を形成して、その後は通
常のＭＩＳトランジスタの工程に戻って配線工程を通し
て完成する。本実施例によれば垂直なイオン打込みでも
長時間の横方向熱拡散を用いずにチャネルの両端の基板
内部にのみ高濃度領域７を形成することができるので、
ソース、ドレインの接合を浅く保ったまま本構造を形成
することができる。
【００２９】次に、本発明の構造を形成するＣＭＯＳ製
造プロセスを図１４に示す。まず図１４ａに示すように
通常のＣＭＯＳ工程と同様に素子分離領域２を形成し、
ＮＭＯＳ形成領域にはボロンを１２０ｋｅＶでイオン打
ち込みしてｐ型高濃度領域６を形成し、ＰＭＯＳ形成領
域にはリンを１８０ｋｅＶでイオン打ち込みしてｎ型高
濃度領域１５を形成する。この時、素子分離用酸化膜２
の下も含む半導体全面に高濃度層が形成されるので、低
電圧で使用する場合などには、ＮＭＯＳ，ＰＭＯＳを分
離するウェルおよびチャネルストッパを省略することが
できる。高電圧で使用する場合には素子分離領域２を形
成する前にウェル形成用のイオン打ち込みを行ない、素
子分離領域を酸化により形成すると同時に熱拡散させて
ウェルを形成する。また、高濃度の領域６と１５が直接
接触しないようにマスクを設計する必要がある。次に表
面濃度を調整するために、ＮＭＯＳ形成領域にはフッ化
ボロンを５０ｋｅＶで打ち込み、ＰＭＯＳ形成領域には
リンを３０ｋｅＶでイオン打ち込みする。次に図１４ｂ
に示すようにゲートポリシリコンを堆積してドライエッ
チにより加工した後、ｐ型高濃度領域７を形成するため
のイオン打ち込みを行なう。この時のイオン打込み条件
はＮＭＯＳ，ＰＭＯＳともに高濃度領域６または１５を
形成するときの条件と同じである。このイオン打込みに
は前述した形成方法による斜めイオン打込みを用いれば
濃度分布およびチャネル内侵入距離Ｌｐを精度よく形成
することができる。イオン打込みに際してはゲートの厚
さに注意する必要があり、ゲートを貫通してイオンが注
入される恐れがある場合にはポリシリコンの上に酸化膜
等を堆積したのちにゲートを加工し、厚さを増してから
イオン打ち込みを行なう必要がある。また、ゲート加工
時に用いるレジストを付けたままでイオン打ち込みを行
なうことでも対処できる。この後の工程は通常のＣＭＯ
Ｓ製造工程と同じで、図８ｃに示すようにソース、ドレ
インをイオン打ち込みで形成し、８５０℃１０分のアニ
ールにより不純物の活性化、結晶欠陥の取り除きや、高
濃度領域７および１６のチャネル領域内への侵入距離を
調整する。次に図１４ｄに示すように層間絶縁膜８を堆
積し、コンタクト用の穴を開けて配線用のアルミ１０を
堆積、パターニングを行ないＣＭＯＳ構造が完成する。
【００３０】本発明の第１から第３の実施例で高濃度層
６と７がソース、ドレイン４と完全に重なるため接合容
量が増加して、動作速度が低下する問題を対策した第４
の実施例を図１５に示す。製造プロセスは第１の実施例
とほとんど同じであるが、高濃度層６および７を形成す
るイオン打ち込みの際にホトレジストによるマスクを使
用し、チャネル領域のみにイオン打ち込みをしている。
これにより、ソース、ドレイン領域の大部分は高濃度領
域６，７に接触しないため、接合容量が低減して動作速
度の向上をはかることができる。また、収束イオン打ち
込み（ＦＩＢ）を用いればイオンビームを絞ることによ
りチャネル領域にのみ高濃度埋込層を形成することがで
きる。これら構造を用いたＣＭＯＳ構造の場合にはウェ
ル２４およびチャネルストッパ１８を必ず設ける必要が
ある。
【００３１】次にチャネル端の片側のみに高濃度埋め込
み層７を設けた本発明の第５の実施例を図１６に示す。
この実施例ではチャネル端の高濃度埋込層７をソース側
のみに形成してある。本実施例の原理は第１の実施例と
同じであり、ドレイン電圧による空乏層の影響がなく、
しきい値の制御効果の高いソース側のみに高濃度埋込層
７を形成したものである。ゲート長によるしきい値の変
動を抑える効果は第１の実施例とほぼ同じであり、ドレ
イン側では高濃度埋込層７とドレインの接触がなくなる
ため、ドレイン容量の低減、耐圧の向上の効果がある。
【００３２】次にＭＯＳトランジスタの出力抵抗の増加
を目指した実施例を図１７に示す。アナログアンプでは
出力抵抗と相互コンダクタンスの積で増幅率が決定され
るため、出力抵抗の増加が重要である。本実施例のソー
ス側の構造は本発明の基本構造と同じであるが、ドレイ
ン側は表面低濃度層のチャネル端まで高濃度層２７を設
けてある。これは、電流特性の飽和領域においてドレイ
ン電圧によって表面が空乏層化して実効チャネル長が短
くなる現象（チャネル長変調）を低減する効果がある。
これにより飽和領域においてドレイン電圧によるドレイ
ン電流の変化が低減され、即ち出力抵抗を高くすること
ができる。
【００３３】次に本発明をＳＯＩ構造（シリコン・オン
・インシュレータ）で実現した実施例を図１８に示す。
シリコン酸化膜２８を高濃度層６および７の下に設け
て、パンチスルーを抑える役目をしている。ＳＯＩ構造
の場合、パンチスルーは酸化膜２８によって抑えられる
ので、埋込層６はなくてもよい。本実施例によれば、図
１の基本的な実施例よりもさらに短チャネルまでしきい
値を一定に保つことができる。
【００３４】ゲートを半導体基板内部に埋込む埋込ゲー
ト型、あるいは縦型ＭＯＳトランジスタにおいても本発
明を用いることができる。図１９は埋込ゲートに本発明
を適応した実施例を示す。本構造のチャネル端では縦方
向にもチャネルが存在するため、高濃度層７の厚みがチ
ャネル端からの距離Ｌｐになる。チャネル表面を低濃度
に保つために高濃度層７はゲート酸化膜からＸｐ離して
形成する。ゲート３を形成後、サイドウォール２９を形
成して、その後イオン打ち込みにより高濃度層７を形成
する。サイドウォール２９の幅によりＸｐを制御するこ
とができる。
【００３５】次に本発明の原理を狭チャネル効果の低減
に応用した実施例の平面図を図２０に示す。狭チャネル
効果とはチャネル幅が狭くなったときに、素子分離領域
２下の高濃度チャネルストッパ１８（図１５参照）の影
響によりしきい値が上昇する特性を言う。本実施例の基
本構造は第４の実施例（図１５）と同じであるが、高濃
度領域６のイオン打ち込み用のマスク２１と高濃度領域
７のイオン打ち込みのマスク２０を別に設けている。高
濃度領域６はパンチスルーを抑えるため、全チャネル領
域で必要である。高濃度領域７はしきい値の高い領域を
形成するためのものであるから、チャネルストッパ１８
が拡散してしきい値が高くなっていると考えられる素子
分離領域から一定の距離Ｗｐには設けないことが可能で
ある。ゲート幅方向の縮小はゲート長に比例して行なわ
れるため、狭チャネル効果がおきている微細加工レベル
では当然短チャネル効果の強い領域であり、高濃度領域
７のチャネル領域に占める割合が大きく、高濃度層７が
あると無いではしきい値に大きな差ができる。従って、
チャネルストッパ１２の影響でしきい値が高くなる部分
の高濃度領域７を設けないことにより、この部分のしき
い値をゲート幅中央部と同じしきい値とすることが可能
になる。しきい値のチャネル幅依存性における本発明の
実施例の効果を図２１に示す。通常構造ではチャネル幅
３μｍ程度からしきい値の上昇が見られるが、本実施例
ではほぼしきい値の変化を抑えることができている。
【００３６】本発明の基本構造はＬＤＤ構造などのドレ
インエンジニアリングと併用しても問題は無い。本発明
をＬＤＤ構造のＣＭＯＳに用いた実施例の断面図を図２
２に示す。基本的製造プロセスは図１４と同じである
が、高耐圧化のため、ｎ，ｐ両ウェルを設けてある。ま
た、ＰＭＯＳの高濃度領域１６はＮＭＯＳの高濃度領域
７と接触しないようにイオン打込み時のマスクにより離
して設けている。ゲートをマスクとして高濃度領域７，
１６を形成後低濃度ドレイン領域２２および２３をイオ
ン打ち込みにより形成する。その後、サイドウォールを
形成したのちソース、ドレイン４および１７をイオン打
ち込みにより形成する。その後の工程は図１４と全く同
じである。この構造によれば本発明の効果により短チャ
ネルにおけるしきい値の低下も無く移動度も大きいと同
時に、ＬＤＤ構造により耐圧が高くホットキャリアに強
いＭＯＳトランジスタが可能になる。
【００３７】本発明のＭＯＳトランジスタは携帯用機器
などに用いる低電圧低消費電力動作のアナログ／デジタ
ル混在のＬＳＩに有効である。携帯用器機では電池の消
耗を抑えるため低電圧動作にしてＬＳＩの消費電力化を
行う。低電圧動作ではＭＯＳトランジスタの駆動電流が
しきい値によって大きく変化する。このため本発明トラ
ンジスタの特徴であるゲート加工のばらつきによらない
一定のしきい値が得られれば回路の特性はばらつきの少
ないものになる。図２３は携帯用デジタルセルラ端末に
用いるアナログ／デジタル混在のベースバンドＬＳＩの
ブロックダイアグラムを示したものである。本実施例は
Ａ／ＤおよびＤ／Ａ変換回路とＤＳＰ（デジタル・シグ
ナル・プロセッサ）で構成され、電池により１．２Ｖで
動作する。尚、この図２３のＬＳＩのＣＭＯＳゲート部
は図１４の製造プロセスで形成されることもでき、図２
２の素子構造を採用することもできる。このような場合
は、Ａ／Ｄ変換回路やＤ／Ａ変換回路ではゲート加工ば
らつきによらず、高い精度の変換が可能になり、デジタ
ル回路部分ではゲート遅延のばらつきを低減することが
できる。一方、Ａ／Ｄ変換回路では変換精度を決める最
も重要な部分は入力の差動アンプである。入力の２つの
差動トランジスタ間のしきい値にずれが有るとオフセッ
ト電圧として出力に現われ、そのばらつきがデジタル出
力のばらつきとなる。本発明の構造のトランジスタを用
いた差動アンプの回路を図２１に示す。本発明の効果に
より出力のオフセット電圧のばらつきが減少し、低電圧
においても高精度なＡ／Ｄ変換回路が可能になる。
【００３８】
【発明の効果】以上に説明したように、本発明によれば
短チャネルにおけるしきい値の低下を補償してゲート加
工寸法のばらつきによるしきい値のばらつきを抑え、な
おかつ半導体表面濃度を低くして高いキャリア移動度を
実現するＭＩＳ型半導体装置を可能にする。これにより
低電圧でも特性ばらつきが少なく、高速動作が可能な半
導体集積回路が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図である。
【図２】本発明の第２の実施例の断面図である。
【図３】本発明の第３の実施例の断面図および基板濃度
分布である。
【図４】図３の基板濃度分布の傾き（指数関数の係数）
αによるしきい値の変化を示す図である。
【図５】チャネル端の半導体表面濃度を高濃度にしてし
きい値のチャネル依存性を補償した第１の従来例の断面
図である。
【図６】チャネル領域の半導体表面濃度を低くして高移
動度化を目指した第２の従来例の断面図である。
【図７】従来例１の基板濃度分布を示す図である。
【図８】しきい値のチャネル長依存性における本発明の
第１の実施例の効果を示した図である。
【図９】ＭＯＳ反転層キャリア移動度における本発明の
第１の実施例の効果を示した図である。
【図１０】本発明により高濃度領域７のチャネル領域内
に侵入した距離Ｌｐによるしきい値のチャネル長依存性
の変化である図である。
【図１１】従来例１の形成方法である。
【図１２】本発明の実施例による製造方法を示す工程図
である。
【図１３】本発明の他の実施例による製造方法を示す工
程図である。
【図１４】本発明の実施例によるＣＭＯＳ構造の製造工
程を示した図である。
【図１５】高濃度領域６および７をチャネル領域のみに
限定した本発明の第４の実施例を示す断面図である。
【図１６】ソース側のチャネル端にのみ高濃度領域７を
設けた本発明の第５の実施例を示す断面図である。
【図１７】ドレイン側の高濃度層２７を表面低濃度層５
の領域内にも広げて、出力抵抗の増加を目指した本発明
の他の実施例を示す断面図である。
【図１８】ＳＯＩ基板上にトランジスタを形成した本発
明の他の実施例の断面図である。
【図１９】埋込ゲート型に適用した本発明の実施例の断
面図である。
【図２０】高濃度領域７を素子分離領域２から一定の距
離Ｗｐ離して狭チャネル効果を対策した本発明第６の実
施例の平面レイアウト図である。
【図２１】しきい値のチャネル幅依存性における本発明
の第６の実施例の効果を示した図である。
【図２２】本発明をＬＤＤ構造ＣＭＯＳに用いた第７の
実施例を示す断面図である。
【図２３】本発明のトランジスタを低電圧動作のＬＳＩ
に適用した実施例である。
【図２４】本発明のトランジスタをＡ／Ｄ変換器のコン
パレータ用差動アンプに適用した実施例である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ゲート電
極、４…ソース、ドレイン、５…半導体表面低濃度層、
６…高濃度埋込領域、７…しきい値補償用高濃度埋込
層、８…層間絶縁膜、９…ゲートサイドウォール絶縁膜
（ＬＤＤ構造用）、１０…アルミ配線層、１１…ゲート
絶縁膜、１２…高濃度層、１３…ｎ形ウェル、１４…ｎ
形低濃度表面領域、１５…ｎ形高濃度埋込領域、１６…
ｎ形しきい値補償用高濃度埋込層、１７…ｐ形ソース、
ドレイン、１８…高濃度チャネルストッパ、１９…コン
タク穴、２０…高濃度埋込領域７を形成するイオン打ち
込み時のマスク、２１…高濃度埋込領域６を形成するイ
オン打ち込み時のマスク、２２…ｎ形低濃度ＬＤＤ層、
２３…ｐ形低濃度ＬＤＤ層、２４…ｐ形ウェル、２５…
ポリシリコン側壁、２６…タングステン、２７…出力抵
抗増加用高濃度領域、２８…埋込絶縁膜層、２９…ゲー
トサイドウォール絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関 浩一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社 日立製作所中央研究所内 (56)参考文献 特開 平１−120067（ＪＰ，Ａ) 特開 平１−280358（ＪＰ，Ａ) 特開 昭61−292963（ＪＰ，Ａ) 特開 平３−250667（ＪＰ，Ａ) 特開 平３−138951（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の導電型を有する半導体基板の表面領
    域内に形成された、前記第１の導電型を有する低不純物
    濃度の第１の領域と、 前記第１の領域の表面領域内に所定の間隔を介して配置
    された、前記第１の導電型とは逆の第２の導電型を有す
    るソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域との間の前記第１の
    領域の表面上に絶緑膜を介して形成されたゲート電極
    と、 前記第１の領域の下面に接して前記半導体基板内に形成
    された、不純物濃度が前記第１の領域より高く、かつ、
    前記第１の導電型を有する第２の領域と、 前記ソース領域下の前記第２の領域内に形成された、不
    純物濃度が前記第２の領域より高く、かつ、前記第１の
    導電型を有する第３の領域とを有し、 前記第３の領域は、前記ソース領域の端部から前記ドレ
    イン領域に向かって延在し、前記第３の領域の上面の深
    さは、ＭＯＳ反転層形成時にバンドのポテンシャルが変
    化する領域内であり、かつ、前記半導体基板表面から離
    間していることを特徴とする半導体装置。
  2. 【請求項２】請求項１に記載の半導体装置において、前
    記ドレイン領域下の前記第２の領域内に形成された、不
    純物濃度が前記第２の領域よりも高く、かつ、前記第１
    の導電型を有する第４の領域を更に有し、 前記第４の領域は、前記ドレインの端部から前記ソース
    領域に向かって延在し、前記第４の領域の上面の深さ
    は、ＭＯＳ反転層形成時にバンドのポテンシャルが変化
    する領域内であり、かつ、前記半導体基板表面から離間
    し、 前記第３の領域及び前記第４の領域は、前記第２の領域
    を挟んで互いに分離されていることを特徴とする半導体
    装置。
  3. 【請求項３】請求項２に記載の半導体装置において、前
    記第３の領域は、前記ソース領域下の一部にのみオーバ
    ーラップして存在し、前記第４の領域は、前記ドレイン
    領域下の一部にのみオーバーラップして存在することを
    特徴とする半導体装置。
  4. 【請求項４】請求項２に記載の半導体装置において、前
    記第２の領域及び前記第３の領域は、絶緑膜上に形成さ
    れていることを特徴とする半導体装置。
  5. 【請求項５】請求項２に記載の半導体装置において、前
    記第３の領域の下面の深さは、前記第２の領域の下面の
    深さと等しいことを特徴とする半導体装置。
  6. 【請求項６】請求項２に記載の半導体装置において、前
    記第３の領域の下面の深さは、前記第２の領域の下面の
    深さよりも浅いことを特徴とする半導体装置。
  7. 【請求項７】請求項６に記載の半導体装置において、前
    記第３の領域の上面の深さは、前記第１の領域の深さよ
    りも浅いことを特徴とする半導体装置。
  8. 【請求項８】請求項２に記載の半導体装置において、前
    記ゲート電極の側面に絶縁物からなる側壁が形成されて
    いることを特徴とする半導体装置。
  9. 【請求項９】請求項８に記載の半導体装置において、前
    記第３の領域は、前記側壁をマスクとして用いた斜めイ
    オン打込みにより形成されたイオン打込み領域であるこ
    とを特徴とする半導体装置。
  10. 【請求項１０】請求項２に記載の半導体装置において、
    前記ソース領域及び前記ドレイン領域の各々の端部に接
    して、前記第１の導電型を有する低濃度領域が形成され
    ていることを特徴とする半導体装置。
  11. 【請求項１１】請求項２に記載の半導体装置において、
    前記第３の領域は、前記ソース領域の端部から横方向に
    所定の距離分だけ延在し、前記第３の領域が延在してい
    る所定の距離は、前記ソース領域と前記ドレイン領域と
    の間の距離の１／２よりも小さいことを特徴とする半導
    体装置。
  12. 【請求項１２】請求項１１に記載の半導体装置におい
    て、前記第４の領域は、前記ドレイン領域の端部から横
    方向に所定の距離分だけ延在し、前記第４の領域が延在
    している所定の距離は、前記ソース領域と前記ドレイン
    領域との間の距離の１／２よりも小さく、前記第３の領
    域が延在している所定の距離と前記第４の領域が延延在
    している所定の距離とを合わせた距離は、前記第３の領
    域と前記第４の領域とが互いに接しないように、前記ソ
    ース領域と前記ドレイン領域との間の距離よりも小さい
    ことを特徴とする半導体装置。
  13. 【請求項１３】請求項８に記載の半導体装置において、
    前記側壁は、イオン打込みの飛程距離が前記ゲート電極
    よりも短い材料からなることを特徴とする半導体装置。
  14. 【請求項１４】第１の導電型を有する半導体基板の表面
    領域内に形成された、前記第１の導電型を有する低不純
    物濃度の第１の領域と、 前記第１の領域の表面領域内に所定の間隔を置いて配置
    された、前記第１の導電型とは逆の第２の導電型を有す
    るソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域との間の前記第１の
    領域の表面上に絶緑膜を介して形成されたゲート電極
    と、 前記第１の領域の下面に接して前記半導体基板内に形成
    された、不純物濃度が前記第１の領域より高く、かつ、
    前記第１の導電型を有する第２の領域と、 前記ソース領域と前記ドレイン領域との間のショートチ
    ャネル効果により生じるしきい電圧の滅少をオフセット
    する手段とを有し、 前記オフセット手段は、前記ソース領域下の前記第２の
    領域内に形成された前記第１の導電型を有する第３の領
    域を備え、前記第３の領域は、不純物濃度が前記第２の
    領域よりも高く、かつ、前記ソース領域の端部から前記
    ドレイン領域に向かって横方向に所定の距離分だけ延在
    し、 前記オフセット手段は、前記ドレイン領域下の前記第２
    の領域内に形成された前記第１の導電型を有する第４の
    領域を更に備え、前記第４の領域は、不純物濃度が前記
    第２の領域よりも高く、かつ、前記ドレイン領域の端部
    から前記ソース領域に向かって横方向に所定の距離分だ
    け延在し、 前記第３の領域と前記第４の領域とは、前記第２の領域
    を挟んで、所定の距離を置いて互いに分離されており、 前記第３の領域及び前記第４の領域は、前記ショートチ
    ャネル効果により生じるしきい電圧の減少をオフセット
    するために、その上面の深さはＭＯＳ反転層形成時にバ
    ンドのポテンシャルが変化する領域内とされ、かつ、前
    記半導体基板表面から離間し、しきい電圧を増加させる
    ことを特徴とする半導体装置。
  15. 【請求項１５】第１の導電型を有する半導体基板の表面
    領域内に形成された、前記第１の導電型を有する低不純
    物濃度の第１の領域と、 前記第１の領域の表面領域内に所定の間隔を介して配置
    された、前記第１の導電型とは逆の第２の導電型を有す
    るソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域との間の前記第１の
    領域の表面上に絶緑膜を介して形成されたゲート電極
    と、 前記第１の領域の下面に接して前記半導体基板内に形成
    された、不純物濃度が前記第１の領域より高く、かつ、
    前記第１の導電型を有する第２の領域と、 前記ソース領域下の前記第２の領域内に形成され、不純
    物濃度が前記第２の領域よりも高く、かつ、前記第１の
    導電型を有し、前記ソース領域の端部から前記ドレイン
    領域に向かって横方向に延在する第３の領域と、 前記ドレイン領域下の前記第２の領域内に形成され、不
    純物濃度が前記第２の領域よりも高く、かつ、前記第１
    の導電型を有し、前記ドレイン領域の端部から前記ソー
    ス領域に向かって横方向に延在する第４の領域とを有
    し、 前記第３の領域と前記第４の領域とは、前記第２の領域
    を挟んで、所定の距離を置いて互いに分離されており、 前記第３の領域は、前記ソース領域の第１の部分下の横
    方向に延在し、前記半導体基板は、前記ソース領域の第
    ２の部分下に延在し、 前記第４の領域は、前記ドレイン領域の第１の部分下に
    延在し、前記半導体基板は、前記ドレイン領域の第２の
    部分下に延在し、 前記第３の領域と前記第４の領域の上面の深さは、ＭＯ
    Ｓ反転層形成時にバンドのポテンシャルが変化する領域
    内でり、かつ、前記半導体基板表面から離間し ている こ
    とを特徴とする半導体装置。
  16. 【請求項１６】第１の導電型を有する半導体基板の表面
    領域内に形成された、前記第１の導電型を有する低不純
    物濃度の第１の領域と、 前記第１の領域の表面領域内に所定の間隔を介して配置
    された、前記第１の導電型とは逆の第２の導電型を有す
    るソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域との間の前記第１の
    領域の表面上に絶緑膜を介して形成されたゲート電極
    と、 前記第１の領域の下面に接して前記半導体基板内に形成
    された、不純物濃度が前記第１の領域より高く、かつ、
    前記第１の導電型を有する第２の領域と、 前記ソース領域下の前記第２の領域内に形成された、不
    純物濃度が前記第２の領域より高く、かつ、前記第１の
    導電型を有する第３の領域とを有し、前記第３の領域の端部は、前記ソース領域の端部と前記
    ドレイン領域の端部の間に存在し、前記第３の領域の上
    面の深さは、ＭＯＳ反転層形成時にバンドのポテンシャ
    ルが変化する領域内であり、かつ、前記半導体基板表面
    から離間し、 前記第３の領域の下面の深さは、前記第２の領域の下面
    の深さよりも浅いことを特徴とする半導体装置。
  17. 【請求項１７】第１の導電型を有する半導体基板の表面
    領域内に形成された、前記第１の導電型を有する低不純
    物濃度の第１の領域と、 前記第１の領域の表面領域内に所定の間隔を介して配置
    された、前記第１の導電型とは逆の第２の導電型を有す
    るソース領域及びドレイン領域と、 前記ソース領域と前記ドレイン領域との間の前記第１の
    領域の表面上に絶緑膜を介して形成されたゲート電極
    と、 前記第１の領域の下面に接して前記半導体基板内に形成
    された、不純物濃度が前記第１の領域より高く、かつ、
    前記第１の導電型を有する第２の領域と、 前記ソース領域下の前記第２の領域内に形成された、不
    純物濃度が前記第２の領域より高く、かつ、前記第１の
    導電型を有する第３の領域とを有し、 前記第３の領域の端部は、前記ソース領域の端部と前記
    ドレイン領域の端部の間に存在し、 前記第３の領域の上面の深さは、前記第１の領域の深さ
    よりも浅く、かつ、ＭＯＳ反転層形成時にバンドのポテ
    ンシャルが変化する領域内であり、かつ、前記半導体基
    板表面から離間していることを特徴とする半導体装置。
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