JPH08213478A

JPH08213478A - 半導体集積回路装置およびその製造方法

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Publication number: JPH08213478A
Application number: JP7082315A
Authority: JP
Inventors: Tatsumi Shirasu; 辰美白須; Shogo Kiyota; 省吾清田; Seiji Kubo; 征治久保; Kosuke Okuyama; 幸祐奥山; Norio Suzuki; 範夫鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-12-07
Filing date: 1995-04-07
Publication date: 1996-08-20
Also published as: CN1133494A; CN1323063A; CN1092402C; EP0716454A2; SG70082A1; CN1323058A; EP0716454A3

Abstract

(57)【要約】【目的】素子特性の設定精度を向上させる。【構成】半導体基板本体２Ｓの上部に形成されたウエ
ル３ａ，３ｂ上に、ウエル３ａ，３ｂに含有された不純
物の濃度よりも低不純物濃度のエピタキシャル層２Ｅを
設け、そのエピタキシャル層２Ｅ上にｐチャネル形のＭ
ＯＳ・ＦＥＴ５Ｐおよびｎチャネル形のＭＯＳ・ＦＥＴ
５Ｎを設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、半導体基板本体の表面
にエピタキシャル層を設けてなる半導体集積回路装置お
よびその製造方法に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】鏡面仕上げを施した半導体基板本体上に
エピタキシャル層を設け、そのエピタキシャル層に所定
の半導体集積回路素子を設けてなる半導体集積回路装置
の製造技術が進められている。

【０００３】これは、エピタキシャル層を設けると、ソ
フトエラー耐性やラッチアップ耐性が向上する上、エピ
タキシャル層上に形成されるゲート絶縁膜の耐圧特性が
良好となりゲート絶縁膜の欠陥密度を大幅に低減するこ
とができる等、優れた効果が得られるからである。

【０００４】このようなエピタキシャル層を有する半導
体集積回路装置については、例えば応用物理学会、１９
９１年８月１０日発行、「応用物理第６０巻第８
号」Ｐ７６２〜Ｐ７６３に記載がある。

【０００５】ここには、ｐ⁺( ｎ⁺）形の半導体基板上
に、その半導体基板のｐ（ｎ）形不純物濃度よりも低濃
度のｐ（ｎ）形不純物を含有するｐ（ｎ）形のエピタキ
シャル層を設け、そのエピタキシャル層内にウエルと称
する半導体領域を形成し、さらに、そのウエル上にＭＯ
Ｓ・ＦＥＴ（Metal Oxide Semiconductor ・ Field Effe
ct Transistor)等を設けた構造の半導体集積回路装置に
ついて説明されている。

【０００６】なお、この場合のウエルはエピタキシャル
層の表面からの不純物拡散によって形成されているた
め、ウエルにおける不純物濃度は表面が高く内部が低い
分布となっている。

【０００７】また、この他に、例えば特開平１−２６０
８３２号公報に記載があり、ｐ形の半導体基板上にｐ形
のエピタキシャル層を設け、そのエピタキシャル層の表
面から半導体基板の上部に及ぶようにウエルを設けた場
合について説明されている。

【０００８】そして、この文献には、半導体基板本体に
ウエル形成用の不純物を導入した後、その半導体基板本
体上にエピタキシャル層を成長させ、その際同時に半導
体基板本体上部のウエル用の不純物を拡散させることに
よりウエルを形成する方法について説明されている。

【０００９】なお、この場合の不純物濃度の分布は、エ
ピタキシャル層と半導体基板本体との境界部において高
ピークを形成するような山なりの曲線となっており、エ
ピタキシャル層の表面側で低く、エピタキシャル層と半
導体基板本体との境界部において高く、さらに、半導体
基板本体の内部において低い分布となっている。

【００１０】

【発明が解決しようとする課題】ところが、上記技術に
おいては、以下の問題があることを本発明者は見い出し
た。

【００１１】第１に、素子の特性変動が生じ易いという
問題である。すなわち、上記技術においては、素子をウ
エル内に形成するため、ウエルにおける不純物によっ
て、例えばしきい値電圧、基板効果等のような素子特性
が変動する問題である。

【００１２】第２に、素子特性の変動を抑制するためウ
エルの不純物濃度を非常に厳密に設定する必要があり、
ウエルの形成制御が難しい問題である。

【００１３】第３に、半導体集積回路装置の回路設計が
難しくなる。すなわち、上記技術においては、素子をウ
エル内に形成するため、例えばＭＯＳ・ＦＥＴ等におい
ては、しきい値電圧の変動量や基板効果定数が大きくな
り、半導体集積回路装置の回路設計が難しくなる問題で
ある。

【００１４】第４に、半導体集積回路装置の高速動作の
向上を阻害する問題である。すなわち、例えば拡散層配
線やＭＯＳ・ＦＥＴのドレイン部の接合容量が大きくな
り負荷容量となるためである。

【００１５】この問題は、特に、素子の微細化に伴って
顕著となっている。すなわち、デバイスの物理的な寸法
を一定の係数Ｋ（Ｋ＜１）によって縮小すると、チャネ
ルにおける不純物濃度がＫ倍となる結果、不純物散乱に
よるキャリヤ移動度の低下と、半導体基板上におけるソ
ース・ドレイン用の半導体領域の単位面積当りの接合容
量が増大するからである。

【００１６】第５に、ウエルの形成に際して高温長時間
熱処理が必要となる問題がある。すなわち、例えばＭＯ
Ｓ・ＦＥＴのドレインから半導体基板に抜ける電流に対
する耐圧（パンチスルー耐圧）を高くするには、ウエル
の不純物濃度を高くするか、ウエルを深くするかがある
が、ウエルの不純物濃度は上述の素子特性等の観点から
あまり高くできないので、専らウエルを深くする方法が
採用されており、このため、ウエルの形成に際して高温
長時間の熱処理が必要となる問題である。

【００１７】本発明の目的は、素子特性の設定精度を向
上させることのできる技術を提供することにある。

【００１８】本発明の目的は、ウエルの形成制御を容易
にすることのできる技術を提供することにある。

【００１９】本発明の目的は、半導体集積回路装置の回
路設計を容易にすることのできる技術を提供することに
ある。

【００２０】本発明の目的は、半導体集積回路装置の動
作速度を向上させることのできる技術を提供することに
ある。

【００２１】本発明の目的は、ウエルの形成時間を短縮
することのできる技術を提供することにある。

【００２２】また、本発明の目的は、結晶性の良好なエ
ピタキシャル層を形成することのできる技術を提供する
ことにある。

【００２３】また、本発明の目的は、エピタキシャル層
の不純物濃度の設定精度を向上させることのできる技術
を提供することにある。

【００２４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２６】すなわち、本発明の半導体集積回路装置
は、ＰＮ接合を構成するように所定導電形の第１不純物
を含有する第１半導体領域が、前記第１不純物とは反対
導電形の第２不純物を含有する半導体基板本体の主面部
に設けられ、前記半導体基板本体上に、前記第１半導体
領域の不純物濃度よりも低濃度の不純物を含有するエピ
タキシャル層が設けられ、底部に前記ＰＮ接合が終端し
た基板本体上の素子分離領域における前記エピタキシャ
ル層内に素子分離部が設けられたことを特徴とする。

【００２７】また、本発明の半導体集積回路装置は、前
記素子分離部を、前記半導体基板本体の上部に達する溝
によって形成したものである。

【００２８】また、本発明の半導体集積回路装置は、前
記溝の表面に熱酸化法によって絶縁膜を設けたものであ
る。

【００２９】また、本発明の半導体集積回路装置は、前
記エピタキシャル層にＭＩＳ・ＦＥＴを設けるととも
に、前記エピタキシャル層の所定の深さ位置に、前記エ
ピタキシャル層の不純物と同一導電形で、かつ、その不
純物の濃度よりも高濃度の不純物が導入されてなるパン
チスルーストッパ用の第８半導体領域を設けたものであ
る。

【００３０】また、本発明の半導体集積回路装置は、前
記エピタキシャル層のうち、半導体集積回路を構成する
入力回路および電源回路に付帯する静電保護回路用の素
子形成領域におけるエピタキシャル層の不純物濃度を、
前記第１半導体領域の不純物濃度と同等またはそれ以上
としたものである。

【００３１】また、本発明の半導体集積回路装置は、前
記エピタキシャル層のうち、メモリセルを形成する領域
におけるエピタキシャル層の不純物濃度を、内部回路用
の素子形成領域におけるエピタキシャル層の不純物濃度
より高い値に設定したものである。

【００３２】また、本発明の半導体集積回路装置は、前
記エピタキシャル層のうち、メモリセル形成領域におけ
るエピタキシャル層において、データ線が接続される半
導体領域以外の半導体領域の下層の不純物濃度のみを、
内部回路用の素子形成領域におけるエピタキシャル層の
不純物濃度より高い値に設定したものである。

【００３３】また、本発明の半導体集積回路装置の製造
方法は、以下の工程を有するものである。

【００３４】（ａ）前記エピタキシャル層を形成する前
の半導体基板本体に前記第１不純物を導入する工程。

【００３５】（ｂ）前記エピタキシャル層を形成する前
の半導体基板本体に前記第２不純物を導入する工程。

【００３６】（ｃ）前記第１不純物および前記第２不純
物を導入した後の半導体基板本体の主面上にエピタキシ
ャル層を形成する工程。

【００３７】（ｄ）前記エピタキシャル層の上面にキャ
ップ膜を形成する工程。

【００３８】（ｅ）前記キャップ膜を形成した後の半導
体基板本体に対して熱拡散処理を施すことにより、前記
第１半導体領域および前記第２半導体領域を形成する工
程。

【００３９】また、本発明の半導体集積回路装置の製造
方法は、以下の工程を有するものである。

【００４０】（ａ）前記エピタキシャル層を形成する前
の半導体基板本体に前記第１不純物を導入する工程。

【００４１】（ｂ）前記エピタキシャル層を形成する前
の半導体基板本体に前記第２不純物を導入する工程。

【００４２】（ｃ）前記第１不純物および前記第２不純
物の導入工程の後で、かつ、エピタキシャル層の形成工
程の前に、前記半導体基板本体に対してダメージ回復の
ための熱処理を施す工程。

【００４３】（ｄ）前記ダメージ回復のための熱処理後
の半導体基板本体の主面上にエピタキシャル層を形成す
る工程。

【００４４】（ｅ）前記エピタキシャル層の上面にキャ
ップ膜を形成する工程。

【００４５】（ｆ）前記エピタキシャル層形成後の半導
体基板本体に対して熱拡散処理を施すことにより、前記
第１半導体領域および前記第２半導体領域を形成する工
程。

【００４６】

【作用】上記した本発明の半導体集積回路装置によれ
ば、高不純物濃度の第１半導体領域および第２半導体領
域上に設けられた低不純物濃度のエピタキシャル層に所
定の素子を形成することにより、その素子の特性を、第
１半導体領域、第２半導体領域および半導体基板本体の
不純物に影響されずに精度良く設定することができるの
で、その素子特性の設定精度を向上させることが可能と
なる。

【００４７】また、上記した本発明の半導体集積回路装
置によれば、所定の素子を低不純物濃度のエピタキシャ
ル層に設けたことにより、その所定の素子を構成する半
導体領域の接合容量を小さくすることができるので、半
導体集積回路装置の動作速度を向上させることが可能と
なる。

【００４８】また、上記した本発明の半導体集積回路装
置によれば、高不純物濃度の第１半導体領域および第２
半導体領域上に設けられた低不純物濃度のエピタキシャ
ル層に所定の素子を形成することにより、第１半導体領
域および第２半導体領域の不純物濃度を、所定の素子の
特性とはほぼ独立して設定することができるので、第１
半導体領域および第２半導体領域の不純物濃度を従来よ
りも高く設定することが可能となる。

【００４９】また、上記した本発明の半導体集積回路装
置によれば、高不純物濃度の第１半導体領域および第２
半導体領域上に設けられた低不純物濃度のエピタキシャ
ル層に所定の素子を形成することにより、第１半導体領
域および第２半導体領域の不純物濃度を、所定の素子の
特性とはほぼ独立して設定することができるので、第１
半導体領域および第２半導体領域の形成制御を容易にす
ることが可能となる。

【００５０】また、本発明の半導体集積回路装置によれ
ば、素子分離部を溝形としたことにより、エピタキシャ
ル層がある程度厚くても、素子分離部の占有面積を大き
くすることなく、エピタキシャル層を素子形成領域毎に
分離することが可能な素子分離部を形成することが可能
となる。

【００５１】また、本発明の半導体集積回路装置によれ
ば、素子分離部用の溝の表面に熱酸化法によって形成し
た絶縁膜を設けたことにより、溝内のエピタキシャル
層、半導体基板本体および第１半導体領域と第２半導体
領域とのＰＮ接合部の耐圧を良好に保護することが可能
となる。

【００５２】また、本発明の半導体集積回路装置によれ
ば、ＭＩＳ・ＦＥＴが設けられたエピタキシャル層の所
定の深さ位置に、パンチスルーストッパ用の第８半導体
領域を設けたことにより、ＭＩＳ・ＦＥＴを構成するソ
ース・ドレイン間のパンチスルーを防止することが可能
となる。

【００５３】また、本発明の半導体集積回路装置によれ
ば、入力回路および電源回路に付帯する静電保護回路用
の素子形成領域におけるエピタキシャル層の不純物濃度
を、第１半導体領域の不純物濃度と同等またはそれ以上
としたことにより、静電保護回路用のバイポーラトラン
ジスタの動作時におけるベース領域の小数キャリヤの偏
りを無くすことができ、そのエピタキシャル層内におい
て局部的な電流集中が生じるのを防ぐことができるの
で、そのバイポーラトランジスタのコレクタ／ベース接
合部において電流を一様に流すことができ、静電保護回
路の静電破壊耐圧の低下を防止することが可能となる。

【００５４】また、本発明の半導体集積回路装置によれ
ば、エピタキシャル層のうち、メモリセルを形成する領
域におけるエピタキシャル層の不純物濃度を、内部回路
用の素子形成領域におけるエピタキシャル層の不純物濃
度より高い値に設定したことにより、そのエピタキシャ
ル層の接合容量を増大させることができるとともに、α
線により生じた電子・正孔対によるキャリアが情報保持
部に侵入するのを防ぐバリア層を形成することができる
ので、メモリセルを有する半導体集積回路装置のメモリ
保持特性の低下を防止することが可能となる。

【００５５】また、本発明の半導体集積回路装置によれ
ば、エピタキシャル層のうち、メモリセル形成領域にお
けるエピタキシャル層において、データ線が接続される
半導体領域以外の半導体領域の下層の不純物濃度のみ
を、内部回路用の素子形成領域におけるエピタキシャル
層の不純物濃度より高い値に設定したことにより、デー
タ線の負荷容量を増やすことなく、メモリ保持特性の低
下を防止することが可能となる。

【００５６】上記した本発明の半導体集積回路装置の製
造方法によれば、不純物導入工程後にダメージ回復のた
めの熱処理を行い、その後にエピタキシャル層を形成す
ることにより、半導体基板本体表層の結晶欠陥を低減
し、ダメージを回復することができるので、結晶性の良
好なエピタキシャル層を形成することが可能となる。

【００５７】また、上記した本発明の半導体集積回路装
置の製造方法によれば、第１半導体領域および第２半導
体領域を形成するための熱拡散処理工程に先立って、エ
ピタキシャル層上にキャップ膜を形成することにより、
その拡散処理工程中に、第１不純物や第２不純物等が拡
散炉内に飛び出すのを抑制し、かつ、飛び出した不純物
がエピタキシャル層にドーピングしてしまうのを防止す
ることができるので、エピタキシャル層における不純物
濃度の設定精度を向上させることが可能となる。

【００５８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００５９】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部断面図、図２は図１の半導
体集積回路装置の適用例を示す回路図、図３〜図１１は
図１の半導体集積回路装置の製造工程中における要部断
面図である。

【００６０】図１に示すように、本実施例１の半導体集
積回路装置１を構成する半導体基板２は、半導体基板本
体２Ｓと、その上層に形成されたエピタキシャル層２Ｅ
とを有している。

【００６１】半導体基板本体２Ｓは、例えば比抵抗１０
Ωｃｍ、厚さ５００μｍ程度のｐ^-形のシリコン（Ｓ
ｉ）単結晶等からなる。すなわち、その半導体基板本体
２Ｓには、例えばｐ形不純物のホウ素が、均一に例えば
１×１０¹⁵〜１０×１０¹⁵atoms ／ｃｍ³程度、好まし
くは、例えば1.３×１０¹⁵atoms ／ｃｍ³程度導入され
ている。

【００６２】半導体基板本体２Ｓの上部には、ウエル
（第１半導体領域）３ａとウエル（第２半導体領域）３
ｂとが互いに隣接するように形成されている。ウエル３
ａ，３ｂには、互いに導電形の異なる不純物が導入さ
れ、その両ウエル３ａ，３ｂによってＰＮ接合Ｊが構成
される。

【００６３】ウエル３ａには、例えばｎ形不純物のリン
が導入されている。また、ウエル３ｂには、例えばｐ形
不純物のホウ素が導入されている。ウエル３ａ，３ｂの
不純物濃度は等しく、例えば表面濃度は１×１０¹⁷atom
s ／ｃｍ³程度以上の高濃度に設定されている。なお、
この表面濃度は、ここに素子を形成しないため、高くな
っても差しつかえない。

【００６４】このため、本実施例１においては、ウエル
３ａ，３ｂをあまり深くしないでも、ＭＯＳ・ＦＥＴの
ドレインと半導体基板本体２Ｓとの間におけるパンチス
ルー耐圧を増大させることが可能となっている。また、
ウエル３ａ，３ｂの不純物濃度を高く設定できるので、
ラッチアップ耐性やソフトエラー耐性も向上させること
が可能となっている。

【００６５】半導体基板本体２Ｓの主面上には、エピタ
キシャル層２Ｅが形成されており、そのエピタキシャル
層２Ｅ上において、フィールド絶縁膜（第１酸化膜）４
に囲まれた素子形成領域に、例えばｐチャネル形のＭＯ
Ｓ・ＦＥＴ（以下、ｐＭＯＳという）５Ｐおよびｎチャ
ネル形のＭＯＳ・ＦＥＴ（以下、ｎＭＯＳという）５Ｎ
等のような素子が形成されている。

【００６６】エピタキシャル層２Ｅは、例えばＳｉ単結
晶からなり、その厚さは、例えばデバイス特性を確保で
きる程度、ゲート絶縁膜の信頼性を確保できる程度およ
びフィールド絶縁膜４の底部が半導体基板本体２Ｓの上
部に接触できる程度の厚さに設定されており、例えば0.
３μｍ〜３μｍ程度である。

【００６７】エピタキシャル層２Ｅのうち、ウエル３ａ
上のエピタキシャル層２Ｅ1 には、例えばｎ形不純物の
リンが導入されており、その不純物濃度は、例えば１×
１０¹⁵〜１０×１０¹⁵atoms ／ｃｍ³程度、好ましく
は、例えば1.３×１０¹⁵atoms／ｃｍ³程度である。

【００６８】また、エピタキシャル層２Ｅのうち、ウエ
ル３ｂ上のエピタキシャル層２Ｅ2には、例えばｐ形不
純物のホウ素が導入されており、その不純物濃度は、エ
ピタキシャル層２Ｅ1 と等しく、例えば１×１０¹⁵〜１
０×１０¹⁵atoms ／ｃｍ³程度、好ましくは、例えば1.
３×１０¹⁵atoms ／ｃｍ³程度である。すなわち、エピ
タキシャル層２Ｅ1,２Ｅ2 の不純物濃度は、いずれもそ
の下層のウエル３ａ，３ｂの不純物濃度よりも低く設定
されている。

【００６９】このように、本実施例１においては、高不
純物濃度のウエル３ａ，３ｂ上に、低不純物濃度のエピ
タキシャル層２Ｅを設け、そのエピタキシャル層２Ｅ1,
２Ｅ2 上にｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎを形成した
ことにより、例えば以下の第１から第５の効果を得るこ
とが可能となっている。

【００７０】第１に、素子特性の変動を抑え、素子特性
の設定精度を向上させることが可能となっている。これ
は、ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎをウエル３ａ，３
ｂ内に直接形成するのではなく、不純物濃度の低いエピ
タキシャル層２Ｅに形成することにより、ｐＭＯＳ５Ｐ
およびｎＭＯＳ５Ｎの特性（しきい値電圧や基板効果
等）を、ウエル３ａ，３ｂや半導体基板本体２Ｓの不純
物に影響されることなく精度良く設定することができる
からである。

【００７１】第２に、半導体集積回路装置の動作速度を
向上させることが可能となっている。これは、例えばｐ
ＭＯＳ５ＰおよびｎＭＯＳ５Ｎ等を低不純物濃度のエピ
タキシャル層２Ｅに形成することにより、ドレインの接
合容量を小さくすることができるとともに、それに伴っ
てｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎのテーリング特性を
改善することができるからである。

【００７２】第３に、半導体集積回路装置の回路設計を
容易にすることが可能となっている。すなわち、例えば
ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎ等を低不純物濃度のエ
ピタキシャル層２Ｅに形成することにより、基板効果を
小さくすることができるからである。

【００７３】また、ウエル３ａ，３ｂの不純物濃度をｐ
ＭＯＳ５ＰおよびｎＭＯＳ５Ｎの特性とはほぼ独立して
設定することができるので、ウエル３ａ，３ｂの不純物
濃度を従来よりも高く設定することができる。このた
め、ＣＭＯＳ（ComplementaryMetal Oxide Semiconduct
or)回路のラッチアップ耐性を向上させることができる
ので、ラッチアップ破壊に対する回路レイアウト設計余
裕を大きくすることが可能となるからである。

【００７４】第４に、ウエル３ａ，３ｂを形成するため
の熱処理の時間を短縮することが可能となっている。こ
れは、ウエル３ａ，３ｂの不純物濃度をｐＭＯＳ５Ｐお
よびｎＭＯＳ５Ｎの特性とはほぼ独立して設定すること
ができ、ウエル３ａ，３ｂの不純物濃度を従来よりも高
く設定することができるので、ウエル３ａ，３ｂを従来
よりも浅くすることができるからである。

【００７５】第５に、ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎ
等を低不純物濃度のエピタキシャル層２Ｅに形成するこ
とにより、ドレインの接合耐圧を向上させることが可能
となっている。

【００７６】素子分離領域に形成されたフィールド絶縁
膜４は、例えば二酸化ケイ素（ＳｉＯ₂)からなり、その
底部にはウエル３ａ，３ｂで構成されたＰＮ接合が終端
している。ここで、本実施例１の場合、ウエル３ａ，３
ｂの不純物濃度が高いので、フィールド絶縁膜４の下層
に、寄生ＭＯＳ・ＦＥＴに対する高いしきい値電圧を設
定するためのチャネルストッパを設ける必要がほとんど
ない。

【００７７】このため、チャネルストッパを形成するた
めの不純物導入工程を削減できるので、半導体集積回路
装置の製造時間を短縮することができる。また、チャネ
ルストッパに起因する寄生容量を無くすことができるの
で、半導体集積回路装置の動作速度を向上させることが
できる。さらに、ドレイン耐圧は、ドレイン端部とチャ
ネルストッパとの端部との重なり部分によって規制され
ていたが、そのチャネルストッパを無くすことができる
ので、ドレイン耐圧を向上させることができる。

【００７８】ｐＭＯＳ５Ｐは、エピタキシャル層２Ｅ1
上に形成されている。また、ｎＭＯＳ５Ｎは、エピタキ
シャル層２Ｅ2 上に形成されている。そして、これらｐ
ＭＯＳ５ＰおよびｎＭＯＳ５ＮによってＣＭＯＳ回路が
形成されている。

【００７９】ｐＭＯＳ５Ｐは、以下の構成要素を有して
いる。すなわち、エピタキシャル層２Ｅの上部に互いに
離間した状態で形成された一対の半導体領域（第７半導
体領域）５Ｐ1,５Ｐ2 と、その一対の半導体領域５Ｐ1,
５Ｐ2 の間に形成されたパンチスルーストッパ（第８半
導体領域）５Ｐ3 と、エピタキシャル層２Ｅ上に形成さ
れたゲート絶縁膜５Ｐ4 と、ゲート絶縁膜５Ｐ4 上に形
成されたゲート電極５Ｐ5 とである。

【００８０】半導体領域５Ｐ1,５Ｐ2 は、ｐＭＯＳ５Ｐ
のソース・ドレイン領域を構成する領域であり、半導体
領域５Ｐ1,５Ｐ2 には、例えばｐ形不純物のホウ素が導
入されている。半導体領域５Ｐ1,５Ｐ2 の不純物濃度
は、例えば0.５×１０²⁰〜５×１０²⁰atoms ／ｃｍ³程
度、好ましくは例えば１×１０²⁰atoms ／ｃｍ³程度で
ある。

【００８１】半導体領域５Ｐ1,５Ｐ2 の深さは、エピタ
キシャル層２Ｅの厚さの範囲内に入るように設定されて
おり、例えば0.１μｍ程度である。この場合、その最大
不純物濃度領域は、例えば0.０４μｍ〜0.０７μｍ程度
に設定されている。

【００８２】パンチスルーストッパ５Ｐ3 は、半導体領
域５Ｐ1,５Ｐ2 間のパンチスルー耐圧を向上させるため
に設けられた半導体領域であり、これを設けたことによ
り、ソース・ドレイン間のパンチスルー耐圧を向上させ
ることが可能となっている。

【００８３】パンチスルーストッパ５Ｐ3 には、例えば
ｎ形不純物のリンが導入されている。パンチスルースト
ッパ５Ｐ3 の不純物濃度は、エピタキシャル層２Ｅ1 の
不純物濃度よりも高く、例えば５×１０¹⁶〜１×１０¹⁸
atoms ／ｃｍ³程度、好ましくは例えば２×１０¹⁷atom
s ／ｃｍ³程度である。パンチスルーストッパ５Ｐ3の
深さは、その不純物濃度のピーク領域が半導体領域５Ｐ
1,５Ｐ2 の途中深さ位置に配置されるように設定されて
いる。

【００８４】ゲート絶縁膜５Ｐ4 は、例えば厚さ１８０
Å程度のＳｉＯ₂等からなり、エピタキシャル層２Ｅ上
に形成されている。これにより、以下の第１、第２の効
果を得ることが可能となっている。

【００８５】第１に、ゲート絶縁膜５Ｐ4 の膜質を向上
させることができるので、その耐圧を向上させることが
可能となっている。第２に、ゲート絶縁膜５Ｐ4 の欠陥
密度（所定範囲内において欠陥が発生する数）を１桁以
上も改善（低減）することが可能となっている。

【００８６】ゲート電極５Ｐ5 は、例えば低抵抗ポリシ
リコンの単層膜からなる。ただし、ゲート電極５Ｐ5
は、低抵抗ポリシリコンの単層膜に限定されるものでは
なく種々変更可能であり、例えば低抵抗ポリシリコン膜
上にＷＳｉ₂等のようなシリサイド膜を積層した構造と
しても良い。

【００８７】一方、ｎＭＯＳ５Ｎは、以下の構成要素を
有している。すなわち、エピタキシャル層２Ｅの上部に
互いに離間した状態で形成された一対の半導体領域（第
７半導体領域）５Ｎ1,５Ｎ2 と、その一対の半導体領域
５Ｎ1,５Ｎ2 の間に形成されたパンチスルーストッパ
（第８半導体領域）５Ｎ3 と、エピタキシャル層２Ｅ上
に形成されたゲート絶縁膜５Ｎ4 と、ゲート絶縁膜５Ｎ
4 上に形成されたゲート電極５Ｎ5 とである。

【００８８】半導体領域５Ｎ1,５Ｎ2 は、ｎＭＯＳ５Ｎ
のソース・ドレイン領域を構成する領域であり、半導体
領域５Ｎ1,５Ｎ2 には、例えばｎ形不純物のリンまたは
ヒ素が導入されている。半導体領域５Ｎ1,５Ｎ2 の不純
物濃度は、例えば0.５×１０²⁰〜５×１０²⁰atoms ／ｃ
ｍ³であり、好ましくは例えば１×１０²⁰atoms ／ｃｍ
³程度である。

【００８９】半導体領域５Ｎ1,５Ｎ2 の深さは、エピタ
キシャル層２Ｅの厚さの範囲内に入るように設定されて
おり、例えば0.１μｍ程度である。この場合、その最大
不純物濃度領域は、例えば0.０４μｍ〜0.０７μｍ程度
に設定されている。

【００９０】このように、半導体領域５Ｓ1,５Ｓ2 を低
不純物濃度のエピタキシャル層２Ｅ内に設けることによ
り、ドレインの接合容量を小さくすることができる。

【００９１】パンチスルーストッパ５Ｎ3 は、半導体領
域５Ｎ1,５Ｎ2 間のパンチスルー耐圧を向上させるため
に設けられた半導体領域であり、これを設けたことによ
り、ソース・ドレイン間のパンチスルー耐圧を向上させ
ることが可能となっている。

【００９２】パンチスルーストッパ５Ｎ3 には、例えば
ｐ形不純物のホウ素が導入されている。パンチスルース
トッパ５Ｎ3 の不純物濃度は、エピタキシャル層２Ｅ2
の不純物濃度よりも高く、例えば５×１０¹⁶〜１×１０
¹⁸atoms ／ｃｍ³程度、好ましくは例えば２×１０¹⁷at
oms ／ｃｍ³程度である。パンチスルーストッパ５Ｎ3
の深さは、その不純物濃度のピーク領域が半導体領域５
Ｎ1,５Ｎ2 の途中深さ位置に配置されるように設定され
ている。

【００９３】ゲート絶縁膜５Ｎ4 は、例えば厚さ１８０
Å程度のＳｉＯ₂等からなり、エピタキシャル層２Ｅ上
に形成されている。これにより、ｐＭＯＳ５Ｐと同様の
効果を得ることが可能となっている。すなわち、ゲート
絶縁膜５Ｐ4 の膜質を向上させることができるので、そ
の耐圧を向上させることができ、ゲート絶縁膜５Ｐ4の
欠陥密度を１桁以上も改善することが可能となってい
る。

【００９４】ゲート電極５Ｎ5 は、例えば低抵抗ポリシ
リコンの単層膜からなる。ただし、ゲート電極５Ｎ5
は、低抵抗ポリシリコンの単層膜に限定されるものでは
なく種々変更可能であり、例えば低抵抗ポリシリコン膜
上にタングステンシリサイド（ＷＳｉ₂)等のようなシリ
サイド膜を積層した構造としても良い。

【００９５】このような半導体基板２上には、例えばＳ
ｉＯ₂からなる絶縁膜６が堆積されている。絶縁膜６の
所定の位置には、上記したｐＭＯＳ５Ｐの半導体領域５
Ｐ1,５Ｐ2 およびｎＭＯＳ５Ｎの半導体領域５Ｎ1,５Ｎ
2 が露出するような接続孔７が穿孔されている。

【００９６】そして、ｐＭＯＳ５Ｐの半導体領域５Ｐ1,
５Ｐ2 は、接続孔７を通じてそれぞれ電極８Ｐ1,８Ｐ2
と電気的に接続されている。また、ｎＭＯＳ５Ｎの半導
体領域５Ｎ1,５Ｎ2 は、接続孔７を通じてそれぞれ電極
８Ｎ1,８Ｎ2 と電気的に接続されている。電極８Ｐ2,８
Ｎ2 は第１層配線８Ｌと一体的に形成されている。この
電極８Ｐ1,８Ｐ2,８Ｎ1,８Ｎ2 および第１層配線８Ｌ
は、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合
金からなる。

【００９７】絶縁膜６上には、例えばＳｉＯ₂膜と窒化
ケイ素（Ｓｉ₃Ｎ₄)膜とを下層から順に積層してなる表
面保護膜９が堆積されており、これによって電極８Ｐ1,
８Ｐ2,８Ｎ1,８Ｎ2 および第１層配線８Ｌが被覆されて
いる。なお、このような半導体基板２は、図示しないパ
ッケージ樹脂によって封止されている。

【００９８】次に、本実施例１の半導体集積回路装置
を、例えばアナログ回路に適用した場合の回路を図２に
示す。図２には、アナログ回路として、例えば差動増幅
回路１０が示されている。

【００９９】差動増幅回路１０を構成するｐＭＯＳ５Ｐ
ａ，５Ｐｂは負荷用の素子である。

【０１００】ｎＭＯＳ５Ｎａ，５Ｎｂは、入力用の素子
であり、その各々のゲート電極にそれぞれ入力端子ＩＮ
1,ＩＮ2 が電気的に接続されている。ｎＭＯＳ５Ｎｃは
定電流回路用の素子である。

【０１０１】ｐＭＯＳ５ＰａとｎＭＯＳ５Ｎａとは、電
源電圧ＶDDと定電流回路を構成するｎＭＯＳ５Ｎａとの
間に直列に接続されている。また、ｐＭＯＳ５Ｐｂとｎ
ＭＯＳ５Ｎｂとは電源電圧ＶDDと定電流回路を構成する
ｎＭＯＳ５Ｎａとの間に直列に接続されている。なお、
ｐＭＯＳ５ＰｂとｎＭＯＳ５Ｎｂとを電気的に接続する
配線には、出力端子OUT が電気的に接続されている。

【０１０２】ｐＭＯＳ５Ｐａ，５Ｐｂのゲート電極は、
互いに電気的に接続されているとともに、ｐＭＯＳ５Ｐ
ａとｎＭＯＳ５Ｎａとを電気的に接続する配線とも電気
的に接続されている。

【０１０３】次に、本実施例１の半導体集積回路装置の
製造方法を図１および図３〜図１１によって説明する。

【０１０４】まず、図３に示すように、例えば比抵抗１
０Ωｃｍ、厚さ５００μｍ程度のｐ^-形のシリコン（Ｓ
ｉ）単結晶ウエハ等からなる半導体基板本体２Ｓを準備
する。この半導体基板本体２Ｓには、例えばｐ形不純物
のホウ素が、例えば１×１０¹⁵〜１０×１０¹⁵atoms ／
ｃｍ³程度、好ましくは例えば1.３×１０¹⁵atoms ／ｃ
ｍ³程度導入されている。

【０１０５】続いて、半導体基板本体２Ｓの主面上にＳ
ｉＯ₂等からなる絶縁膜を熱酸化法等によって形成した
後、その絶縁膜上にＳｉ₃Ｎ₄等からなる絶縁膜をＣＶ
Ｄ法等によって堆積し、さらに、それらの絶縁膜のう
ち、ｎウエル形成領域部分をフォトリソグラフィ技術お
よびエッチング技術によって除去することにより、絶縁
膜パターン１１ａ，１１ｂを形成する。

【０１０６】その後、絶縁膜パターン１１ａ，１１ｂを
マスクとして、半導体基板本体２Ｓの主面に、例えばｎ
形不純物のリンをイオン打ち込みした後、半導体基板本
体２Ｓに対して熱酸化処理を施すことにより、図４に示
すように、ｎ形不純物の含有されたウエル３ａを半導体
基板本体２Ｓの上部に形成する。

【０１０７】なお、この処理の際に、ｎウエル形成領域
における半導体基板本体２Ｓの露出部に、例えばＳｉＯ
₂からなる厚い絶縁膜１２が形成される。

【０１０８】次いで、絶縁膜パターン１１ａ，１１ｂを
除去した後、絶縁膜１２をマスクとして、半導体基板本
体２Ｓの主面に、例えばｐ形不純物のホウ素をイオン打
ち込みし、さらに、半導体基板本体２Ｓに対して熱処理
を施すことにより、図５に示すように、ｐ形不純物の含
有されたウエル３ｂを上記ウエル３ａに隣接するように
半導体基板本体２Ｓの上部に形成する。

【０１０９】ここで、ウエル３ａ，３ｂの不純物濃度
は、例えば１×１０¹⁷atoms ／ｃｍ³程度以上の高濃度
に設定することが可能となっている。このため、本実施
例１においては、ウエル３ａ，３ｂをあまり深くしない
でも、ＭＯＳ・ＦＥＴのドレインと半導体基板本体２Ｓ
との間におけるパンチスルー耐圧を増大させることが可
能となっている。また、ウエル３ａ，３ｂの不純物濃度
を高く設定できるので、ラッチアップ耐性やソフトエラ
ー耐性も向上させることが可能となっている。

【０１１０】続いて、半導体基板本体２Ｓに対して、例
えばモノシラン（ＳｉＨ₄)ガスと水素（Ｈ₂)ガスとを用
いて、例えば８００℃〜１０００℃程度のＣＶＤ処理
（エピタキシャル成長処理）等を施すことにより、図６
に示すように、半導体基板本体２Ｓの主面上に、例えば
厚さ0.３μｍ〜3.０μｍ程度の不純物の含有されていな
い、いわゆるノンドープのＳｉ単結晶からなるエピタキ
シャル層２Ｅを形成する。このようにして、半導体基板
本体２Ｓ上にエピタキシャル層２Ｅが積層されてなる半
導体基板２を形成する。

【０１１１】その後、図７に示すように、半導体基板２
に対して、例えばＬＯＣＯＳ（Local Oxidization of S
ilicon）酸化処理を施すことにより、素子分離領域にフ
ィールド絶縁膜４を形成する。ここで、本実施例１にお
いては、フィールド絶縁膜４の底部が半導体基板本体２
Ｓの上部に達するようにする。

【０１１２】ただし、本実施例１においては、ウエル３
ａ，３ｂの不純物濃度を高く設定でき、素子分離を良好
に行うことができるので、フィールド絶縁膜４の下層に
チャネルストッパを形成する必要がほとんどない。

【０１１３】このため、チャネルストッパを形成するた
めの不純物導入工程を削減することができるので、半導
体集積回路装置の製造時間を短縮することができる。ま
た、チャネルストッパに起因する寄生容量を無くすこと
ができるので、半導体集積回路装置の動作速度を向上さ
せることができる。さらに、ドレイン耐圧は、ドレイン
端部とチャネルストッパとの端部との重なり部分によっ
て規制されていたが、そのチャネルストッパを無くすこ
とができるので、ドレイン耐圧を向上させることができ
る。

【０１１４】次いで、図８に示すように、ウエル３ａの
領域が露出するようなフォトレジストパターン１３ａを
マスクとして、ウエル３ａ上のエピタキシャル層２Ｅ1
に、例えばｎ形不純物のリンをイオン打ち込みする。こ
の際のドーズ量は、例えば１×１０¹¹ions／ｃｍ²程度
である。

【０１１５】続いて、フォトレジストパターン１３ａを
除去した後、ウエル３ｂの領域が露出するようなフォト
レジストパターン（図示せず）を形成し、これをマスク
として、ウエル３ｂ上のエピタキシャル層２Ｅ2 に、例
えばｐ形不純物のホウ素をイオン打ち込みする。この際
のドーズ量は、例えば１×１０¹¹ions／ｃｍ²程度であ
る。

【０１１６】その後、半導体基板２に対して熱処理を施
すことにより、エピタキシャル層２Ｅ1,２Ｅ2 の不純物
濃度を所定値に設定し、その領域に形成されるＭＯＳ・
ＦＥＴの電気的特性を制御する。

【０１１７】ただし、ここでは、このエピタキシャル層
２Ｅ1,２Ｅ2 の全領域に不純物を導入しているが、これ
に限定されるものではなく、例えば不純物をＭＯＳ・Ｆ
ＥＴのチャネル領域のみに導入するようにしても良い。
また、この不純物導入工程は、フィールド絶縁膜４を形
成するためのＬＯＣＯＳ酸化処理の前に行っても良い。

【０１１８】次いで、半導体基板２上にエピタキシャル
層２Ｅ1 の領域が露出するフォトレジストパターン（図
示せず）を形成した後、それをマスクとして、例えばｎ
形不純物のリンをスルー膜（図示せず）を介してエピタ
キシャル層２Ｅ1 にイオン打ち込みする。この際のドー
ズ量は、例えば１×１０¹²ions／ｃｍ²程度である。

【０１１９】続いて、そのフォトレジストパターンを除
去した後、エピタキシャル層２Ｅ2の領域が露出するフ
ォトレジストパターン（図示せず）を形成し、これをマ
スクとして、例えばｐ形不純物のホウ素をスルー膜（図
示せず）を介してエピタキシャル層２Ｅ2 にイオン打ち
込みする。この際のドーズ量は、例えば１×１０¹ions
／ｃｍ²程度である。

【０１２０】その後、半導体基板２に対して熱処理を施
すことにより、図９に示すように、エピタキシャル層２
Ｅにパンチスルーストッパ５Ｐ3,５Ｎ3 を形成する。こ
のパンチスルーストッパ５Ｐ3,５Ｎ3 の深さは、その不
純物濃度の最大ピーク部が、例えばエピタキシャル層２
Ｅの主面から深さ0.０５μｍ程度の位置に形成されるよ
うに設定されている。

【０１２１】次いで、上記したスルー膜を除去した後、
エピタキシャル層２Ｅ1,２Ｅ2 上に、ゲート絶縁膜５Ｐ
4,５Ｎ4 を熱酸化法等によって形成する。

【０１２２】続いて、半導体基板２上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって堆積
した後、その導体膜をフォトリソグラフィ技術およびエ
ッチング技術によってパターニングすることにより、図
１０に示すように、ゲート電極５Ｐ5,５Ｎ5 をゲート絶
縁膜５Ｐ4,５Ｎ4 上に形成する。

【０１２３】その後、ゲート電極５Ｐ5,５Ｎ5 をマスク
として、エピタキシャル層２Ｅ1,２Ｅ2 にそれぞれ別々
のフォトレジストマスクを用いて導電形の異なる不純物
を導入することにより、一対の半導体領域５Ｐ1,５Ｐ2,
５Ｎ1,５Ｎ2 を自己整合に形成する。このようにしてエ
ピタキシャル層２Ｅ1 上に、ｐＭＯＳ５Ｐを形成し、エ
ピタキシャル層２Ｅ2 上に、ｎＭＯＳ５Ｎを形成する。

【０１２４】この半導体領域５Ｐ1,５Ｐ2,５Ｎ1,５Ｎ2
の不純物濃度は、例えば0.５×１０²⁰〜５×１０²⁰atom
s ／ｃｍ³程度、好ましくは、例えば１×１０²⁰atoms
／ｃｍ³程度である。また、半導体領域５Ｐ1,５Ｐ2,５
Ｎ1,５Ｎ2 の底部の深さは、パンチスルーストッパ５Ｐ
3,５Ｎ3 よりも深く、ウエル３ａ，３ｂよりは浅くなる
ように設定されている。

【０１２５】次いで、図１１に示すように、半導体基板
２上に、例えばＳｉＯ₂からなる絶縁膜６をＣＶＤ法等
によって堆積した後、その絶縁膜６に、半導体領域５Ｐ
1,５Ｐ2,５Ｎ1,５Ｎ2 が露出するような接続孔７をフォ
トリソグラフィ技術およびエッチング技術によって穿孔
する。

【０１２６】続いて、半導体基板２上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜をスパッタリング法また
は蒸着法等によって堆積した後、その導体膜をフォトリ
ソグラフィ技術およびエッチング技術によってパターニ
ングすることにより、図１に示した電極８Ｐ1,８Ｐ2,８
Ｎ1,８Ｎ2 および第１層配線８Ｌを形成する。

【０１２７】その後、半導体基板２上に、例えばＳｉＯ
₂膜とＳｉ₃Ｎ₄とをＣＶＤ法等によって下層から順に
積層することにより表面保護膜９を形成した後、その表
面保護膜９の一部にボンディングパッド用の接続孔を穿
孔し、半導体集積回路装置の製造を終了する。

【０１２８】このように、本実施例１によれば、以下の
効果を得ることが可能となる。

【０１２９】(1).高不純物濃度のウエル３ａ，３ｂ上
に、低不純物濃度のエピタキシャル層２Ｅを設け、その
エピタキシャル層２Ｅ1,２Ｅ2 上にｐＭＯＳ５Ｐおよび
ｎＭＯＳ５Ｎを設けたことにより、ｐＭＯＳ５Ｐおよび
ｎＭＯＳ５Ｎの特性（しきい値電圧や基板効果等）を、
ウエル３ａ，３ｂや半導体基板本体２Ｓの不純物に影響
されることなく精度良く設定することができるので、ｐ
ＭＯＳ５ＰおよびｎＭＯＳ５Ｎの特性変動を抑え、その
特性の設定精度を向上させることが可能となる。

【０１３０】(2).ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎを低
不純物濃度のエピタキシャル層２Ｅ1,２Ｅ2 上に設けた
ことにより、ドレインの接合容量を小さくすることがで
きるとともに、これによりｐＭＯＳ５ＰおよびｎＭＯＳ
５Ｎのテーリング特性を改善することができるので、半
導体集積回路装置の動作速度を向上させることが可能と
なる。

【０１３１】(3).ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎ等を
低不純物濃度のエピタキシャル層２Ｅに形成することに
より、基板効果を小さくすることが可能となる。

【０１３２】(4).高不純物濃度のウエル３ａ，３ｂ上
に、低不純物濃度のエピタキシャル層２Ｅを設け、その
エピタキシャル層２Ｅ1,２Ｅ2 上にｐＭＯＳ５Ｐおよび
ｎＭＯＳ５Ｎを設けたことにより、ウエル３ａ，３ｂの
不純物濃度をｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎの特性と
はほぼ独立して設定することができるので、ウエル３
ａ，３ｂの不純物濃度を従来よりも高く設定することが
可能となる。

【０１３３】(5).上記(4) により、ＣＭＯＳ回路のラッ
チアップ耐性を向上させることが可能となる。

【０１３４】(6).上記(5) により、ラッチアップ破壊に
対する回路レイアウト設計余裕を大きくすることが可能
となる。

【０１３５】(7).上記(4) により、ソフトエラー耐性を
向上させることが可能となる。

【０１３６】(8).上記(4) により、半導体基板における
パンチスルー耐性を向上させることが可能となる。

【０１３７】(9).上記(3),(6) により、半導体集積回路
装置の回路設計を容易にすることが可能となる。

【０１３８】(10). 上記(4) により、ウエル３ａ，３ｂ
を従来よりも浅くすることができるので、ウエル３ａ，
３ｂを形成するための熱処理の時間を大幅に短縮するこ
とが可能となる。例えば処理温度を一定にした場合にお
いて、従来、例えば６時間程度かけていたのを、例えば
３０分程度にすることが可能となる。

【０１３９】(11). 上記(10)により、熱処理に起因する
半導体基板本体２Ｓの反りや結晶欠陥等の発生を大幅に
低減することが可能となる。

【０１４０】(12). 上記(4) により、フィールド絶縁膜
４の下層にチャネルストッパを形成しなくても良いの
で、チャネルストッパを形成するための不純物導入工程
を削減することができる。このため、半導体集積回路装
置の製造時間を短縮することが可能となる。

【０１４１】(13). 上記(4) により、フィールド絶縁膜
４の下層にチャネルストッパを形成しなくても良いの
で、チャネルストッパを形成するための不純物導入工程
を削減することができる。このため、その不純物導入に
起因する半導体基板本体２Ｓの結晶欠陥等を防止するこ
とが可能となる。

【０１４２】(14). 上記(4) により、フィールド絶縁膜
４の下層にチャネルストッパを形成しなくても良いの
で、チャネルストッパに起因する寄生容量を無くすこと
ができる。このため、半導体集積回路装置の動作速度を
向上させることが可能となる。

【０１４３】(15). 上記(4) により、フィールド絶縁膜
４の下層にチャネルストッパを形成しなくても良いの
で、ドレイン端部とチャネルストッパとの端部との重な
り部分によって規制されるドレイン耐圧を向上させるこ
とが可能となる。

【０１４４】(16). ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎ等
を低不純物濃度のエピタキシャル層２Ｅに形成すること
により、ドレインの接合耐圧を向上させることが可能と
なる。

【０１４５】(17). ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎの
ゲート絶縁膜５Ｐ4,５Ｎ4 をエピタキシャル層２Ｅ上に
形成したことにより、ゲート絶縁膜５Ｐ4,５Ｎ4 の膜質
を向上させることができるので、その耐圧を向上させる
ことが可能となる。

【０１４６】(18). ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎの
ゲート絶縁膜５Ｐ4,５Ｎ4 をエピタキシャル層２Ｅ上に
形成したことにより、ゲート絶縁膜５Ｐ4 の欠陥密度を
１桁以上も改善（低減）することが可能となる。

【０１４７】(19). 低不純物濃度のエピタキシャル層２
Ｅに形成されたｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎの各々
にパンチスルーストッパ５Ｐ3,５Ｎ3 を設けたことによ
り、ｐＭＯＳ５ＰおよびｎＭＯＳ５Ｎの各々のソース・
ドレイン間におけるパンチスルー耐圧を向上させること
が可能となる。

【０１４８】(20). 本構造を有するＭＯＳ・ＦＥＴによ
って差動増幅回路１０を構成することにより、差動増幅
回路１０を構成するｐＭＯＳ５Ｐａ，５ＰｂおよびｎＭ
ＯＳ５Ｎａ〜５Ｎｃのゲート絶縁膜の膜質を良好にする
ことができるので、雑音、特に１／ｆ雑音の小さい差動
増幅回路１０を得ることが可能となる。

【０１４９】(21). 本構造を有するＭＯＳ・ＦＥＴによ
って差動増幅回路１０を構成することにより、差動増幅
回路１０を構成するｐＭＯＳ５Ｐａ，５ＰｂおよびｎＭ
ＯＳ５Ｎａ〜５Ｎｃのソース・ドレインの底面が低不純
物濃度のエピタキシャル層２Ｅに面しているために、負
荷容量を小さくすることができるので、カットオフ周波
数を高くでき、差動増幅回路１０の高周波特性を改善す
ることが可能となる。

【０１５０】(22). 本構造を有するＭＯＳ・ＦＥＴによ
って差動増幅回路１０を構成することにより、基板効果
を小さくでき、しきい値電圧をチャネルドープによるイ
オン打ち込み量によって一義的に決めることができるの
で、差動に用いているｎＭＯＳ５Ｎａ，５Ｎｂのオフセ
ット電圧を小さくすることが可能となる。

【０１５１】(23). 本構造を有するＭＯＳ・ＦＥＴによ
って差動増幅回路１０を構成することにより、差動増幅
回路１０を構成するｐＭＯＳ５Ｐａ，５ＰｂおよびｎＭ
ＯＳ５Ｎａ〜５Ｎｃが低不純物濃度のエピタキシャル層
２Ｅに形成されているために、低電流領域のサブスレシ
ュホールド係数を小さくすることができ、すなわち、電
流ー電圧特性の傾斜を大きくすることができるので、低
電圧動作が可能となる。

【０１５２】(24). 本構造を有するＭＯＳ・ＦＥＴによ
って差動増幅回路１０を構成することにより、パンチス
ルーストッパ５Ｐ3,５Ｎ3 と、ゲート絶縁膜５Ｐ4,５Ｎ
4 との境界面からの距離を適切に選ぶことにより、アー
リ電圧を大きくとることができるので、差動増幅回路１
０の利得を増大させることが可能となる。

【０１５３】（実施例２）図１２は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０１５４】本発明者は前記実施例１の構造を入出力回
路や電源間に付加される静電保護回路を有する半導体集
積回路装置に適用した場合について詳しく検討した結
果、本構造を用いると、静電保護回路用の素子の静電破
壊耐圧が低下する場合があることが判明した。

【０１５５】一般的に静電保護回路用の素子はＭＯＳ・
ＦＥＴやフィールド絶縁膜下に寄生的に形成される横形
のバイポーラトランジスタによって構成されることが多
い。

【０１５６】この場合、コレクタ／ベース接合のアバラ
ンシェ現象で発生した多数キャリヤがベース電流とな
り、そのバイポーラトランジスタを駆動することで流れ
る小数キャリヤを放電するようになっている。

【０１５７】しかし、前記実施例１の構造を静電保護回
路を有する半導体集積回路装置に適用した場合、静電保
護回路用の素子におけるベース領域の不純物濃度が縦方
向に分布を持つ可能性がある。すなわち、その不純物濃
度が半導体基板の深さ方向において不均一となる可能性
がある。特に、ＭＯＳ・ＦＥＴの下部に形成された横形
のバイポーラトランジスタは確実にこの分布を持つこと
になる。

【０１５８】そして、この不純物分布が、バイポーラト
ランジスタの駆動時にベース領域における小数キャリヤ
分布に偏りを生じさせ、コレクタ／ベース接合部での電
流集中を招く結果、静電保護回路用の素子における静電
破壊耐圧が低下するものである。

【０１５９】本実施例２は、この課題を解決するための
構造を提案するものである。その構造を図１２によって
説明する。図１２の右側は内部回路領域Ａを示し、左側
は静電保護回路領域Ｂを示している。

【０１６０】内部回路の構成は、前記実施例１とほぼ同
じである。ただし、本実施例２においては、ｐ形不純物
のホウ素を含有するウエル３ｂと、フィールド絶縁膜４
との接触領域にチャネルストッパ１４が形成されてい
る。チャネルストッパ１４には、例えばｐ形不純物のホ
ウ素が導入されている。その不純物濃度は、例えば１×
１０¹⁷〜５×１０¹⁷atoms ／ｃｍ³程度、好ましくは、
例えば２×１０¹⁷atoms／ｃｍ³程度である。

【０１６１】これは、ｐ形不純物のホウ素の場合、フィ
ールド絶縁膜４を形成する際に拡散されてしまい、その
接触領域における不純物濃度が充分に確保されない場合
があるので、これを補償するためにチャネルストッパ１
４を設けている。それ以外は、前記実施例１と同様であ
る。

【０１６２】静電保護回路領域Ｂには、横形ｎｐｎのバ
イポーラトランジスタ１５ａと横形ｐｎｐのバイポーラ
トランジスタ１５ｂとが形成されている。本実施例２に
おいては、この静電保護回路領域Ｂにおけるエピタキシ
ャル層２Ｅ3,２Ｅ4 の不純物濃度が、ウエル３ａ，３ｂ
の不純物濃度と同等かまたはそれ以上に設定されてい
る。すなわち、エピタキシャル層２Ｅ3,２Ｅ4 の不純物
濃度は、例えば１×１０¹⁷atoms ／ｃｍ³程度またはそ
れ以上に設定されている。

【０１６３】そして、ここでは、エピタキシャル層２Ｅ
3,２Ｅ4 における不純物分布が、全体的に可能な限り一
様になるように、または、エピタキシャル層２Ｅ3,２Ｅ
4 の表面部分の不純物濃度が高くなるように形成されて
いる。

【０１６４】これにより、エピタキシャル層２Ｅ3,２Ｅ
4 において部分的に低濃度となる領域を無くすことがで
きるので、静電保護回路用のバイポーラトランジスタ１
５ａ，１５ｂの動作時にベース領域１５ａ1,１５ｂ1 に
おける小数キャリヤの偏りを無くすことができるように
なっている。

【０１６５】このため、エピタキシャル層２Ｅ3,２Ｅ4
内において局部的な電流集中が発生するのを防ぐことが
でき、コレクタ／ベース接合部において電流を一様に流
すことができるので、静電保護回路用のバイポーラトラ
ンジスタ１５ａ，１５ｂにおける静電破壊耐圧の低下を
防止することが可能となっている。

【０１６６】このエピタキシャル層２Ｅ3,２Ｅ4 の不純
物濃度は、例えば通常のフォトリソグラフィ技術とイオ
ン注入技術によって設定されている。

【０１６７】すなわち、まず、半導体基板２上にエピタ
キシャル層２Ｅ3 の領域が露出するフォトレジストパタ
ーン（図示せず）を形成した後、それをマスクとして、
例えばｎ形不純物のリンをスルー膜（図示せず）を介し
てエピタキシャル層２Ｅ3 にイオン打ち込みする。この
際のドーズ量は、例えば１×１０¹³ions／ｃｍ²程度で
ある。

【０１６８】続いて、そのフォトレジストパターンを除
去した後、エピタキシャル層２Ｅ4の領域が露出するフ
ォトレジストパターン（図示せず）を形成し、これをマ
スクとして、例えばｐ形不純物のホウ素をスルー膜（図
示せず）を介してエピタキシャル層２Ｅ4 にイオン打ち
込みする。この際のドーズ量は、例えば１×１０¹³ions
／ｃｍ²程度である。

【０１６９】その後、半導体基板２に対して熱処理を施
すことにより、エピタキシャル層２Ｅ3,２Ｅ4 の不純物
濃度および分布を設定する。

【０１７０】このように、本実施例２においては、前記
実施例１で得られた(1) 〜(11)および(16)〜(24)の効果
の他に、以下の効果を得ることが可能となっている。

【０１７１】すなわち、静電保護回路領域Ｂにおけるエ
ピタキシャル層２Ｅ3,２Ｅ4 の不純物濃度を、ウエル３
ａ，３ｂの不純物濃度と同等かまたはそれ以上に設定
し、そのエピタキシャル層２Ｅ3,２Ｅ4 における不純物
分布が全体的に可能な限り一様になるように、または、
エピタキシャル層２Ｅ3,２Ｅ4 の表面部分の不純物濃度
が高くなるように形成したことにより、エピタキシャル
層２Ｅ3,２Ｅ4 において部分的に低濃度となる領域を無
くすことができるので、静電保護回路用のバイポーラト
ランジスタ１５ａ，１５ｂの動作時にベース領域におけ
る小数キャリヤの偏りを無くすことが可能となる。この
ため、エピタキシャル層２Ｅ3,２Ｅ4 内において局部的
な電流集中が発生するのを防ぐことができ、コレクタ／
ベース接合部において電流を一様に流すことができるの
で、静電保護回路用のバイポーラトランジスタ１５ａ，
１５ｂにおける静電破壊耐圧の低下を防止することが可
能となる。

【０１７２】（実施例３）図１３は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０１７３】本発明者は前記実施例１の構造をＤＲＡＭ
（Dynamic RAM)を有する半導体集積回路装置に適用した
場合について詳しく検討した結果、本構造を用いるとＤ
ＲＡＭの容量素子部でのキャリヤ保持特性が低下する場
合があることが判明した。

【０１７４】メモリ回路の場合は、容量素子部に蓄えら
れたキャリアの保持特性が重要な性能指数となる。この
保持特性は、容量素子部に蓄えられている電荷量とメモ
リ回路のｐｎ接合リーク電流とでほぼ決定されるが、配
線や封止樹脂材料に含まれる放射線物質から半導体基板
に放射されたα線により生じる電子・正孔対の影響を受
けて蓄積電荷が消失する、いわゆるソフトエラー現象に
対しても考慮する必要がある。

【０１７５】ここで、前記実施例１の構造をメモリ回路
に適用した場合、接合容量が小さいとともに、高濃度の
不純物領域がウエル３ａ，３ｂ以外に無いためα線によ
ってウエル３ａ，３ｂで生じたキャリアに対するバリア
層が無く保持特性が低下する場合が生じる。

【０１７６】本実施例３は、この課題を解決するための
構造を提案するものである。その構造を図１３によって
説明する。図１３の右側は内部回路領域Ａを示し、左側
はメモリセルアレイＭを示している。

【０１７７】内部回路の構成は、前記実施例１とほぼ同
じである。ただし、本実施例３においては、前記実施例
２と同じ理由により、ｐ形不純物のホウ素を含有するウ
エル３ｂと、フィールド絶縁膜４との接触領域にチャネ
ルストッパ１４が形成されている。それ以外は、前記実
施例１と同じである。

【０１７８】メモリセルアレイＭには、複数のメモリセ
ルＭＣが配置されている。メモリセルＭＣは、トランス
ファＭＯＳ・ＦＥＴ１６とキャパシタ１７とによって構
成されている。

【０１７９】トランスファＭＯＳ・ＦＥＴ１６は、以下
の構成要素を有している。すなわち、エピタキシャル層
２Ｅの上部に互いに離間した状態で形成された一対の半
導体領域１６Ｎ1,１６Ｎ2 と、エピタキシャル層２Ｅ上
に形成されたゲート絶縁膜１６Ｎ3 と、ゲート絶縁膜１
６Ｎ3 上に形成されたゲート電極１６Ｎ4 とである。

【０１８０】半導体領域１６Ｎ1,１６Ｎ2 は、トランス
ファＭＯＳ・ＦＥＴ１６のソース・ドレイン領域を構成
する領域であり、半導体領域１６Ｎ1,１６Ｎ2 には、例
えばｎ形不純物のリンまたはヒ素が導入されている。

【０１８１】半導体領域１６Ｎ1,１６Ｎ2 の不純物濃度
は、例えば１×１０¹⁸〜５×１０²⁰atoms ／ｃｍ³であ
り、好ましくは、例えば３×１０¹⁸atoms ／ｃｍ³程度
である。半導体領域１６Ｎ1,１６Ｎ2 の深さは、エピタ
キシャル層２Ｅの厚さの範囲内に入るように設定されて
いる。ＤＲＡＭのメモリセルにおいてはソース・ドレイ
ン濃度は周辺回路を構成するＭＯＳＦＥＴのソース・ド
レイン濃度よりも低くしている。

【０１８２】一方の半導体領域１６Ｎ1 は、絶縁膜６に
穿孔された接続孔７を通じてデータ線８DLと電気的に接
続されている。データ線８DLは、例えばＡｌ−Ｓｉ−Ｃ
ｕ合金からなり、第１層配線８Ｌ等と同時に形成されて
いる。

【０１８３】他方の半導体領域１６Ｎ2 は、キャパシタ
１７と電気的に接続されている。キャパシタ１７は、以
下の構成要素を有している。すなわち、トランスファＭ
ＯＳ・ＦＥＴ１６の一方の半導体領域１６Ｎ2 に電気的
に接続された下部電極１７ａと、下部電極１７ａ上に形
成された容量絶縁膜１７ｂと、容量絶縁膜１７ｂ上に形
成された上部電極１７ｃとである。

【０１８４】下部電極１７ａは、例えば低抵抗ポリシリ
コンまたはタングステンシリサイド（ＷＳｉ₂)等のよう
な導体膜からなる。容量絶縁膜１７ｂは、例えばＳｉ₃
Ｎ₄または酸化タンタル（ＴａＯ₃)等のような絶縁膜か
らなる。また、上部電極１７ｃは、例えば低抵抗ポリシ
リコンまたはＷＳｉ₂等のような導体膜からなる。

【０１８５】ところで、本実施例３においては、このメ
モリセルＭＣにおけるエピタキシャル層２Ｅ5,２Ｅ6 の
不純物濃度が、ウエル３ａ，３ｂの不純物濃度と同等か
またはそれ以上に設定されている。すなわち、エピタキ
シャル層２Ｅ5,２Ｅ6 の不純物濃度は、例えば１×１０
¹⁷atoms ／ｃｍ³程度またはそれ以上に設定されてい
る。

【０１８６】これにより、エピタキシャル層２Ｅ5,２Ｅ
6 における接合容量を増大させることができるととも
に、α線により生じた電子・正孔対によるキャリアがキ
ャパシタ１７に侵入するのを防ぐバリア層を形成するこ
とができるので、前記実施例１の構造をＤＲＡＭを有す
る半導体集積回路装置に適用した場合でもメモリ保持特
性の低下を防止することが可能となっている。

【０１８７】このエピタキシャル層２Ｅ5,２Ｅ6 の不純
物濃度は、ゲート絶縁膜５Ｐ4,５Ｎ4,１６Ｎ3 を形成し
た後、例えば通常のフォトリソグラフィ技術とイオン注
入技術によって設定されている。

【０１８８】すなわち、まず、半導体基板２上にメモリ
セルアレイＭにおけるエピタキシャル層２Ｅ5,２Ｅ6 の
領域が露出するフォトレジストパターン（図示せず）を
形成した後、それをマスクとして、例えばｎ形不純物の
リンをスルー膜（図示せず）を介してエピタキシャル層
２Ｅ5,２Ｅ6 にイオン打ち込みする。この際のドーズ量
は、例えば１×１０¹³ions／ｃｍ²程度である。その
後、半導体基板２に対して熱処理を施すことにより、エ
ピタキシャル層２Ｅ3,２Ｅ4 の不純物濃度および分布を
設定する。

【０１８９】このように、本実施例３においては、前記
実施例１で得られた(1) 〜(11)および(16)〜(24)の効果
の他に、以下の効果を得ることが可能となっている。

【０１９０】すなわち、メモリセルアレイＭにおけるエ
ピタキシャル層２Ｅ5,２Ｅ6 の不純物濃度を、ウエル３
ａ，３ｂの不純物濃度と同等かまたはそれ以上に設定し
たことにより、エピタキシャル層２Ｅ5,２Ｅ6 における
接合容量を増大させることができるとともに、α線によ
り生じた電子・正孔対によるキャリアがキャパシタ１７
に侵入するのを防ぐバリア層を形成することができるの
で、ＤＲＡＭを有する半導体集積回路装置のメモリ保持
特性の低下を防止することが可能となる。

【０１９１】（実施例４）図１４は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０１９２】本実施例４の半導体集積回路装置は、例え
ば前記実施例３と同じＤＲＡＭを有する半導体集積回路
装置である。ただし、本実施例４においては、図１４に
示すように、メモリセルアレイＭにおけるエピタキシャ
ル層２Ｅ5,２Ｅ6 において、キャパシタ１７が接続され
る半導体領域１６Ｎ2 の下層および周囲近傍のみが、ウ
エル３ａ，３ｂの不純物濃度と同等かまたはそれ以上に
設定されている。

【０１９３】そして、データ線８DLが接続される半導体
領域１６Ｎ1 の下層および周囲近傍の不純物濃度は、前
記実施例１と同様に低く設定され、その低不純物濃度の
領域には前記実施例１と同様にパンチスルーストッパ
（第８半導体領域）１６Ｎ5 が設けられている。これ以
外は、前記実施例３と同じである。

【０１９４】これにより、本実施例４においては、デー
タ線８DLの負荷容量を増やすことなく、前記実施例３の
効果を得ることが可能となる。すなわち、ＤＲＡＭを有
する半導体集積回路装置のデータ転送速度およびメモリ
保持特性の低下を共に防止することが可能となる。

【０１９５】（実施例５）図１５は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０１９６】本実施例５においては、前記実施例１の構
造をＳＲＡＭ（Static RAM）を有する半導体集積回路装
置に適用した場合を説明する。

【０１９７】この場合も前記実施例３と同様の問題が生
じる。すなわち、メモリ保持特性の低下である。本実施
例５は、この課題を解決するための構造を提案するもの
である。その構造を図１５によって説明する。図１５の
右側は内部回路領域Ａを示し、左側はメモリセルアレイ
Ｍを示している。

【０１９８】内部回路の構成は、前記実施例１とほぼ同
じである。ただし、本実施例５においても、前記実施例
２と同じ理由により、ｐ形不純物のホウ素を含有するウ
エル３ｂと、フィールド絶縁膜４との接触領域にチャネ
ルストッパ１４が形成されている。これ以外は、前記実
施例１と同じである。

【０１９９】メモリセルアレイＭには、トランスファＭ
ＯＳ・ＦＥＴ１８とドライバＭＯＳ・ＦＥＴ１９とが配
置されている。

【０２００】トランスファＭＯＳ・ＦＥＴ１８は、以下
の構成要素を有している。すなわち、エピタキシャル層
２Ｅの上部に互いに離間した状態で形成された一対の半
導体領域１８Ｎ1,１８Ｎ2 と、エピタキシャル層２Ｅ上
に形成されたゲート絶縁膜１８Ｎ3 と、ゲート絶縁膜１
８Ｎ3 上に形成されたゲート電極１８Ｎ4 とである。

【０２０１】半導体領域１８Ｎ1,１８Ｎ2 は、トランス
ファＭＯＳ・ＦＥＴ１８のソース・ドレイン領域を構成
する領域であり、半導体領域１８Ｎ1,１８Ｎ2 には、例
えばｎ形不純物のリンまたはヒ素が導入されている。

【０２０２】半導体領域１８Ｎ1,１８Ｎ2 の不純物濃度
は、例えば0.５×１０²⁰〜５×１０²⁰atoms ／ｃｍ³で
あり、好ましくは例えば１×１０²⁰atoms ／ｃｍ³程度
である。半導体領域５Ｎ1,５Ｎ2 の深さは、エピタキシ
ャル層２Ｅの厚さの範囲内に入るように設定されてい
る。

【０２０３】トランスファＭＯＳ・ＦＥＴ１８の一方の
半導体領域１８Ｎ1 は、絶縁膜６に穿孔された接続孔７
を通じてデータ線８DLと電気的に接続されている。ま
た、トランスファＭＯＳ・ＦＥＴ１８の他方の半導体領
域１８Ｎ2 は、接続孔７ａを通じてドライバＭＯＳ・Ｆ
ＥＴ１９のゲート電極１９Ｎ1 と電気的に接続されてい
る。

【０２０４】本実施例５においては、このメモリセルア
レイＭにおけるエピタキシャル層２Ｅ5,２Ｅ6 の不純物
濃度が、ウエル３ａ，３ｂの不純物濃度と同等かまたは
それ以上に設定されている。すなわち、エピタキシャル
層２Ｅ5,２Ｅ6 の不純物濃度は、例えば１×１０¹⁷atom
s ／ｃｍ³程度またはそれ以上に設定されている。

【０２０５】これにより、エピタキシャル層２Ｅ5,２Ｅ
6 における接合容量を増大させることができるととも
に、α線により生じた電子・正孔対によるキャリアが情
報保持部に侵入するのを防ぐバリア層を形成することが
できるので、ＳＲＡＭを有する半導体集積回路装置のメ
モリ保持特性の低下を防止することが可能となってい
る。

【０２０６】なお、エピタキシャル層２Ｅ5,２Ｅ6 の不
純物濃度は、前記実施例３と同様に、ゲート絶縁膜５Ｐ
4,５Ｎ4,１８Ｎ3,１９Ｎ2 を形成した後、例えば通常の
フォトリソグラフィ技術とイオン注入技術によって設定
されている。

【０２０７】このように、本実施例５によれば、前記実
施例１で得られた(1) 〜(11)および(16)〜(24)の効果の
他に、以下の効果を得ることが可能となる。

【０２０８】すなわち、メモリセルアレイＭにおけるエ
ピタキシャル層２Ｅ5,２Ｅ6 の不純物濃度を、ウエル３
ａ，３ｂの不純物濃度と同等かまたはそれ以上に設定し
たことにより、エピタキシャル層２Ｅ5,２Ｅ6 における
接合容量を増大させることができるとともに、α線によ
り生じた電子・正孔対によるキャリアが情報保持部に侵
入するのを防ぐバリア層を形成することができるので、
メモリ保持特性の低下を防止することが可能となる。

【０２０９】（実施例６）図１６は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０２１０】本実施例６の半導体集積回路装置は、例え
ば前記実施例５と同じくＳＲＡＭを有する半導体集積回
路装置である。

【０２１１】ただし、本実施例６においては、図１６に
示すように、メモリセルアレイＭにおけるエピタキシャ
ル層２Ｅ5,２Ｅ6 において、ドライバＭＯＳ・ＦＥＴ１
９が形成される領域およびドライバＭＯＳ・ＦＥＴ１９
のゲート電極１９Ｎ1 が接続された半導体領域１８Ｎ2
の下層および周囲近傍のみが、ウエル３ａ，３ｂの不純
物濃度と同等かまたはそれ以上に設定されている。

【０２１２】そして、トランスファＭＯＳ・ＦＥＴ１８
の半導体領域１８Ｎ1,１８Ｎ2 のうち、データ線８DLが
接続される半導体領域１８Ｎ1 の下層および周囲近傍の
不純物濃度は、前記実施例１と同様に低く設定され、そ
の低不純物濃度の領域には前記実施例１と同様にパンチ
スルーストッパ１８Ｎ5 が設けられている。これ以外
は、前記実施例５と同じである。

【０２１３】これにより、本実施例６においては、デー
タ線８DLの負荷容量を増大させることなく、前記実施例
５の効果と同様の効果を得ることが可能となる。すなわ
ち、ＳＲＡＭを有する半導体集積回路装置のデータ転送
速度およびメモリ保持特性の低下を共に防止することが
可能となる。

【０２１４】（実施例７）図１７は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０２１５】本実施例７においては、ＥＥＰＲＯＭ（El
ectrically Erasable ProdrammableROM）を有する半導
体集積回路装置に適用した場合を説明する。

【０２１６】図１７の右側は内部回路領域Ａを示し、左
側はメモリセルアレイＭを示している。

【０２１７】内部回路の構成は、前記実施例１とほぼ同
じである。ただし、本実施例７においても、前記実施例
２と同じ理由により、ｐ形不純物のホウ素を含有するウ
エル３ｂと、フィールド絶縁膜４との接触領域にチャネ
ルストッパ１４が形成されている。これ以外は、前記実
施例１と同じである。

【０２１８】メモリセルアレイＭには、複数のメモリセ
ルＭＣ1 が配置されている。この場合のメモリセルＭＣ
1 は、以下の構成要素を有している。

【０２１９】すなわち、エピタキシャル層２Ｅの上部に
互いに離間した状態で形成された一対の半導体領域２０
Ｎ1,２０Ｎ2 と、エピタキシャル層２Ｅ上に形成された
ゲート絶縁膜２０Ｎ3 と、ゲート絶縁膜２０Ｎ3 上に形
成されたフローティングゲート電極２０Ｎ4 と、フロー
ティングゲート電極２０Ｎ4 上に形成された絶縁膜２０
Ｎ5 と、絶縁膜２０Ｎ5 上に形成されたコントロールゲ
ート電極２０Ｎ6 とである。

【０２２０】半導体領域２０Ｎ1,２０Ｎ2 には、例えば
ｎ形不純物のリンまたはヒ素が導入されている。半導体
領域２０Ｎ1,２０Ｎ2 の不純物濃度は、好ましくは、例
えば１×１０²⁰atoms ／ｃｍ³程度である。

【０２２１】半導体領域２０Ｎ1,２０Ｎ2 の深さは、エ
ピタキシャル層２Ｅの厚さの範囲内に入るように設定さ
れている。一方の半導体領域２０Ｎ1 は、絶縁膜６に穿
孔された接続孔７を通じてデータ線８DLと電気的に接続
されている。

【０２２２】フローティングゲート電極２０Ｎ4 は、情
報の記憶に寄与する電荷を蓄える電極である。コントロ
ールゲート電極２０Ｎ6 は、情報の記憶に寄与する電荷
の蓄積および放出を制御するための電極である。フロー
ティングゲート電極２０Ｎ4およびコントロールゲート
電極２０Ｎ6 は共に、例えば低抵抗ポリシリコンからな
る。

【０２２３】ところで、本実施例７においては、このメ
モリセルアレイＭにおけるエピタキシャル層２Ｅ5,２Ｅ
6 の不純物濃度が、ウエル３ａ，３ｂの不純物濃度と同
等かまたはそれ以上に設定されている。すなわち、エピ
タキシャル層２Ｅ5,２Ｅ6 の不純物濃度は、例えば１×
１０¹⁷atoms ／ｃｍ³程度またはそれ以上に設定されて
いる。

【０２２４】なお、エピタキシャル層２Ｅ5,２Ｅ6 の不
純物濃度は、前記実施例３と同様に、ゲート絶縁膜５Ｐ
4,５Ｎ4,１８Ｎ3,１９Ｎ2 を形成した後、例えば通常の
フォトリソグラフィ技術とイオン注入技術によって設定
されている。

【０２２５】メモリセルアレイＭにおけるエピタキシャ
ル層２Ｅ5,２Ｅ6 の不純物濃度を、ウエル３ａ，３ｂの
不純物濃度と同等かまたはそれ以上に設定したことによ
り、エピタキシャル層２Ｅ5 ，２Ｅ6 における接合容量
を増大させることができる。

【０２２６】（実施例８）図１８は本発明の他の実施例
である半導体集積回路装置の要部断面図、図１９〜図２
３は図１８の半導体集積回路装置の製造工程中における
要部断面図である。

【０２２７】本実施例８においては、図１８に示すよう
に、素子分離部が溝形構造となっている。これ以外は、
前記実施例１と同様である。

【０２２８】素子分離部２１は、半導体基板２のウエル
３ａ，３ｂに達するように形成された溝２１ａ内に絶縁
膜２１ｂ，２１ｃが埋め込まれて形成されている。溝２
１ａの表面に形成された絶縁膜２１ｂは、例えばＳｉＯ
₂からなり、熱酸化法等によって形成されている。絶縁
膜２１ｂの厚さは、例えば１０００Å程度である。

【０２２９】この絶縁膜２１ｂを熱酸化法によって形成
した理由は、以下の通りである。すなわち、溝２１ａの
表面は、エピタキシャル層２Ｅ、半導体基板本体２Ｓお
よびウエル３ａ，３ｂの接合部分と直接接触する部分で
あり素子特性に大きな影響を及ぼすので、その部分を保
護すべく、その絶縁膜２１ｂを良好な膜質が得られる熱
酸化法によって形成したのである。

【０２３０】また、溝２１ａ内の他方の絶縁膜２１ｃ
は、例えばＳｉＯ₂からなり、ＳＯＧ（Spin On Glass)
法等によって形成されている。なお、この絶縁膜２１ｃ
の形成方法は、ＳＯＧ法に限定されるものではなく、例
えばＣＶＤ法を用いても良い。

【０２３１】次に、本実施例８の半導体集積回路装置の
製造方法を図１８〜図２３によって説明する。

【０２３２】まず、図１９に示すように、半導体基板２
のエピタキシャル層２Ｅ上に素子分離領域が露出するよ
うなフォトレジストパターン１３ｂをフォトリソグラフ
ィ技術によって形成する。なお、この段階では、エピタ
キシャル層２Ｅに不純物が含有されていない。また、半
導体基板本体２Ｓの上部には、ウエル３ａ，３ｂが形成
されている。

【０２３３】続いて、このフォトレジストパターン１３
ｂをエッチングマスクとして、フォトレジストパターン
１３ｂから露出するエピタキシャル層２Ｅおよび半導体
基板本体２Ｓの上部を、例えばドライエッチング法によ
ってエッチング除去することにより、図２０に示すよう
に、素子分離領域に溝２１ａを形成する。

【０２３４】その後、半導体基板２に対して、例えば熱
酸化処理を施すことにより、図２１に示すように、溝２
１ａの形成された半導体基板２の主面上に、例えば厚さ
１０００Å程度のＳｉＯ₂からなる絶縁膜２１ｂを形成
する。

【０２３５】その後、図２２に示すように、その絶縁膜
２１ｂ上に、例えばＳｉＯ₂からなる絶縁膜２１ｃをＳ
ＯＧ法等によって堆積した後、その絶縁膜２１ｃが溝２
１ａ内にのみ残るように、絶縁膜２１ｃの上部をエッチ
バック法またはＣＭＰ（Chemical Mechanical Polishin
g)法によって除去することにより、図２３に示すよう
に、半導体基板２の上面を平坦にする。なお、これ以降
の工程は、前記実施例１と同様なので説明を省略する。

【０２３６】このように、本実施例８においては、前記
実施例１で得られた効果の他に、以下の効果を得ること
が可能となる。

【０２３７】(1).素子分離部２１を溝形構造としたこと
により、エピタキシャル層２Ｅが厚い場合でも素子分離
部を簡単に形成することが可能となる。

【０２３８】(2).素子分離部２１を溝形構造としたこと
により、素子分離部の占有面積を大きくすることなく、
素子分離部を形成することができるので、素子集積度を
向上させることが可能となる。

【０２３９】(3).素子分離部２１を溝形構造としたこと
により、素子数が同じならば、素子分離部をフィールド
絶縁膜によって形成した場合に比べてチップサイズを小
さくすることが可能となる。

【０２４０】(4).素子分離部２１を形成する溝２１ａの
表面に熱酸化法によって形成された絶縁膜２１ｂを形成
したことにより、溝２１ａ内のエピタキシャル層２Ｅ、
半導体基板本体２Ｓおよび隣接するウエル３ａ，３ｂの
接合部を良好に保護することができるので、半導体集積
回路装置１の信頼性および歩留りを向上させることが可
能となる。

【０２４１】(5).素子分離部２１を溝形構造としたこと
により、半導体基板２の上面の平坦性を大幅に向上させ
ることができるので、その上層の配線パターンの転写精
度を向上させることができ、配線の信頼性を向上させる
ことが可能となる。このため、半導体集積回路装置１の
信頼性および歩留りを向上させることが可能となる。

【０２４２】（実施例９）図２４は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【０２４３】本実施例９においては、図２４に示すよう
に、素子分離部２１がフィールド絶縁膜（第２酸化膜）
２１ｄと、その下層に互いに隣接するように設けられた
導電形の異なる２つの半導体領域２１ｅ，２１ｆとによ
って構成されている。これ以外は、前記実施例１と同様
である。

【０２４４】これらの半導体領域２１ｅ，２１ｆは、フ
ィールド絶縁膜２１ｄの下面からウエル３ａ，３ｂの上
部に達するように延在されて設けられている。

【０２４５】ウエル３ａ上の半導体領域（第３半導体領
域）２１ｅには、例えばウエル３ａに含有された不純物
と同一導電形の不純物であるｎ形不純物のリンが導入さ
れている。

【０２４６】また、ウエル３ｂ上の半導体領域（第４半
導体領域）２１ｆには、例えばウエル３ｂに含有された
不純物と同一導電形の不純物であるｐ形不純物のホウ素
が導入されている。

【０２４７】このような素子分離部２１を形成するに
は、例えば次のようにする。まず、各々の半導体領域２
１ｅ，２１ｆの形成領域に素子分離用の各々の不純物を
別々のフォトレジストパターン（図示せず）をマスクと
して導入する。

【０２４８】続いて、半導体基板２上に、例えばＳｉＯ
₂からなるパッド膜（図示せず）を熱酸化法等によって
形成した後、そのパッド膜上に、例えばＳｉ₃Ｎ₄から
なる耐酸化性絶縁膜（図示せず）を形成する。

【０２４９】その後、そのパッド膜および耐酸化性絶縁
膜のうち、素子分離領域の部分をドライエッチング法等
によって除去することにより、エピタキシャル層２Ｅを
露出させた後、半導体基板２に対してＬＯＣＯＳ酸化処
理を施すことにより、フィールド絶縁膜２１ｄを形成す
るとともに、その下層に２つの半導体領域２１ｅ，２１
ｆを形成する。

【０２５０】このように、本実施例９によれば、前記実
施例１で得られた(1) 〜(11)および(16)〜(24)の効果の
他に以下の効果を得ることが可能となる。

【０２５１】すなわち、素子分離部２１をフィールド絶
縁膜２１ｄと、その下層に互いに隣接するように設けら
れた導電形の異なる２つの半導体領域２１ｅ，２１ｆと
によって構成したことにより、エピタキシャル層２Ｅが
厚い場合でも素子分離部２１を簡単に形成することが可
能となる。

【０２５２】（実施例１０）図２５は本発明の他の実施
例である半導体集積回路装置の要部断面図である。

【０２５３】本実施例１０においては、図２５に示すよ
うに、素子分離部２１が、互いに隣接するように配置さ
れた導電形の異なる２つの半導体領域２１ｇ，２１ｈに
よって構成されている。

【０２５４】これら２つの半導体領域２１ｇ，２１ｈ
は、エピタキシャル層２Ｅの主面からウエル３ａ，３ｂ
の上部に達するように延在されている。

【０２５５】ウエル３ａ上の半導体領域（第５半導体領
域）２１ｇには、例えばウエル３ａに含有された不純物
と同一導電形の不純物であるｎ形不純物のリンが導入さ
れている。また、ウエル３ｂ上の半導体領域（第６半導
体領域）２１ｈには、例えばウエル３ｂに含有された不
純物と同一導電形の不純物であるｐ形不純物のホウ素が
導入されている。

【０２５６】このような素子分離部２１は、例えば各々
の半導体領域２１ｇ，２１ｈの形成領域に素子分離用の
各々の不純物を別々のフォトレジストパターン（図示せ
ず）をマスクとして導入した後、半導体基板２に対して
熱処理を施すことにより形成すれば良い。

【０２５７】また、本実施例１０においては、エピタキ
シャル層２Ｅの上面が熱酸化法等によって形成された絶
縁膜２２によって被覆されている。これにより、エピタ
キシャル層２Ｅおよび隣接する半導体領域２１ｇ，２１
ｈの接合部を良好に保護することが可能となっている。

【０２５８】このように、本実施例１０によれば、前記
実施例１で得られた(1) 〜(11)および(16)〜(24)の効果
の他に以下の効果を得ることが可能となる。

【０２５９】(1).素子分離部２１を半導体領域２１ｇ，
２１ｈによって構成したことにより、半導体基板２の上
面の平坦性を大幅に向上させることができるので、その
上層の配線パターンの転写精度を向上させることがで
き、配線の信頼性を向上させることが可能となる。この
ため、半導体集積回路装置の信頼性および歩留りを向上
させることが可能となる。

【０２６０】(2).エピタキシャル層２Ｅの上面を熱酸化
法によって形成された絶縁膜２２によって被覆したこと
により、エピタキシャル層２Ｅおよび隣接する半導体領
域２１ｇ，２１ｈの接合部を良好に保護することができ
るので、半導体集積回路装置１の信頼性および歩留りを
向上させることが可能となる。

【０２６１】（実施例１１）図２６〜図２９は本発明の
他の実施例である半導体集積回路装置の製造工程中にお
ける要部断面図である。

【０２６２】本実施例１１は、前記実施例１等で説明し
たウエルの形成方法の変形例を説明するものである。以
下、本実施例１１の半導体集積回路装置の製造方法を図
２６〜図２９によって説明する。

【０２６３】図２６は本実施例１１の半導体集積回路装
置の製造工程中における半導体基板２の要部断面図であ
る。半導体基板本体２Ｓ上には、既にノンドープのエピ
タキシャル層２Ｅが前記実施例１と同じ方法によって形
成されている。

【０２６４】そして、エピタキシャル層２Ｅ上には、一
方のウエル形成領域のみが露出するようなフォトレジス
トパターン１３ｃが形成されている。このフォトレジス
トパターン１３ｃの厚さは、例えば２μｍ〜３μｍ程度
である。

【０２６５】まず、このような半導体基板２に対し、フ
ォトレジストパターン１３ｃをエッチングマスクとし
て、例えばｎ形不純物のリンを高エネルギーでイオン打
ち込みする。

【０２６６】この際のイオン打ち込みエネルギーは、ｎ
形不純物イオンが半導体基板本体２Ｓの上部に達する程
度のエネルギーであり、例えば３００ＫｅＶ〜８００Ｋ
ｅＶ程度、好ましくは４５０ＫｅＶ程度である。また、
その際のドーズ量は、例えば１×１０¹³〜３×１０¹³io
ns／ｃｍ²程度、好ましくは、例えば1.５×１０¹³ions
／ｃｍ²程度である。

【０２６７】続いて、フォトレジストパターン１３ｃを
除去した後、図２７に示すように、他方のウエル形成領
域のみが露出するようなフォトレジストパターン１３ｄ
を形成した後、このフォトレジストパターン１３ｄをマ
スクとして、半導体基板２に、例えばｐ形不純物のホウ
素を高エネルギーでイオン打ち込みする。

【０２６８】この際のイオン打ち込みエネルギーは、ｐ
形不純物イオンが半導体基板本体２Ｓの上部に達する程
度のエネルギーであり、例えば１５０ＫｅＶ〜５００Ｋ
ｅＶ程度、好ましくは２００ＫｅＶ程度である。また、
その際のドーズ量は、例えば１×１０¹³〜３×１０¹³io
ns／ｃｍ²程度、好ましくは、例えば1.５×１０¹³ions
／ｃｍ²程度である。

【０２６９】その後、半導体基板２に対して熱処理を施
すことにより、図２８に示すように、半導体基板本体２
Ｓの上部およびエピタキシャル層２Ｅの下部にウエル３
ａ，３ｂを形成する。

【０２７０】その後、前記実施例１と同様にして、図２
９に示すように、素子分離領域に、例えばフィールド絶
縁膜４をＬＯＣＯＳ酸化法等によって形成する。これ以
降は、前記実施例１と同様なので説明を省略する。

【０２７１】このように、本実施例１１においては、前
記実施例１で得られた効果と同様の効果を得ることが可
能となる。

【０２７２】（実施例１２）図３０〜図３３は本発明の
他の実施例である半導体集積回路装置の製造工程中にお
ける要部断面図である。

【０２７３】本実施例１２は、前記実施例１等で説明し
たパンチスルーストッパの形成方法の変形例を説明する
ものである。以下、本実施例１２の半導体集積回路装置
の製造方法を図３０〜図３３によって説明する。

【０２７４】ただし、本実施例１２は、半導体基板本体
とは反対導電形のウエルがない場合、すなわち、ｎチャ
ネル形またはｐチャネル形のいずれか一方のチャネルの
ＭＯＳ・ＦＥＴを有する半導体集積回路装置の製造方法
にのみ適用可能である。

【０２７５】図３０は本実施例１２の半導体集積回路装
置の製造工程中における半導体基板本体２Ｓの要部断面
図である。半導体基板本体２Ｓ上には、既にノンドープ
のエピタキシャル層２Ｅａが前記実施例１と同じ方法に
よって形成されている。

【０２７６】まず、このようなエピタキシャル層２Ｅａ
上に、図３１に示すように、例えばｐ形不純物のホウ素
を導入したＳｉ単結晶からなるエピタキシャル層２Ｅｂ
をＣＶＤ法（エピタキシャル法）によって成長させ、こ
れをパンチスルーストッパとする。

【０２７７】続いて、エピタキシャル層２Ｅａ上に、図
３２に示すように、例えばノンドープのＳｉ単結晶から
なるエピタキシャル層２Ｅｃを連続的に成長させる。

【０２７８】その後、前記実施例１と同様にして、図３
３に示すように、素子分離領域に、例えばフィールド絶
縁膜４をＬＯＣＯＳ酸化法等によって形成する。これ以
降は、通常のＭＯＳ・ＦＥＴの製造プロセスに従って所
定の半導体集積回路装置を製造すれば良い。

【０２７９】このように、本実施例１２によれば、前記
実施例１で得られた効果の他に以下の効果を得ることが
可能となる。

【０２８０】すなわち、パンチスルーストッパをエピタ
キシャル成長によって形成することにより、パンチスル
ーストッパを形成するための不純物導入工程を削減する
ことができるので、その不純物導入のための制御が不要
になり、半導体集積回路装置の製造が容易となる。

【０２８１】（実施例１３）図３４〜図４０は本発明の
他の実施例である半導体集積回路装置の製造工程中にお
ける要部断面図である。

【０２８２】本実施例１３においては、ウエルの形成方
法の一例を図３４〜図４０によって説明する。

【０２８３】まず、図３４に示すように、半導体基板本
体２Ｓの主面上に、例えばＳｉＯ₂等からなる絶縁膜を
熱酸化法等によって形成した後、その絶縁膜上に、例え
ばＳｉ₃Ｎ₄等からなる絶縁膜をＣＶＤ法等によって堆
積し、さらに、それらの絶縁膜のうち、ｎウエル形成領
域部分をフォトリソグラフィ技術およびエッチング技術
を用いて除去することにより、絶縁膜パターン１１ａ，
１１ｂを形成する。なお、半導体基板本体２Ｓは、前記
実施例１と同一のものである。

【０２８４】続いて、その絶縁膜パターン１１ａ，１１
ｂをマスクとして、半導体基板本体２Ｓの主面に、ｎウ
エル形成用の不純物として、例えばｎ形不純物のリンを
イオン打ち込みする。この際の加速電圧は、例えば１２
０ｋｅＶ程度、ドーズ量は、例えば２×１０¹³ions／ｃ
ｍ²程度である。なお、符号の３ａ1 は、ｎウエル形成
用の不純物の打ち込み領域を示している。

【０２８５】その後、半導体基板本体２Ｓに対して熱酸
化処理を施すことにより、図３５に示すように、絶縁膜
パターン１１ａ，１１ｂから露出する部分に絶縁膜１２
を形成する。ただし、この際の熱酸化処理は、半導体基
板本体２Ｓに打ち込んだウエル形成用のｎ形不純物が拡
散しない程度の処理条件（例えば温度、時間等）で行
う。

【０２８６】次いで、絶縁膜パターン１１ｂを除去した
後、図３６に示すように、絶縁膜１２をマスクとして、
半導体基板本体２Ｓの主面に、ｐウエル形成用の不純物
として、例えばｐ形不純物のホウ素またはフッ化ホウ素
（ＢＦ₂)をイオン打ち込みする。この際の加速電圧は、
例えば６０ｋｅＶ程度、ドーズ量は、例えば８×１０¹²
ions／ｃｍ²程度である。なお、符号の３ｂ1 は、ｐウ
エル形成用の不純物の打ち込み領域を示している。

【０２８７】続いて、絶縁膜パターン１１ａおよび絶縁
膜１２を図３７に示すように除去した後、半導体基板本
体２Ｓに対して熱処理を施す。ただし、この際の熱処理
は、ウエル形成用の不純物のイオン打ち込み処理による
ダメージを回復させることを主目的とするものであっ
て、ウエル形成用の不純物が実質的に拡散しない程度の
熱処理、すなわち、その不純物が半導体基板本体２Ｓの
表面部分に現れない程度の熱処理である。

【０２８８】これを考慮すると、処理条件は、製品等に
よって異なる場合があるので一概には言えないが、例え
ば以下の通りである。すなわち、処理温度は、例えば９
００℃〜１１００℃、処理時間は、例えば１０分〜６０
分、処理雰囲気は、例えばＯ₂ガスを微量に混入させた
雰囲気とすることが好ましい。

【０２８９】以上のように、半導体基板本体２Ｓの主面
上にエピタキシャル層を形成するのに先立って、半導体
基板本体２Ｓに対して熱処理を施すことにより、ウエル
形成用の不純物のイオン打ち込みに起因する半導体基板
本体２Ｓ表層の結晶欠陥を低減し、ダメージを回復する
ことができるので、その半導体基板本体２Ｓの主面上に
結晶性の良好なエピタキシャル層を形成することが可能
となっている。

【０２９０】その後、半導体基板本体２Ｓに対して、例
えばＳｉＨ₄ガスとＨ₂ガスとを用いて、例えば８００
℃〜１０００℃程度のＣＶＤ処理（エピタキシャル成長
処理）等を施すことにより、図３８に示すように、半導
体基板本体２Ｓの主面上に、例えばノンドープのＳｉ単
結晶からなるエピタキシャル層２Ｅを形成する。このよ
うにして半導体基板本体２Ｓ上にエピタキシャル層２Ｅ
が積層されてなる半導体基板２を形成する。

【０２９１】このエピタキシャル層２Ｅの厚さは、例え
ば0.３μｍ〜3.０μｍ程度であり、その比抵抗は、例え
ば２００〜５００Ωｃｍ程度である。エピタキシャル層
２Ｅの不純物濃度はウエルの不純物濃度よりも低ければ
良い。

【０２９２】次いで、以上のようにして形成された半導
体基板２を、例えばＨＦ液等によって洗浄した後、半導
体基板２に対して、例えば熱酸化処理を施すことによ
り、図３９に示すように、エピタキシャル層２Ｅ上に、
例えばＳｉＯ₂からなるキャップ用絶縁膜２３を形成す
る。

【０２９３】ただし、この際の熱酸化処理は、半導体基
板本体２Ｓに打ち込んだウエル形成用のｎ形不純物が拡
散しない程度の処理条件で行う。したがって、この場合
も設計条件によって異なるので一概には言えないが、例
えば以下の通りである。すなわち、処理温度は、例えば
８５０℃〜９５０℃、処理時間は、例えば２０分程度で
ある。

【０２９４】このキャップ用絶縁膜２３は、後述するウ
エル拡散工程の際に、ウエル形成用の打ち込み領域３ａ
1,３ｂ1 等における不純物が半導体基板２から拡散炉内
に飛び出してエピタキシャル層２Ｅにドーピングしてし
まう（オートドーピング現象）のを防止するための膜で
ある。

【０２９５】これを設けることにより、そのウエル拡散
工程の際に、ウエル形成用の打ち込み領域３ａ1,３ｂ1
等の不純物が拡散炉内に飛び出す（アウトディフュージ
ョン現象）のを抑制し、かつ、飛び出した不純物がエピ
タキシャル層２Ｅにドーピングしてしまうのを防止する
ことが可能となっている。この結果、エピタキシャル層
２Ｅの不純物濃度の設定精度を向上させることができる
ので、エピタキシャル層２Ｅにおける抵抗率等の設定精
度を向上させることが可能となる。

【０２９６】ただし、キャップ用絶縁膜２３の形成方法
は熱酸化法に限定されるものではなく種々変更可能であ
り、例えば低圧ＣＶＤ法やプラズマＣＶＤ法によって形
成しても良い。これらの場合は、いずれも処理温度を熱
酸化処理の場合の処理温度よりも低くすることが可能で
ある。例えば低圧ＣＶＤ法を用いた場合、処理温度を、
例えば７４０℃程度にまで下げることができる。

【０２９７】続いて、半導体基板２に対して、熱拡散処
理を施すことにより、図４０に示すように、ｎ形のウエ
ル３ａおよびｐ形のウエル３ｂを形成する。ただし、こ
の熱拡散処理に際しては、ウエル形成用の不純物がエピ
タキシャル層２Ｅにも拡散されるようにするが、表層
に、例えば厚さ0.３μｍ程度の低不純物濃度のエピタキ
シャル層２Ｅが残るようにする。

【０２９８】これを考慮すると、処理条件は、製品の設
計条件、例えばエピタキシャル層の厚さ、ウエル拡散層
の深さ、隣接するウエルの境界位置および低不純物領域
を残す長さ等によって変わり一概には言えないが、例え
ば次の通りである。すなわち、処理温度は、例えば１２
００℃、処理時間は、例えば１時間〜３時間程度、処理
雰囲気は、例えばＮ₂ガス雰囲気が好ましい。

【０２９９】その後、キャップ用絶縁膜２３を除去した
後、前記実施例１等の図７以降の工程と同じようにして
半導体集積回路装置を製造する。

【０３００】このように、本実施例１３においては、前
記実施例１等で得られた効果の他に、以下の効果を得る
ことが可能となる。

【０３０１】(1).エピタキシャル層２Ｅの形成工程に先
立って、半導体基板本体２Ｓに対してウエル形成用の不
純物のイオン打ち込みに起因する半導体基板本体２Ｓの
ダメージを回復するための熱処理を施すことにより、そ
の半導体基板本体２Ｓ表層の結晶欠陥を低減し、ダメー
ジを回復することができるので、結晶性の良好なエピタ
キシャル層２Ｅを形成することが可能となる。

【０３０２】(2).ウエル拡散処理工程に先立って、エピ
タキシャル層２Ｅ上にキャップ用絶縁膜２３を形成する
ことにより、その拡散処理工程中に生じる不純物のアウ
トディフュージョン現象を抑制し、かつ、オートドーピ
ング現象を防止することができるので、エピタキシャル
層２Ｅにおける不純物濃度の設定精度を向上させること
が可能となる。

【０３０３】(3).上記(2) により、オートドーピング現
象に起因するエピタキシャル層２Ｅの電気的特性（抵抗
率等）の変動を防止することができ、その電気的特性の
設定精度を向上させることが可能となる。

【０３０４】(4).上記(1) 〜(3) により、エピタキシャ
ル層２Ｅに形成されるＭＯＳ・ＦＥＴ５Ｎ，５Ｐ（図１
参照）の性能、信頼性および歩留りを向上させることが
可能となる。

【０３０５】（実施例１４）図４１は本発明の他の実施
例である半導体集積回路装置の要部断面図、図４２は本
発明の半導体集積回路装置における半導体基板の深さ方
向の不純物濃度分布を示したグラフ図である。

【０３０６】本実施例１４においては、図４１に示すよ
うに、半導体基板２のエピタキシャル層２Ｅ上に、ＬＤ
Ｄ（Lightly Doped Drain)構造を有するＭＯＳ・ＦＥＴ
５Ｎ，５Ｐが設けられている。

【０３０７】すなわち、ＭＯＳ・ＦＥＴ５Ｎのソース・
ドレイン領域を構成する半導体領域５Ｎ1,５Ｎ2 が、高
濃度領域５Ｎ1a，５Ｎ2aと、それよりもゲート電極５Ｎ
5 側に設けられた低濃度領域５Ｎ1b，５Ｎ2bとから構成
され、ＭＯＳ・ＦＥＴ５Ｐの半導体領域５Ｐ1,５Ｐ2
が、高濃度領域５Ｐ1a，５Ｐ2aと、それよりもゲート電
極５Ｐ5 側に設けられた低濃度領域５Ｐ1b，５Ｐ2bとか
ら構成されている。

【０３０８】ＭＯＳ・ＦＥＴ５Ｎの半導体領域５Ｎ1,５
Ｎ2 は低不純物濃度のエピタキシャル層２Ｅ2 内に形成
されている。ＭＯＳ・ＦＥＴ５Ｐの半導体領域５P1, ５
P2は低不純物濃度のエピタキシャル層２Ｅ1 内に形成さ
れている。

【０３０９】高濃度領域５Ｎ1a，５Ｎ2aおよび低濃度領
域５Ｎ1b，５Ｎ2bには、いずれも、例えばｎ形不純物の
リンまたはＡｓが含有されている。低濃度領域５Ｎ1b，
５Ｎ2bの不純物濃度は、高濃度領域５Ｎ1a，５Ｎ2aの不
純物濃度よりも低く設定されている。

【０３１０】また、高濃度領域５Ｐ1a，５Ｐ2aおよび低
濃度領域５Ｐ1b，５Ｐ2bには、いずれも、例えばｐ形不
純物のホウ素が含有されている。低濃度領域５Ｐ1b，５
Ｐ2bの不純物濃度は、高濃度領域５Ｐ1a，５Ｐ2aの不純
物濃度よりも低く設定されている。

【０３１１】なお、ＭＯＳ・ＦＥＴ５Ｎ，５Ｐのゲート
電極５Ｎ5,５Ｐ5 の側面には、ＬＤＤ構造を形成するた
め、例えばＳｉＯ₂からなるサイドウォール２４が形成
されている。

【０３１２】このような場合もパンチスルーストッパ５
Ｎ3,５Ｐ3 の最大濃度部分は、ＭＯＳ・ＦＥＴ５Ｎの半
導体領域５Ｎ1,５Ｎ2 およびＭＯＳ・ＦＥＴ５Ｐの半導
体領域５Ｐ1,５Ｐ2 よりも浅い位置に形成されている。
本実施例１４においては、パンチスルーストッパ５Ｎ3,
５Ｐ3 の最大濃度部が、例えば半導体領域５Ｎ1,５Ｎ2
の低濃度領域５Ｎ1b，５Ｎ2bおよび半導体領域５Ｐ1,５
Ｐ2 の低濃度領域５Ｐ1b，５Ｐ2bの深さ位置近傍に形成
されている。

【０３１３】すなわち、パンチスルーストッパ５Ｎ3,５
Ｐ3 は、低濃度領域５Ｎ1b，５Ｎ2b, ５Ｐ1b，５Ｐ2bに
接するような深さに形成される。

【０３１４】ここで、図４１のＡ−Ａ線における半導体
基板２の深さ方向の不純物濃度分布を図４２に示す。な
お、図４２の不純物分布は、前記実施例１〜１３にも当
てはめることができる。

【０３１５】エピタキシャル層２Ｅの表層のエピタキシ
ャル層２Ｅ2(２Ｅ1)は、低不純物領域となっている。た
だし、途中位置には、パンチスルーストッパ５Ｎ3,５Ｐ
3 により濃度が高い部分が形成されている。エピタキシ
ャル層２Ｅ2(２Ｅ1)の下層にはウエル３ａ，３ｂが形成
され、高不純物濃度領域となっている。

【０３１６】このように、ＭＯＳ・ＦＥＴ５Ｎの高濃度
領域５Ｎ1a，５Ｎ2aがエピタキシャル層２Ｅ2 に接する
ように、エピタキシャル層２Ｅ1 内に形成されているの
で、ドレインの接合容量を小さくすることがてきる。

【０３１７】このように、本実施例１４によれば、前記
実施例１と同様の効果を得ることが可能となっている。

【０３１８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜１４に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０３１９】例えば前記実施例１〜１４においては、２
つのウエルを有する、いわゆるダブルウエル構造の半導
体集積回路装置に本発明を適用した場合について説明し
たが、これに限定されるものではなく、例えば図４３に
示すように、１つのウエルを有する、いわゆるシングル
ウエル構造の半導体集積回路装置に本発明を適用するこ
ともできる。

【０３２０】また、図４４は、シングルウエル構造の半
導体集積回路装置の場合における素子分離部２１の変形
例を示している。素子分離部２１は、フィールド絶縁膜
２１ｄと、その下層に互いに隣接するように設けられた
導電形の異なる２つの半導体領域２１ｅ，２１ｉとによ
って構成されている。半導体基板本体２Ｓ上の半導体領
域（第４半導体領域）２１ｉには、例えば半導体基板本
体２Ｓに含有された不純物と同一導電形の不純物である
ｐ形不純物のホウ素が導入されている。これ以外は、前
記実施例９と同じである。

【０３２１】また、図４５は、シングルウエル構造の半
導体集積回路装置の場合における素子分離部２１の他の
変形例を示している。素子分離部２１は、互いに隣接す
るように配置された導電形の異なる２つの半導体領域２
１ｇ，２１ｊによって構成されている。半導体基板本体
２Ｓ上の半導体領域（第６半導体領域）２１ｊには、例
えば半導体基板本体２Ｓに含有された不純物と同一導電
形の不純物であるｐ形不純物のホウ素が導入されてい
る。これ以外は、前記実施例１０と同じである。

【０３２２】また、前記実施例１〜１４においては、ｐ
ＭＯＳおよびｎＭＯＳを形成するエピタキシャル層の不
純物濃度を、他の製造工程とは別にイオン打ち込み法に
よって設定した場合について説明したが、これに限定さ
れるものではなく、例えばパンチスルーストッパを形成
するためのイオン打ち込み工程の際にエピタキシャル層
の不純物濃度を所望の素子特性に応じて設定するように
しても良い。

【０３２３】例えばパンチスルーストッパを形成する際
に、そのパンチスルーストッパの下層の不純物濃度を所
定値に設定しても良い。また、このパンチスルーストッ
パを形成するためのイオン打ち込み工程の際に、パンチ
スルーストッパの下層の不純物濃度を所定値に設定する
とともに、パンチスルーストッパの上層のチャネルの不
純物濃度を所望の素子特性に応じて設定しても良い。

【０３２４】また、前記実施例１〜４においては、エピ
タキシャル成長に際してＳｉＨ₄ガスを用いた場合につ
いて説明したが、これに限定されるものではなく種々変
更可能であり、例えばオートドーピングが少ないジクロ
ルシラン（ＳｉＨ₂Ｃｌ₂)を用いても良い。

【０３２５】また、前記実施例１においては、本発明の
構造をアナログ回路に適用した場合について説明した
が、これに限定されるものではなく、例えばデジタル回
路にも適用することが可能である。

【０３２６】また、デジタル回路としては、ゲート回
路、加算器、タイマー、カウンタ、シフトレジスタさら
にはパストランジスタ・ゲート回路等に適用することも
可能である。

【０３２７】また、前記実施例１においては、本発明の
構造を差動増幅回路に適用した場合について説明した
が、これに限定されるものではなく種々適用可能であ
り、例えばＡＤ／ＤＡ変換器、コンパレータ、変調器ま
たはメモリのセンス増幅器等に適用することも可能であ
る。

【０３２８】また、本発明は、前記実施例１〜１４で説
明した素子を有する半導体集積回路装置に適用すること
に限定されるものではなく種々適用可能であり、例えば
バイポーラトランジスタ、ダイオード等のような能動素
子、ｐｎ接合や電極間に絶縁膜を介在させてなるキャパ
シタまたは拡散抵抗等のような受動素子を形成した場合
に適用することができる。さらにこれを複合集積した、
マイクロプロセッサ、ＡＳＩＣ (Application Specific
IC)、各種の半導体メモリ集積回路に適用できる。

【０３２９】また、前記実施例１〜１４においては、ｐ
形の半導体基板本体を用いた場合について説明したが、
これに限定されるものではなく、例えばｎ形の半導体基
板本体を用いても良い。

【０３３０】また、前記実施例７においては、メモリセ
ルアレイにおけるエピタキシャル層の不純物濃度をウエ
ルの不純物濃度と同等またはそれ以上とした場合につい
て説明したが、これに限定されるものではなく、例えば
前記実施例６等と同じように、メモリセルアレイにおけ
るエピタキシャル層であってもデータ線が接続される半
導体領域の下層および周囲近傍は内部回路領域における
エピタキシャル層の不純物濃度と同程度に低く設定して
も良い。そして、その不純物濃度の低い領域にはパンチ
スルーストッパを形成しても良い。

【０３３１】また、前記実施例７においては、本構造を
ＥＥＰＲＯＭを有する半導体集積回路装置に適用した場
合について説明したが、これに限定されるものではなく
種々適用可能であり、例えばＥＰＲＯＭ（Erasable Pro
grammable ROM)またはマスクＲＯＭ等のような他のＲＯ
Ｍに適用することも可能である。

【０３３２】また、本構造を、例えばＰＺＴ（ＰｂＺｒ
ＴｉＯ₃)等のような強誘電体からなる容量絶縁膜を上下
電極間に介在してなるキャパシタを有するメモリ回路、
いわゆる強誘電体メモリ回路（ＦＲＡＭ：フェローエレ
クトリックランダムアクセスメモリ；Fero electric Ra
ndom Access Memory）に適用することも可能である。

【０３３３】また、前記実施例７においては、メモリセ
ルにおけるエピタキシャル層の不純物濃度をウエルの不
純物濃度と同等、またはそれ以上とした場合について説
明したが、これに限定されるものではなく、そのメモリ
セルのエピタキシャル層の不純物濃度を前記実施例１の
エピタキシャル層と同様に低不純物濃度としても良い。
この場合、前記実施例１の(1) 〜(11)および(16)〜(24)
の効果が得られる。

【０３３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
・ＦＥＴを有する半導体集積回路装置に適用した場合に
ついて説明したが、これに限定されず種々適用可能であ
り、例えばバイポーラトランジスタとＭＯＳ・ＦＥＴと
を同一半導体基板上に設けてなるＢｉＣＭＯＳ（Bipola
r CMOS）回路を有する半導体集積回路装置等のような他
の半導体集積回路装置に適用することも可能である。

【０３３５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０３３６】(1).本発明の半導体集積回路装置によれ
ば、高不純物濃度の第１半導体領域および第２半導体領
域上に設けられた低不純物濃度のエピタキシャル層に所
定の素子を形成することにより、その素子の特性を、第
１半導体領域、第２半導体領域および半導体基板本体の
不純物に影響されずに精度良く設定することができるの
で、その素子特性の設定精度を向上させることが可能と
なる。したがって、半導体集積回路装置の性能、信頼性
および歩留りを向上させることが可能となる。

【０３３７】(2).本発明の半導体集積回路装置によれ
ば、所定の素子を低不純物濃度のエピタキシャル層に設
けたことにより、その所定の素子を構成する半導体領域
の接合容量を小さくすることができるので、半導体集積
回路装置の動作速度を向上させることが可能となる。

【０３３８】(3).本発明の半導体集積回路装置によれ
ば、高不純物濃度の第１半導体領域および第２半導体領
域上に設けられた低不純物濃度のエピタキシャル層に所
定の素子を形成することにより、第１半導体領域および
第２半導体領域の不純物濃度を、所定の素子の特性とは
ほぼ独立して設定することができるので、第１半導体領
域および第２半導体領域の不純物濃度を従来よりも高く
設定することが可能となる。

【０３３９】(4).上記(3) により、ラッチアップ耐性を
向上させることが可能となる。したがって、半導体集積
回路装置の性能、信頼性および歩留りを向上させること
が可能となる。

【０３４０】(5).上記(3) により、ソフトエラー耐性を
向上させることが可能となる。したがって、半導体集積
回路装置の性能、信頼性および歩留りを向上させること
が可能となる。

【０３４１】(6).上記(3) により、第１半導体領域およ
び第２半導体領域の不純物濃度を、素子分離のための充
分な値に設定することができるので、素子分離部を第１
半導体領域および第２半導体領域まで延在させることに
よりチャネルストッパを不要とすることができる。この
ため、寄生容量を低減することができるので、半導体集
積回路装置の動作速度を向上させることが可能となる。

【０３４２】(7).上記(3) により、半導体基板本体にお
けるパンチスルー耐圧を向上させることができるので、
第１半導体領域および第２半導体領域の厚さを薄くする
ことが可能となる。このため、第１半導体領域および第
２半導体領域を形成するための熱処理時間を大幅に短縮
することが可能となる。 (8).本発明の半導体集積回路装置によれば、高不純物濃
度の第１半導体領域および第２半導体領域上に設けられ
た低不純物濃度のエピタキシャル層に所定の素子を形成
することにより、第１半導体領域および第２半導体領域
の不純物濃度を、所定の素子の特性とはほぼ独立して設
定することができるので、第１半導体領域および第２半
導体領域の形成制御を容易にすることが可能となる。

【０３４３】(9).本発明の半導体集積回路装置によれ
ば、素子分離部を溝形としたことにより、エピタキシャ
ル層がある程度厚くても、素子分離部の占有面積を大き
くすることなく、エピタキシャル層を素子形成領域毎に
分離することが可能な素子分離部を形成することが可能
となる。すなわち、厚いエピタキシャル層を設ける場合
でも対応可能である。

【０３４４】(10). 本発明の半導体集積回路装置によれ
ば、素子分離部用の溝の表面に熱酸化法によって形成し
た絶縁膜を設けたことにより、溝内のエピタキシャル
層、半導体基板本体および第１半導体領域と第２半導体
領域との接合部を良好に保護することが可能となる。し
たがって、半導体集積回路装置の性能、信頼性および歩
留りを向上させることが可能となる。

【０３４５】(11). 本発明の半導体集積回路装置によれ
ば、ＭＩＳ・ＦＥＴが設けられたエピタキシャル層の所
定の深さ位置に、パンチスルーストッパ用の第８半導体
領域を設けたことにより、ＭＩＳ・ＦＥＴを構成するソ
ース・ドレイン間のパンチスルー現象を防止することが
可能となる。したがって、半導体集積回路装置の性能、
信頼性および歩留りを向上させることが可能となる。

【０３４６】(12). 本発明の半導体集積回路装置によれ
ば、入力回路および電源回路に付帯する静電保護回路用
の素子形成領域におけるエピタキシャル層の不純物濃度
を、第１半導体領域の不純物濃度と同等またはそれ以上
としたことにより、静電保護回路用のバイポーラトラン
ジスタの動作時におけるベース領域の小数キャリヤの偏
りを無くすことができ、そのエピタキシャル層内におい
て局部的な電流集中が生じるのを防ぐことができるの
で、そのバイポーラトランジスタのコレクタ／ベース接
合部において電流を一様に流すことができ、静電保護回
路の静電破壊耐圧の低下を防止することが可能となる。
したがって、半導体集積回路装置の性能、信頼性および
歩留りを向上させることが可能となる。

【０３４７】(13). 本発明の半導体集積回路装置によれ
ば、エピタキシャル層のうち、メモリセルを形成する領
域におけるエピタキシャル層の不純物濃度を、内部回路
用の素子形成領域におけるエピタキシャル層の不純物濃
度より高い値に設定したことにより、そのエピタキシャ
ル層の接合容量を増大させることができるとともに、α
線により生じた電子・正孔対によるキャリアが情報保持
部に侵入するのを防ぐバリア層を形成することができる
ので、メモリセルを有する半導体集積回路装置のメモリ
保持特性の低下を防止することが可能となる。したがっ
て、半導体集積回路装置の性能、信頼性および歩留りを
向上させることが可能となる。

【０３４８】(14). 本発明の半導体集積回路装置によれ
ば、エピタキシャル層のうち、メモリセル形成領域にお
けるエピタキシャル層において、データ線が接続される
半導体領域以外の半導体領域の下層の不純物濃度のみ
を、内部回路用の素子形成領域におけるエピタキシャル
層の不純物濃度より高い値に設定したことにより、デー
タ線の負荷容量を増やすことなく、メモリ保持特性の低
下を防止することが可能となる。したがって、半導体集
積回路装置の動作速度を向上させることができるととも
に、半導体集積回路装置の性能、信頼性および歩留りを
向上させることが可能となる。

【０３４９】(15). 本発明の半導体集積回路装置の製造
方法によれば、不純物導入工程後にダメージ回復のため
の熱処理を行い、その後にエピタキシャル層を形成する
ことにより、半導体基板本体表層の結晶欠陥を低減し、
ダメージを回復することができるので、結晶性の良好な
エピタキシャル層を形成することが可能となる。したが
って、半導体集積回路装置の性能、信頼性および歩留り
を向上させることが可能となる。

【０３５０】(16). 本発明の半導体集積回路装置の製造
方法によれば、第１半導体領域および第２半導体領域を
形成するための熱拡散処理工程に先立って、エピタキシ
ャル層上にキャップ膜を形成することにより、その拡散
処理工程中に、第１不純物や第２不純物等が拡散炉内に
飛び出すのを抑制し、かつ、飛び出した不純物がエピタ
キシャル層にドーピングしてしまうのを防止することが
できるので、エピタキシャル層における不純物濃度の設
定精度を向上させることが可能となる。

【０３５１】(17). 上記(16)により、エピタキシャル層
における抵抗率等のような電気的特性の変動を防止する
ことができ、その電気的特性の設定精度を向上させるこ
とが可能となる。したがって、半導体集積回路装置の性
能、信頼性および歩留りを向上させることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。

【図２】図１の半導体集積回路装置の適用例を示す回路
図である。

【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。

【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。

【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。

【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。

【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。

【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。

【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。

【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。

【図１２】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１３】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１４】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１５】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１６】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１７】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１８】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図１９】図１８の半導体集積回路装置の製造工程中に
おける要部断面図である。

【図２０】図１８の半導体集積回路装置の図１９に続く
製造工程中における要部断面図である。

【図２１】図１８の半導体集積回路装置の図２０に続く
製造工程中における要部断面図である。

【図２２】図１８の半導体集積回路装置の図２１に続く
製造工程中における要部断面図である。

【図２３】図１８の半導体集積回路装置の図２２に続く
製造工程中における要部断面図である。

【図２４】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図２５】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図２６】本発明の他の実施例である半導体集積回路装
置の製造工程中における要部断面図である。

【図２７】本発明の他の実施例である半導体集積回路装
置の図２６に続く製造工程中における要部断面図であ
る。

【図２８】本発明の他の実施例である半導体集積回路装
置の図２７に続く製造工程中における要部断面図であ
る。

【図２９】本発明の他の実施例である半導体集積回路装
置の図２８に続く製造工程中における要部断面図であ
る。

【図３０】本発明の他の実施例である半導体集積回路装
置の製造工程中における要部断面図である。

【図３１】本発明の他の実施例である半導体集積回路装
置の図３０に続く製造工程中における要部断面図であ
る。

【図３２】本発明の他の実施例である半導体集積回路装
置の図３１に続く製造工程中における要部断面図であ
る。

【図３３】本発明の他の実施例である半導体集積回路装
置の図３２に続く製造工程中における要部断面図であ
る。

【図３４】本発明の他の実施例である半導体集積回路装
置の製造工程中における要部断面図である。

【図３５】本発明の他の実施例である半導体集積回路装
置の図３４に続く製造工程中における要部断面図であ
る。

【図３６】本発明の他の実施例である半導体集積回路装
置の図３５に続く製造工程中における要部断面図であ
る。

【図３７】本発明の他の実施例である半導体集積回路装
置の図３６に続く製造工程中における要部断面図であ
る。

【図３８】本発明の他の実施例である半導体集積回路装
置の図３７に続く製造工程中における要部断面図であ
る。

【図３９】本発明の他の実施例である半導体集積回路装
置の図３８に続く製造工程中における要部断面図であ
る。

【図４０】本発明の他の実施例である半導体集積回路装
置の図３９に続く製造工程中における要部断面図であ
る。

【図４１】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図４２】本発明の半導体集積回路装置における半導体
基板の深さ方向の不純物濃度分布を示したグラフ図であ
る。

【図４３】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図４４】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図４５】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【符号の説明】

１半導体集積回路装置２半導体基板２Ｓ半導体基板本体２Ｅ，２Ｅ1 〜２Ｅ6,２Ｅａ〜２Ｅｃエピタキシャル
層３ａウエル（第１半導体領域）３ａ1 ウエル形成用の打ち込み領域３ｂウエル（第２半導体領域）３ｂ1 ウエル形成用の打ち込み領域４フィールド絶縁膜（第１酸化膜）５Ｎ，５Ｎａ〜５Ｎｃｎチャネル形のＭＯＳ・ＦＥＴ５Ｎ1,５Ｎ2 半導体領域（第７半導体領域）５Ｎ3 パンチスルーストッパ（第８半導体領域）５Ｎ4 ゲート絶縁膜５Ｎ5 ゲート電極５Ｎ1a, ５Ｎ2a, ５Ｐ1a, ５Ｐ2a 高濃度領域５Ｎ1b, ５Ｎ2b, ５Ｐ1b, ５Ｐ2b 低濃度領域５Ｐ，５Ｐａ，５Ｐｂｐチャネル形のＭＯＳ・ＦＥＴ５Ｐ1,５Ｐ2 半導体領域（第７半導体領域）５Ｐ3 パンチスルーストッパ（第８半導体領域）５Ｐ4 ゲート絶縁膜５Ｐ5 ゲート電極６絶縁膜７接続孔８Ｐ1,８Ｐ2,８Ｎ1,８Ｎ2 電極８Ｌ第１層配線８DL データ線９表面保護膜１０差動増幅回路１１ａ，１１ｂ絶縁膜パターン１２絶縁膜１３ａ，１３ｂ，１３ｃ，１３ｄフォトレジストパタ
ーン１４チャネルストッパ１５ａ，１５ｂバイポーラトランジスタ１５ａ1,１５ｂ1 ベース領域１６トランスファＭＯＳ・ＦＥＴ１６Ｎ1,１６Ｎ2 半導体領域１６Ｎ3 ゲート絶縁膜１６Ｎ4 ゲート電極１６Ｎ5 パンチスルーストッパ（第８半導体領域）１７キャパシタ１７ａ下部電極１７ｂ容量絶縁膜１７ｃ上部電極１８トランスファＭＯＳ・ＦＥＴ１８Ｎ1 ，１８Ｎ2 半導体領域１８Ｎ3 ゲート絶縁膜１８Ｎ4 ゲート電極１８Ｎ5 パンチスルーストッパ（第８半導体領域）１９ドライバＭＯＳ・ＦＥＴ１９Ｎ1 ゲート電極１９Ｎ2 ゲート絶縁膜２０Ｎ1,２０Ｎ2 半導体領域２０Ｎ3 ゲート絶縁膜２０Ｎ4 フローティングゲート電極２０Ｎ5 絶縁膜２０Ｎ6 コントロールゲート電極２１素子分離部２１ａ溝２１ｂ絶縁膜２１ｃ絶縁膜２１ｄフィールド絶縁膜（第２酸化膜）２１ｅ半導体領域（第３半導体領域）２１ｆ半導体領域（第４半導体領域）２１ｇ半導体領域（第５半導体領域）２１ｈ半導体領域（第６半導体領域）２１ｉ半導体領域（第４半導体領域）２１ｊ半導体領域（第６半導体領域）２２絶縁膜２３キャップ用絶縁膜２４サイドウォールＡ内部回路領域Ｂ静電保護回路領域ＩＮ1,ＩＮ2 入力端子 OUT 出力端子ＭメモリセルアレイＭＣ，ＭＣ1 メモリセルＪＰＮ接合

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108 21/8242 29/78 21/336 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３０１Ｙ３０１Ｍ３７１ (72)発明者奥山幸祐東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者鈴木範夫東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】ＰＮ接合を構成するように所定導電形の
第１不純物を含有する第１半導体領域が、前記第１不純
物とは反対導電形の第２不純物を含有する半導体基板本
体の主面部に設けられ、前記半導体基板本体上に、前記
第１半導体領域の不純物濃度よりも低濃度の不純物を含
有するエピタキシャル層が設けられ、底部に前記ＰＮ接
合が終端した半導体基板本体上の素子分離領域における
前記エピタキシャル層内に素子分離部が設けられたこと
を特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記半導体基板本体の上部に、前記半導体基板本
体に含有された第２不純物と同一導電形の不純物が導入
されてなる第２半導体領域を設けたことを特徴とする半
導体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置において、前記素子分離部を、前記半導体基板本体
の上部に達する第１酸化膜によって構成したことを特徴
とする半導体集積回路装置。
【請求項４】請求項１または２記載の半導体集積回路
装置において、前記素子分離部が、以下の構成を有する
ことを特徴とする半導体集積回路装置。（ａ）前記エピタキシャル層の途中位置まで達する第２
酸化膜。（ｂ）前記第２酸化膜の下面から前記半導体基板本体の
上部にかけて延在され、前記第１不純物と同一導電形の
不純物が前記エピタキシャル層の不純物濃度よりも高濃
度に導入されてなる第３半導体領域。（ｃ）前記第３半導体領域に隣接した状態で前記第２酸
化膜の下面から前記半導体基板本体の上部にかけて延在
され、前記第２不純物と同一導電形の不純物が前記エピ
タキシャル層の不純物濃度よりも高濃度に導入されてな
る第４半導体領域。
【請求項５】請求項１または２記載の半導体集積回路
装置において、前記素子分離部が、以下の構成を有する
ことを特徴とする半導体集積回路装置。（ａ）前記エピタキシャル層の上面から前記半導体基板
本体の上部にかけて延在され、前記第１不純物と同一導
電形の不純物が前記エピタキシャル層の不純物濃度より
も高濃度に導入されてなる第５半導体領域。（ｂ）前記第５半導体領域に隣接した状態で前記エピタ
キシャル層の上面から前記半導体基板本体の上部にかけ
て延在され、前記第２不純物と同一導電形の不純物が前
記エピタキシャル層の不純物濃度よりも高濃度に導入さ
れてなる第６半導体領域。
【請求項６】請求項１または２記載の半導体集積回路
装置において、前記素子分離部を、前記半導体基板本体
の上部に達する溝によって形成したことを特徴とする半
導体集積回路装置。
【請求項７】請求項６記載の半導体集積回路装置にお
いて、前記溝の表面に熱酸化法によって絶縁膜を設けた
ことを特徴とする半導体集積回路装置。
【請求項８】請求項１〜７のいずれか１項に記載の半
導体集積回路装置において、前記エピタキシャル層にＭ
ＩＳ・ＦＥＴを設けるとともに、前記エピタキシャル層
の厚さを、前記ＭＩＳ・ＦＥＴのソース・ドレインを構
成する一対の第７半導体領域の深さよりも大きくしたこ
とを特徴とする半導体集積回路装置。
【請求項９】請求項８記載の半導体集積回路装置にお
いて、前記第７半導体領域を、高濃度領域とそれよりも
内側に配置された低濃度領域とで構成することによりＬ
ＤＤ構造としたことを特徴とする半導体集積回路装置。
【請求項１０】請求項８または９記載の半導体集積回
路装置において、前記エピタキシャル層の所定の深さ位
置に、前記エピタキシャル層の不純物と同一導電形で、
かつ、その不純物の濃度よりも高濃度の不純物が導入さ
れてなるパンチスルーストッパ用の第８半導体領域を設
けたことを特徴とする半導体集積回路装置。
【請求項１１】請求項１０記載の半導体集積回路装置
において、前記パンチスルーストッパ用の第８半導体領
域の最大濃度部分を、前記ＭＩＳ・ＦＥＴにおける一対
の第７半導体領域の深さよりも浅い位置に設けたことを
特徴とする半導体集積回路装置。
【請求項１２】請求項１〜１１のいずれか１項に記載
の半導体集積回路装置において、前記エピタキシャル層
のうち、半導体集積回路を構成する入力回路および電源
回路に付帯する静電保護回路用の素子形成領域における
エピタキシャル層の不純物濃度を、前記第１半導体領域
の不純物濃度と同等またはそれ以上としたことを特徴と
する半導体集積回路装置。
【請求項１３】請求項１〜１２のいずれか１項に記載
の半導体集積回路装置において、アナログ回路を構成し
たことを特徴とする半導体集積回路装置。
【請求項１４】請求項１〜１２のいずれか１項に記載
の半導体集積回路装置において、前記エピタキシャル層
のうち、メモリセル形成領域におけるエピタキシャル層
の不純物濃度を、内部回路用の素子形成領域におけるエ
ピタキシャル層の不純物濃度より高い値に設定したこと
を特徴とする半導体集積回路装置。
【請求項１５】請求項１〜１２のいずれか１項に記載
の半導体集積回路装置において、前記エピタキシャル層
のうち、メモリセル形成領域におけるエピタキシャル層
において、データ線が接続される半導体領域以外の半導
体領域の下層の不純物濃度のみを、内部回路用の素子形
成領域におけるエピタキシャル層の不純物濃度より高い
値に設定したことを特徴とする半導体集積回路装置。
【請求項１６】請求項１４または１５記載の半導体集
積回路装置において、前記メモリセルが、ダイナミック
ランダムアクセスメモリのメモリセル、スタティックラ
ンダムアクセスメモリのメモリセルまたはリードオンリ
ーメモリのメモリセルであることを特徴とする半導体集
積回路装置。
【請求項１７】請求項１〜１２のいずれか１項に記載
の半導体集積回路装置において、前記エピタキシャル層
にダイナミックランダムアクセスメモリのメモリセルを
設け、前記メモリセルを構成するトランスファＭＯＳ・
ＦＥＴとキャパシタとの間に接続されたソース・ドレイ
ン用の半導体領域の下層におけるエピタキシャル層の不
純物濃度を、前記トランスファＭＯＳ・ＦＥＴとデータ
線との間に接続されたソース・ドレイン用の半導体領域
の下層におけるエピタキシャル層の不純物濃度よりも高
い値に設定したことを特徴とする半導体集積回路装置。
【請求項１８】請求項１〜１２のいずれか１項に記載
の半導体集積回路装置において、前記エピタキシャル層
にスタティックランダムアクセスメモリのメモリセルを
設け、前記メモリセルを構成するトランスファＭＯＳ・
ＦＥＴとドライバＭＯＳ・ＦＥＴとの間に接続されたソ
ース・ドレイン用の半導体領域の下層におけるエピタキ
シャル層の不純物濃度を、前記トランスファＭＯＳ・Ｆ
ＥＴとデータ線との間に接続されたソース・ドレイン用
の半導体領域の下層におけるエピタキシャル層の不純物
濃度よりも高い値に設定したことを特徴とする半導体集
積回路装置。
【請求項１９】請求項１記載の半導体集積回路装置を
製造する際に、以下の工程を有することを特徴とする半
導体集積回路装置の製造方法。（ａ）所定導電形の第１不純物を含有する第１半導体領
域を、前記第１不純物とは反対導電形の第２不純物を含
有する半導体基板本体の上部に形成する工程。（ｂ）前記半導体基板本体上に不純物の含有されない高
抵抗のエピタキシャル層または前記第１半導体領域の不
純物濃度よりも低濃度の不純物を含有するエピタキシャ
ル層を形成する工程。（ｃ）前記エピタキシャル層における素子分離領域に素
子分離部を形成する工程。
【請求項２０】請求項１９記載の半導体集積回路装置
の製造方法において、前記エピタキシャル層を形成した
後、前記第１不純物を前記半導体基板本体の所定領域に
イオン打ち込みすることにより、前記第１半導体領域を
形成することを特徴とする半導体集積回路装置の製造方
法。
【請求項２１】請求項１記載の半導体集積回路装置を
製造する際に、以下の工程を有することを特徴とする半
導体集積回路装置の製造方法。（ａ）前記エピタキシャル層を形成する前の半導体基板
本体に前記第１不純物を導入する工程。（ｂ）前記第１不純物を導入した後の半導体基板本体の
主面上にエピタキシャル層を形成する工程。（ｃ）前記エピタキシャル層形成後の半導体基板本体に
対して熱拡散処理を施すことにより、前記第１半導体領
域を形成する工程。
【請求項２２】請求項２１記載の半導体集積回路装置
の製造方法において、前記熱拡散処理に先立って、前記
エピタキシャル層の上面にキャップ膜を形成する工程を
有することを特徴とする半導体集積回路装置の製造方
法。
【請求項２３】請求項２１または２２記載の半導体集
積回路装置の製造方法において、前記第１不純物の導入
工程の後で、かつ、前記エピタキシャル層の形成工程の
前に、前記半導体基板本体に対してダメージ回復のため
の熱処理を施す工程を有することを特徴とする半導体集
積回路装置の製造方法。
【請求項２４】請求項２３記載の半導体集積回路装置
の製造方法において、前記熱処理の温度が９００℃〜１
１００℃であることを特徴とする半導体集積回路装置の
製造方法。
【請求項２５】請求項２１〜２４のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記熱拡
散処理工程において、前記第１不純物をエピタキシャル
層に拡散する際に、前記エピタキシャル層の主面から少
なくとも0.３μｍ以上は不純物の拡散されていない低濃
度領域が残されるようにすることを特徴とする半導体集
積回路装置の製造方法。
【請求項２６】請求項２記載の半導体集積回路装置を
製造する際に、以下の工程を有することを特徴とする半
導体集積回路装置の製造方法。（ａ）所定導電形の第１不純物を含有する第１半導体領
域を、前記第１不純物とは反対導電形の第２不純物を含
有する半導体基板本体の上部に形成する工程。（ｂ）前記第２不純物と同一導電形の不純物を含有する
第２半導体領域を前記半導体基板本体の上部に形成する
工程。（ｃ）前記半導体基板本体上に不純物の含有されない高
抵抗のエピタキシャル層または前記第１半導体領域の不
純物濃度よりも低濃度の不純物を含有するエピタキシャ
ル層を形成する工程。（ｄ）前記エピタキシャル層における素子分離領域に素
子分離部を形成する工程。
【請求項２７】請求項２６記載の半導体集積回路装置
の製造方法において、前記エピタキシャル層を形成した
後、前記半導体基板本体の所定領域に、前記第１不純物
および前記第２不純物の各々をイオン打ち込みすること
により、前記第１半導体領域および前記第２半導体領域
を形成することを特徴とする半導体集積回路装置の製造
方法。
【請求項２８】請求項２記載の半導体集積回路装置を
製造する際に、以下の工程を有することを特徴とする半
導体集積回路装置の製造方法。（ａ）前記エピタキシャル層を形成する前の半導体基板
本体に前記第１不純物を導入する工程。（ｂ）前記エピタキシャル層を形成する前の半導体基板
本体に前記第２不純物を導入する工程。（ｃ）前記第１不純物および前記第２不純物を導入した
後の半導体基板本体の主面上にエピタキシャル層を形成
する工程。（ｄ）前記エピタキシャル層形成後の半導体基板本体に
対して熱拡散処理を施すことにより、前記第１半導体領
域および前記第２半導体領域を形成する工程。
【請求項２９】請求項２８記載の半導体集積回路装置
の製造方法において、前記熱拡散処理に先立って、前記
エピタキシャル層の上面にキャップ膜を形成する工程を
有することを特徴とする半導体集積回路装置の製造方
法。
【請求項３０】請求項２８または２９記載の半導体集
積回路装置の製造方法において、前記第１不純物および
前記第２不純物の導入工程の後で、かつ、前記エピタキ
シャル層の形成工程の前に、前記半導体基板本体に対し
てダメージ回復のための熱処理を施す工程を有すること
を特徴とする半導体集積回路装置の製造方法。
【請求項３１】請求項３０記載の半導体集積回路装置
の製造方法において、前記熱処理の温度が９００℃〜１
１００℃であることを特徴とする半導体集積回路装置の
製造方法。
【請求項３２】請求項２８〜３１のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記熱拡
散処理工程において、前記第１不純物および前記第２不
純物をエピタキシャル層に拡散する際に、前記エピタキ
シャル層の主面から少なくとも0.３μｍ以上は不純物の
拡散されていない低濃度領域が残されるようにすること
を特徴とする半導体集積回路装置の製造方法。
【請求項３３】請求項１９〜３２のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記エピ
タキシャル層に素子を形成するのに先立って、以下の工
程を有することを特徴とする半導体集積回路装置の製造
方法。（ａ）前記エピタキシャル層のうち、前記第１半導体領
域上におけるエピタキシャル層には、前記第１不純物と
同一導電形の不純物を前記第１不純物領域の不純物濃度
よりも低濃度となるように導入する工程。（ｂ）前記第１半導体領域以外の領域上におけるエピタ
キシャル層には、前記第２不純物と同一導電形の不純物
を前記第１半導体領域の不純物濃度よりも低濃度となる
ように導入する工程。
【請求項３４】請求項１９〜３２のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記エピ
タキシャル層に素子を形成するのに先立って、以下の工
程を有することを特徴とする半導体集積回路装置の製造
方法。（ａ）前記エピタキシャル層の所定の深さ位置に、前記
エピタキシャル層の不純物と同一導電形で、かつ、その
不純物の濃度よりも高濃度の不純物が導入されてなるパ
ンチスルーストッパ用の第８半導体領域を形成する際
に、前記パンチスルーストッパ用の第８半導体領域の下
層におけるエピタキシャル層部分の不純物濃度を所定値
に設定する工程。
【請求項３５】請求項１９〜３２のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記エピ
タキシャル層に素子を形成するのに先立って、以下の工
程を有することを特徴とする半導体集積回路装置の製造
方法。（ａ）前記エピタキシャル層の所定の深さ位置に、前記
エピタキシャル層の不純物と同一導電形で、かつ、その
不純物の濃度よりも高濃度の不純物が導入されてなるパ
ンチスルーストッパ用の第８半導体領域を形成する際
に、前記パンチスルーストッパ用の第８半導体領域の上
層および下層におけるエピタキシャル層部分の不純物濃
度を所定値に設定する工程。
【請求項３６】請求項１９〜３５のいずれか１項に記
載の半導体集積回路装置の製造方法において、前記第１
不純物がｎ形不純物のリンであり、前記第２不純物がｐ
形不純物のホウ素であることを特徴とする半導体集積回
路装置の製造方法。
【請求項３７】半導体基板本体上に、不純物の含有さ
れない高抵抗のエピタキシャル層または前記半導体基板
本体の不純物濃度よりも低濃度の不純物を含有する第１
エピタキシャル層を形成する工程と、前記第１エピタキ
シャル層上に、前記第１エピタキシャル層よりも高濃度
の所定導電形の不純物を含有する第２エピタキシャル層
を形成することにより、パンチスルーストッパ用の第８
半導体領域を形成する工程と、前記第２エピタキシャル
層上に、不純物の含有されない高抵抗のエピタキシャル
層または前記半導体基板本体の不純物濃度よりも低濃度
の不純物を含有する第３エピタキシャル層を形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。