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JP5614877B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置（または半導体集積回路装置）の製造方法における埋め込みエピタキシャル成長技術及びその周辺技術に適用して有効な技術に関する。
日本特開２００７−２０１４９９号公報（特許文献１）には、パワー系半導体装置の製造プロセスにおいて、アライメントターゲット（Ａｌｉｇｎｍｅｎｔ Ｔａｒｇｅｔ）用のトレンチ（Ｔｒｅｎｃｈ）をスーパージャンクション（Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）用のトレンチよりも先に、あるいは、両トレンチを実質的に同時に形成する技術が開示されている。
日本特開２００８−１７１９７２号公報（特許文献２）には、パワー系半導体装置の製造プロセスにおいて、アライメントターゲット用のトレンチをスーパージャンクション用のトレンチよりも先に形成する技術が開示されている。
日本特開２００９−２２４６０６号公報（特許文献３）には、パワー系半導体装置の製造プロセスにおいて、アライメントターゲット用のトレンチをスーパージャンクション用のトレンチと実質的に同時に形成する技術が開示されている。
特開２００７−２０１４９９号公報 特開２００８−１７１９７２号公報 特開２００９−２２４６０６号公報
パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラム領域およびＰ型カラム領域を交互に有するスーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を導入する方法が種々開発されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。
これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。そこで、本願発明者らは、トレンチフィル方式による高耐圧＆低オン抵抗等に関して、パワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題を検討したところ、以下のような問題があることが明らかとなった。
すなわち、スーパジャンクション構造と後の工程との位置合わせをとる必要があるため、通常、スーパジャンクション構造の形成前に、半導体基板を掘り込んでリセス部を形成して、このリセス部等をアライメントマークとして使用する（この方法は、以下、「アライメントマーク先行方式」という）。そして、後のスーパジャンクション構造形成工程中に、このアライメントマークが損傷を受けないように、アライメントマーク上を酸化シリコン膜等の絶縁膜（アライメントマーク保護膜）で被覆している。しかしながら、このようにしても、被覆酸化膜を貫通して、損傷がシリコン基板に至り、アライメントマークを破壊することがあることが、本願発明者等により、明らかにされた。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、スーパジャンクション構造を有する半導体装置の製造方法において、スーパジャンクション構造と後の工程との位置合わせのためのアライメントマークを、スーパジャンクション構造の形成後に、作製するものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、スーパジャンクション構造を有する半導体装置の製造方法において、スーパジャンクション構造と後の工程との位置合わせのためのアライメントマークを、スーパジャンクション構造の形成後に、作製するので、アライメントマーク保護膜が不要となる。
本願の一実施の形態の半導体装置の製造方法におけるウエハ上のレイアウトを示すウエハ上面図である。 本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパワーＭＯＳＦＥＴのチップ上面図である。 図１及び図２のチップコーナ周辺切り出し部Ｒ１の平面レイアウト図である。 本願の一実施の形態の半導体装置の製造方法のウエハプロセス（トレンチエッチ用ハードマスク成膜工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法のウエハプロセス（トレンチエッチ工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法のウエハプロセス（トレンチフィル工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法のウエハプロセス（第１の平坦化処理工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法のウエハプロセス（アライメントマーク形成用レジスト膜塗布工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法のウエハプロセス（アライメントマーク形成工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法のウエハプロセス（ハードマスク除去工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法のウエハプロセス（第２の平坦化処理工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。 図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（Ｐ型ボディ領域導入工程）におけるデバイス断面図である。 図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（ゲートポリシリコン膜成膜工程）におけるデバイス断面図である。 図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（ゲートポリシリコン膜パターニング工程）におけるデバイス断面図である。 図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（コンタクトホール形成工程）におけるデバイス断面図である。 図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（ソースメタル電極形成工程）におけるデバイス断面図である。 図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（バックグラインディング工程）におけるデバイス断面図である。 図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（裏面メタル電極形成工程）におけるデバイス断面図である。 本願の一実施の形態の半導体装置の製造方法における各工程の位置合わせの関係を示す位置合わせ系統図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下の工程を含む半導体装置の製造方法：
（ａ）第１導電型の半導体基板の第１の主面に対してドライエッチングを施すことにより、前記半導体基板の前記第１の主面に多数のトレンチを形成する工程；
（ｂ）前記多数のトレンチを前記第１導電型とは反対導電型の第２導電型のエピタキシ層で埋め込むように、前記半導体基板の前記第１の主面側に対して、埋め込みエピタキシ成長処理を施すことによって、前記第１の主面上に埋め込みエピタキシ層を成膜する工程；
（ｃ）前記半導体基板の前記第１の主面上および前記多数のトレンチ外の前記埋め込みエピタキシ層を除去することによって、埋め込まれた前記多数のトレンチの内の第１の部分がそれらの周辺の前記第１導電型の前記半導体基板とともにスーパジャンクションを構成するように、前記第１の主面側に対して、第１の平坦化処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体基板の前記第１の主面にアライメントマークを形成する工程；
（ｅ）前記工程（ｄ）の後、前記アライメントマークを用いて、位置合わせを実行する工程。
２．前記１項の半導体装置の製造方法において、前記アライメントマークは、前記半導体基板の前記第１の主面に形成されたリセス部を含む。
３．前記１または２項の半導体装置の製造方法において、前記工程（ａ）における前記ドライエッチングおよび前記工程（ｂ）における前記埋め込みエピタキシ成長処理は、前記半導体基板の前記第１の主面上にハードマスク膜がある状態で実行される。
４．前記１から３項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む：
（ｆ）前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記多数のトレンチの内の第２の部分を仮アライメントマークとして、前記工程（ｄ）のための位置合わせを実行する工程。
５．前記３または４項の半導体装置の製造方法において、前記ハードマスク膜は、酸化シリコン系絶縁膜を主要な構成要素として含む。
６．前記３から５項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む：
（ｇ）前記工程（ｄ）の後であって前記工程（ｅ）の前に、前記ハードマスク膜を除去する工程。
７．前記３から６項のいずれか一つの半導体装置の製造方法において、更に、以下の工程を含む：
（ｈ）前記工程（ｇ）における前記ハードマスク膜の除去によって形成された前記半導体基板の前記第１の主面上の段差を平坦化するように、前記半導体基板の前記第１の主面に対して、第２の平坦化処理を実行する工程。
８．前記７項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｉ）前記工程（ｈ）における前記第２の平坦化処理の前後における前記リセス部の深さを測定する工程。
９．前記８項の半導体装置の製造方法において、更に、以下の工程を含む：
（ｊ）前記工程（ｉ）における前記第２の平坦化処理の前後における前記リセス部の深さ測定の結果に基づいて、前記工程（ｈ）における前記第２の平坦化処理の研摩量を制御する工程。
１０．前記４から９項のいずれか一つの半導体装置の製造方法において、前記多数のトレンチの内の前記第２の部分は、前記多数のトレンチの内の前記第１の部分とは、別に設けられている。
１１．前記４から１０項のいずれか一つの半導体装置の製造方法において、前記多数のトレンチの内の前記第２の部分は、前記アライメントマークの近傍に設けられている。
１２．前記１から１１項のいずれか一つの半導体装置の製造方法において、前記アライメントマークは、ほぼ平行に配列された複数の線状リセス部を有する。
１３．前記４から１２項のいずれか一つの半導体装置の製造方法において、前記工程（ｅ）の位置合わせ工程は、ゲート電極のパターニングのための位置合わせ工程である。
１４．前記４から１３項のいずれか一つの半導体装置の製造方法において、前記仮アライメントマークを用いた位置合わせは、第１の平坦化後の平坦な表面における前記仮アライメントマーク周辺の光学的段差を利用して行われる。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。本願では、パワー系半導体素子を対象とするが、「パワー系半導体素子」とは、主に、５ワット以上の電力を取り扱う各種半導体素子、たとえば、パワーＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、パワーダイオード、これらのうち少なくとも一つを含む複合素子等を指す。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラム領域を平行に等間隔を置いて形成されたものについて説明する。従って、「スーパジャンクション構造がチップ側面に露出している」というときは、Ｐ型カラム領域が露出している場合のみを言うのではなく、Ｐ型カラム領域またはＮ型カラム領域として作用している領域がチップ側面に露出していることをいう。
本願においては、パワーＭＯＳＦＥＴ等のパワー系半導体装置がオン状態のとき電流通路となるエピタキシ層部分のみでなく、パワー系半導体装置がオフ状態のときに、逆方向耐圧を保持することに寄与する周辺のエピタキシ層部分（Ｐ型カラム領域およびＮ型カラム領域を含めて）を含めて、ドリフト領域と呼ぶ。
７．本願において、結晶面について、たとえば（１００）などと表示するときは、これに等価な結晶面を含むものとする。また、同様に、結晶方位について、〈１００〉、〈１１０〉などと表示するときは、これに等価な結晶方位を含むものとする。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、スーパージャンクション構造を利用したパワーＭＯＳＦＥＴについて開示した先行特許出願としては、たとえば日本特願第２００９−２６３６００号（日本出願日２００９年１１月１９日）、日本特願第２０１０−８１９０５号（日本出願日２０１０年３月３１日）等がある。
１．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイスの平面レイアウト、チップ領域周辺のレイアウト、ウエハ上の各部のレイアウト、および位置合わせシステムの説明（主に図１から図３、および図１９）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
図１は本願の一実施の形態の半導体装置の製造方法におけるウエハ上のレイアウトを示すウエハ上面図である。図２は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるパワーＭＯＳＦＥＴのチップ上面図である。図３は図１及び図２のチップコーナ周辺切り出し部Ｒ１の平面レイアウト図である。図１９は本願の一実施の形態の半導体装置の製造方法における各工程の位置合わせの関係を示す位置合わせ系統図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴのデバイスの平面レイアウト、チップ領域周辺のレイアウト、ウエハ上の各部のレイアウト、および位置合わせシステムを説明する。
図１にウエハ１のデバイス主面１ａ上のチップ領域２等のレイアウトを示す（２００φウエハ、および３ミリメートル角程度のチップサイズを想定すれば、実際のチップ数は、大凡、この１００倍程度であるが、図示の都合上、チップの大きさを誇張して示す）。図１に示すように、ウエハ１の表側主面１ａ（デバイス主面、ソース側主面、すなわち第１の主面）には、多数のチップ領域２またはチップ領域となるべき領域が、ほぼマトリクス状に設けられており、これらの間は、Ｘ方向およびＹ方向に直交交差するスクライブライン領域３２（Ｘ方向スクライブライン領域３２ｘ、Ｙ方向スクライブライン領域３２ｙ）で相互に隔てられている。この例では、ウエハ１の表側主面１ａの結晶面は、たとえば、（１００）であり、ノッチ９の方向の結晶方位は、たとえば、〈１００〉または〈１１０〉である（もちろん、必要に応じて、その他の結晶面や結晶方位の配向でも良い）。
デバイスのほぼ完成時点のチップ２（チップ領域）の上面（ウエハ１の表側主面１ａに対応）の全体の平面レイアウトを図２に示す（見やすいように、チップ内部領域のメタル層を除去して示す）。図２に示すように、チップ２（２ａ）ほぼ正方形又は、それに近い矩形（長方形）をしており、チップ周辺領域２０にはガードリング１０があり、中央部には、アクティブセル領域１３がある。アクティブセル領域１３内には、多重連結構造（多数の同形開口を有するシート状）をしたポリシリコン膜（ゲート電極）２１が設けられており、アクティブセル領域１３の全体およびチップ周辺領域２０の所定の領域には、スーパジャンクション構造を構成するＰ型カラム領域６が、敷き詰められている。
図１及び図２のチップコーナ周辺切り出し部Ｒ１を図３に示す。図３に示すように、チップ領域２ａのアクティブセル領域１３には、Ｐ＋型ボディコンタクト領域２７が設けられており、アクティブセル領域１３からチップ周辺領域２０のＮ型シリコンエピタキシ層１ｅには、多数のＰ型カラム領域６が形成されている。これらのＰ型カラム領域６とそれらの間のＮ型カラム領域７（Ｎ型シリコンエピタキシ層１ｅ）とで、スーパジャンクション構造を構成している。チップ領域２ａはＹ方向スクライブライン領域３２ｙを挟んでチップ領域２bと、Ｘ方向スクライブライン領域３２ｘを挟んでチップ領域２ｃと、それぞれ隣接しており、両スクライブライン領域３２ｘ、３２ｙの交差領域を挟んで、チップ領域２ｄと隣接している。両スクライブライン領域３２ｘ、３２ｙには、スーパジャンクション構造とその後のプロセスレイヤーとの位置合わせを行うためのアライメントマーク８を形成するためのアライメントマーク領域５（寸法としては、たとえば、３６マイクロメートルｘ３２マイクロメートル程度を例示することができる）が設けられており、その近傍には、アライメントマーク８を形成するための補助的なアライメントマーク、すなわち、仮アライメントマーク３３を形成するための仮アライメントマーク領域４（寸法としては、たとえば、３６マイクロメートルｘ３２マイクロメートル程度を例示することができる）が設けられている。Ｘ方向スクライブライン領域３２ｘのアライメントマーク領域５内には、Ｘ方向アライメントマーク８ｘが、Ｙ方向スクライブライン領域３２ｙには、Ｙ方向アライメントマーク８ｙがそれぞれ設けられており、それらの近傍の仮アライメントマーク領域４には、Ｘ方向仮アライメントマーク３３ｘおよびＹ方向仮アライメントマーク３３ｙがそれぞれ設けられている。これらの各種のアライメントマークは、たとえば位置合わせレーザスキャン経路３４に沿って、レーザビームでスキャンニングすることにより、位置合わせ（位置検出及び位置合わせ）を実行する。
なお、仮アライメントマーク領域４（埋め込まれたトレンチの第２の部分）は、アライメントマーク領域５の近傍に設けることが望ましい。また、埋め込まれたトレンチの第２の部分は、埋め込まれたトレンチの第１の部分（スーパジャンクションを構成するＰ型カラム領域群）とは、別個の位置に設けることが、位置合わせ上、望ましい。更に、アライメントマーク（リセス部）８および仮アライメントマークは、平面的に見て、スリット状の複数の等幅で等間隔のラインアンドスペース形状（三次元的に言うと、複数の線状リセス部）が好適なものとして例示できる。
次に、ウエハプロセス全体の位置合わせシステムの概要を図１９に例示する。図１９に示すように、本実施の形態においては、スーパジャンクション構造とその後のプロセスとの位置合わせを行うためのアライメントマーク８は、スーパジャンクション構造の形成の際に作られた仮アライメントマーク３３に位置合わせされる（スーパジャンクション構造と後のプロセスレイヤーとの位置合わせのためのアライメントマークの位置合わせ工程５１）。従って、その後のプロセスレイヤー、たとえば、ゲート電極加工の際の位置合わせ工程５７、Ｐ型ボディ領域導入の際の位置合わせ工程５３等での位置合わせでは、このアライメントマーク８と直接、位置合わせが行われる。その後のプロセスレイヤー、たとえば、コンタクトホール形成の際の位置合わせ工程５４の位置合わせでは、たとえば、ゲート電極加工工程において形成されたアライメントマークによって位置合わせが実行される。更に後の工程、たとえば、ソースメタル電極加工の際の位置合わせ工程５５、ファイナルパッシベーション膜加工の際の位置合わせ工程５６等においては、たとえば、コンタクトホール形成工程において形成されたアライメントマークによって位置合わせが実行される。
２．本願の一実施の形態の半導体装置の製造方法におけるウエハプロセス等の説明（主に図４から図１８、図１９を参照）
図４は本願の一実施の形態の半導体装置の製造方法のウエハプロセス（トレンチエッチ用ハードマスク成膜工程）におけるデバイス領域３、仮アライメントマーク領域４およびアライメントマーク領域５のデバイス断面図である。図５は本願の一実施の形態の半導体装置の製造方法のウエハプロセス（トレンチエッチ工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。図６は本願の一実施の形態の半導体装置の製造方法のウエハプロセス（トレンチフィル工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。図７は本願の一実施の形態の半導体装置の製造方法のウエハプロセス（第１の平坦化処理工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。図８は本願の一実施の形態の半導体装置の製造方法のウエハプロセス（アライメントマーク形成用レジスト膜塗布工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。図９は本願の一実施の形態の半導体装置の製造方法のウエハプロセス（アライメントマーク形成工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。図１０は本願の一実施の形態の半導体装置の製造方法のウエハプロセス（ハードマスク除去工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。図１１は本願の一実施の形態の半導体装置の製造方法のウエハプロセス（第２の平坦化処理工程）におけるデバイス領域、仮アライメントマーク領域およびアライメントマーク領域のデバイス断面図である。図１２は図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（Ｐ型ボディ領域導入工程）におけるデバイス断面図である。図１３は図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（ゲートポリシリコン膜成膜工程）におけるデバイス断面図である。図１４は図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（ゲートポリシリコン膜パターニング工程）におけるデバイス断面図である。図１５は図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（コンタクトホール形成工程）におけるデバイス断面図である。図１６は図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（ソースメタル電極形成工程）におけるデバイス断面図である。図１７は図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（バックグラインディング工程）におけるデバイス断面図である。図１８は図１１のデバイス領域のアクティブセル切り出し部Ｒ２に関するその後のウエハプロセス（裏面メタル電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法におけるウエハプロセス等を説明する。
まず、図４に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さＴが４５マイクロメートル程度のリンドープＮエピタキシャル層１ｅ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜１１（たとえば、厚さ１マイクロメートル程度）を形成する。ハードマスク膜１１は、熱酸化膜でも、ＣＶＤ酸化膜でも、それらの複合膜でもよい。主要な部分が酸化シリコン系膜であれば、その他の絶縁膜を含んでも良い。また、この例では、「第１導電型」は、Ｎ型であり、「第２導電型」は、Ｐ型であるが、その逆でも良い。
次に、図５に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜１１をマスクとして、Ｎエピタキシャル層１ｅ等をドライエッチングすることにより、多数のＰ型カラム用トレンチ１２および複数の仮アライメントマーク用トレンチ３５を形成する。エッチングガスとしては、シリコン酸化膜系のエッチングには、たとえば、ＣＨＦ３，ＣＦ４，Ｏ２系を、シリコンエピタキシ部等のエッチングには、ＳＦ６，Ｏ２系を用いる。
次に、図６に示すように、Ｐ型カラム用トレンチ１２および仮アライメントマーク用トレンチ３５に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層１４（濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。この際、利用できるガス形としては、たとえば、ＤＣＳ（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ），ＨＣｌ系、ＴＣＳ（Ｔｒｉｃｈｌｏｒｏｓｉｌａｎｅ），ＨＣｌ系などがある。
次に、図７に示すように、ハードマスク膜１１をストップ層として、第１の平坦化処理、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を実行することにより、Ｐ型カラム用トレンチ１２および仮アライメントマーク用トレンチ３５外のＰ型埋め込みエピタキシャル層１４を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。このときのスラリは、選択比（Ｓｉ/ＳｉＯ２）が大きなものを選ぶ。これにより、デバイス領域３においては、多数のトレンチの内の第１の部分が、埋め込みエピタキシャル層１４によって、埋め込まれたことになる。
次に、図８に示すように、ウエハ１の表側主面１ａ（デバイス主面、すなわち第１の主面）のほぼ全面に、アライメントマーク形成用レジスト膜１５を塗布する。ここで、図１９に関して説明したように、仮アライメントマーク領域４の仮アライメントマーク３３及びその周辺部で構成する光学段差４１（表面は平坦であるが、媒質の相違により光路長が異なることにより生じる段差）を利用して、仮アライメントマーク３３の位置を検出することで、アライメントマーク形成用レジスト膜１５のパターニングのための位置決めを実行し、位置合わせ（図１９のアライメントマークの位置合わせ工程５１）後に、露光して、現像する。ここで、Ｎ型カラム領域７の幅は、たとえば、６マイクロメートル程度であり、Ｐ型カラム領域６の幅は、たとえば、４マイクロメートル程度である。また、仮アライメントマーク３３の幅と間隔は、たとえば、２マイクロメートル程度である。これによって、埋め込まれた多数のトレンチのうちの第２の部分を仮アライメントマークとして、アライメントマーク形成のための露光の位置合わせが行われ、それに基づいて露光が行われたこととなる。
次に、図９に示すように、パターニングされたレジスト膜１５を用いて、ドライエッチングを実行して、アライメントマーク８を形成する。その後、不要になったレジスト膜１５をアッシング等により全面除去し、更に、トレンチエッチ用ハードマスク１１をウエットエッチング等により、全面除去する。このように、スーパジャンクションを形成後に、アライメントマーク８が形成されるので、スーパジャンクションの前又は同時にアライメントマークを形成するのと比較して、アライメントマークの保護等の必要がないというメリットがある。また、アライメントマークを最適の深さまたは形状に設定することが容易である。
このときの状態を図１０に示す。図１０に示すように、この状態では、Ｐ型カラム領域または仮アライメントマークの上面（段差の上面）３６は、ウエハ１の上面１ａから若干突出している。この突出量、すなわち、第２の研摩前のデバイス領域または仮アライメントマーク領域の段差ｄは、たとえば、１マイクロメートル程度である。また、このときのアライメントマーク８の幅は、たとえば、２マイクロメートル程度であり、リセス部の深さＤ１（第２の研摩前のアライメントマーク用トレンチ深さ）は、５マイクロメートル程度である。
ここで、図１１に示すように、第２の平坦化処理を実行する。このときの削り量、すなわち、第２の研摩量Ｐは、段差ｄの３倍程度が好適と考えられるので、この例では、第２の研摩量Ｐは、３マイクロメートル程度となる。その結果、第２の平坦化処理後のアライメントマーク８の深さＤ２（第２の研摩後のアライメントマーク用トレンチ深さ）は、２マイクロメートル程度である。このように、エピタキシャル層厚さＴ（ここでは、たとえば、４５マイクロメートル程度）は、正確にわかっているので、リセス部の深さＤ１、リセス部の深さＤ２を光学的、その他の方法で測定することにより、スーパジャンクションの深さを正確に取得することが可能となり、その結果、スーパジャンクションの深さを高精度に制御することができる。すなわち、リセス部の深さＤ１およびＤ２の差分は、すなわち、第２の研摩量Ｐであるから、リセス部の深さＤ１およびＤ２の測定値と測定済みのエピタキシャル層厚さＴから、適正な第２の研摩量Ｐを算出して研摩量を制御すれば、常に一定のスーパジャンクションの深さを得ることができる。また、第２の平坦化処理の研摩量を最小限に設定できるメリットもある。
これ以降のプロセスレイヤーでは、図１１におけるデバイス領域３のアクティブセル切り出し部Ｒ２の断面を示してプロセスの説明を行う。
図１２に示すように、Ｐ型ボディ領域導入用レジスト膜１７を塗布及びパターニング（たとえば、通常のリソグラフィによる。このときの位置合わせは、図１９に示すように、アライメントマーク８を検出することで実行する。すなわち、Ｐ型ボディ領域導入の際の位置合わせ工程５３である）して、パターニングされたレジスト膜１７をマスクとして、イオン注入によりＰ型ボディ領域１６（Ｐ型チャネル領域）を導入する（イオン種は、たとえばボロンで、濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。
次に、図１３に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜１９を形成し、その上に、ゲートポリシリコン膜２１（リンドープポリシリコン膜）をたとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、図１４に示すように、ゲート電極加工用レジスト膜２２を用いて、ドライエッチング（たとえば、ポリシリコンはＳＦ６，Ｏ２系エッチングガス、酸化膜は、たとえばＣＨＦ３，ＣＦ４系エッチングガス）を実行することによりゲート電極２１をパターニングする（たとえば、通常のリソグラフィによる。このときの位置合わせは、図１９に示すように、アライメントマーク８を検出することで実行する。すなわち、ゲート電極加工の際の位置合わせ工程５７である）。続いて、Ｎ＋ソース領域２３等を導入する（イオン主としては、たとえば、砒素で、濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜２２を全面除去する。このように、スーパジャンクションのP型カラム領域６形成用のトレンチと同時に、仮アライメントマーク３３を形成して、それと、後の工程用のアライメントマーク８を性格に合わせており、そのアライメントマーク８に対して、ゲート電極加工リソグラフィの位置合わせを実施しているので、ゲート加工工程のアライメントを高精度に維持することができる。
次に、図１５に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２４（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。続いて、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜２５を形成し（たとえば、通常のリソグラフィによる。このときの位置合わせは、図１９に示すように、ゲート電極加工工程において作られたアライメントマークを検出することで実行する。すなわち、コンタクトホール形成の際の位置合わせ工程５４である）、それをマスクとして、ドライエッチングすることにより、ソースコンタクトホール２６等を開口するとともに、ソースコンタクトホール２６の孔底に、イオン注入（たとえばＢＦ２）により、Ｐ＋ボディコンタクト領域２７を導入する（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜２５を全面除去する。
次に、図１６に示すように、ソースコンタクトホール２６にチタン系のバリアメタル膜を介して、タングステンプラグ２８を埋め込む。続いて、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより（たとえば、通常のリソグラフィによる。このときの位置合わせは、図１９に示すように、コンタクトホール形成工程において作られたアライメントマークを検出することで実行する。すなわち、ソースメタル電極加工の際の位置合わせ工程５５である）、メタルソース電極２９、ガードリング電極１０（図２）等を形成する。更に、この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する（たとえば、通常のリソグラフィによる。このときの位置合わせは、図１９に示すように、コンタクトホール形成工程において作られたアライメントマークを検出することで実行する。すなわち、ファイナルパッシベーション膜加工の際の位置合わせ工程５６である）。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。続いて、バックグラインディング上限３１まで、バックグラインディングを実行して、当初のウエハの厚さ（基板部のみの厚さで、たとえば、７００マイクロメートル程度）を必要に応じて、図１７に示すように、２００から２０マイクロメートル程度まで薄膜化する。
次に、図１８に示すように、ウエハ１の裏面１ｂにスパッタリング成膜等により、裏面メタル電極３０を形成する。
次に、たとえば、ブレードダイシング等（レーザダイシング、レーザグルービング、または、これらとブレードダイシングの組み合わせによる方法でも良い）により、ウエハ１を各チップ領域２に分割する。
３．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、プレーナー型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、トレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＰエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ、ＩＧＢＴ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
１ ウエハ（半導体基板）
１ａ ウエハの表側主面（デバイス主面、すなわち第１の主面）
１ｂ ウエハの裏側主面
１ｅ Ｎ型シリコンエピタキシ層
１ｓ Ｎ＋型シリコン単結晶基板部
２，２ａ，２ｂ，２ｃ，２ｄ チップ領域
３ デバイス領域
４ 仮アライメントマーク領域
５ アライメントマーク領域
６ Ｐ型カラム領域
７ Ｎ型カラム領域
８ アライメントマーク（リセス部）
８ｘ Ｘ方向アライメントマーク
８ｙ Ｙ方向アライメントマーク
９ ノッチ
１０ ガードリング
１１ トレンチエッチ用ハードマスク
１２ Ｐ型カラム領域埋め込み用トレンチ
１３ アクティブセル領域
１４ 埋め込みエピタキシ層
１５ アライメントマーク形成用レジスト膜
１６ Ｐ型ボディ領域（Ｐ型チャネル領域）
１７ Ｐ型ボディ領域導入用レジスト膜
１８ Ｐ型ボディ領域導入用酸化シリコン膜
１９ ゲート絶縁膜
２０ チップ周辺領域
２１ ポリシリコン膜（ゲート電極）
２２ ゲート電極加工用レジスト膜
２３ Ｎ＋型ソース領域
２４ 層間絶縁膜
２５ コンタクトホール形成用レジスト膜
２６ コンタクトホール
２７ Ｐ＋型ボディコンタクト領域
２８ タングステンプラグ
２９ メタルソース電極
３０ 裏面メタル電極
３１ バックグラインディング上限
３２ スクライブライン領域
３２ｘ Ｘ方向スクライブライン領域
３２ｙ Ｙ方向スクライブライン領域
３３ 仮アライメントマーク
３３ｘ Ｘ方向仮アライメントマーク
３３ｙ Ｙ方向仮アライメントマーク
３４ 位置合わせレーザスキャン経路
３５ 仮アライメントマーク用トレンチ
３６ Ｐ型カラム領域または仮アライメントマークの上面（段差の上面）
４１ 光学段差
５１ アライメントマークの位置合わせ工程
５３ Ｐ型ボディ領域導入の際の位置合わせ工程
５４ コンタクトホール形成の際の位置合わせ工程
５５ ソースメタル電極加工の際の位置合わせ工程
５６ ファイナルパッシベーション膜加工の際の位置合わせ工程
５７ ゲート電極加工の際の位置合わせ工程
Ｄ１ 第２の研摩前のアライメントマーク用トレンチ深さ
Ｄ２ 第２の研摩後のアライメントマーク用トレンチ深さ
ｄ 第２の研摩前のデバイス領域または仮アライメントマーク領域の段差
Ｐ 第２の研摩量
Ｒ１ チップコーナ周辺切り出し部
Ｒ２ アクティブセル切り出し部
Ｔ エピタキシャル層厚さ

Claims (11)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）第１導電型の半導体基板の第１の主面に対してドライエッチングを施すことにより、前記半導体基板の前記第１の主面に多数のトレンチを形成する工程；
    （ｂ）前記多数のトレンチを前記第１導電型とは反対導電型の第２導電型のエピタキシ層で埋め込むように、前記半導体基板の前記第１の主面側に対して、埋め込みエピタキシ成長処理を施すことによって、前記第１の主面上に埋め込みエピタキシ層を成膜する工程；
    （ｃ）前記半導体基板の前記第１の主面上および前記多数のトレンチ外の前記埋め込みエピタキシ層を除去することによって、埋め込まれた前記多数のトレンチの内の第１の部分がそれらの周辺の前記第１導電型の前記半導体基板とともにスーパジャンクションを構成するように、前記第１の主面側に対して、第１の平坦化処理を実行する工程；
    （ｄ）前記工程（ｃ）の後、前記半導体基板の前記第１の主面にアライメントマークを形成する工程；
    （ｅ）前記工程（ｄ）の後、前記アライメントマークを用いて、位置合わせを実行する工程；
    （ｆ）前記工程（ｃ）の後であって前記工程（ｄ）の前に、前記多数のトレンチの内の第２の部分を仮アライメントマークとして、前記工程（ｄ）のための位置合わせを実行する工程、
    ここで、前記工程（ａ）における前記ドライエッチングおよび前記工程（ｂ）における前記埋め込みエピタキシ成長処理は、前記半導体基板の前記第１の主面上にハードマスク膜がある状態で実行され、
    前記仮アライメントマークを用いた位置合わせは、前記第１の平坦化後の平坦な表面における前記仮アライメントマーク周辺の光学的段差を利用して行われ、
    前記光学的段差は、前記ハードマスク膜と前記第２の部分の前記埋め込みエピタキシ層との間に形成されたものである。
  2. 請求項１に記載の半導体装置の製造方法において、前記アライメントマークは、前記半導体基板の前記第１の主面に形成されたリセス部を含む。
  3. 請求項２に記載の半導体装置の製造方法において、前記ハードマスク膜は、酸化シリコン系絶縁膜を主要な構成要素として含む。
  4. 請求項３に記載の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｇ）前記工程（ｄ）の後であって前記工程（ｅ）の前に、前記ハードマスク膜を除去する工程。
  5. 請求項４に記載の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｈ）前記工程（ｇ）における前記ハードマスク膜の除去によって形成された前記半導体基板の前記第１の主面上の段差を平坦化するように、前記半導体基板の前記第１の主面に対して、第２の平坦化処理を実行する工程。
  6. 請求項５に記載の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｉ）前記工程（ｈ）における前記第２の平坦化処理の前後における前記リセス部の深さを測定する工程。
  7. 請求項６に記載の半導体装置の製造方法において、更に、以下の工程を含む：
    （ｊ）前記工程（ｉ）における前記第２の平坦化処理の前後における前記リセス部の深さ測定の結果に基づいて、前記工程（ｈ）における前記第２の平坦化処理の研摩量を制御する工程。
  8. 請求項７に記載の半導体装置の製造方法において、前記多数のトレンチの内の前記第２の部分は、前記多数のトレンチの内の前記第１の部分とは、別に設けられている。
  9. 請求項８に記載の半導体装置の製造方法において、前記多数のトレンチの内の前記第２の部分は、前記アライメントマークの近傍に設けられている。
  10. 請求項９に記載の半導体装置の製造方法において、前記アライメントマークは、ほぼ平行に配列された複数の線状リセス部を有する。
  11. 請求項１０に記載の半導体装置の製造方法において、前記工程（ｅ）の位置合わせ工程は、ゲート電極のパターニングのための位置合わせ工程である。
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