[go: up one dir, main page]

FR2679069A1 - Dispositif a semiconducteur comportant une couche d'interconnexion et procede de fabrication de celui-ci. - Google Patents

Dispositif a semiconducteur comportant une couche d'interconnexion et procede de fabrication de celui-ci. Download PDF

Info

Publication number
FR2679069A1
FR2679069A1 FR9208365A FR9208365A FR2679069A1 FR 2679069 A1 FR2679069 A1 FR 2679069A1 FR 9208365 A FR9208365 A FR 9208365A FR 9208365 A FR9208365 A FR 9208365A FR 2679069 A1 FR2679069 A1 FR 2679069A1
Authority
FR
France
Prior art keywords
layer
metal
silicon
aluminum
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9208365A
Other languages
English (en)
Other versions
FR2679069B1 (fr
Inventor
Sang-In Lee
Jeong-In Hong
Jong-Ho Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=19316918&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=FR2679069(A1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of FR2679069A1 publication Critical patent/FR2679069A1/fr
Application granted granted Critical
Publication of FR2679069B1 publication Critical patent/FR2679069B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

L'invention concerne un dispositif à semi-conducteur comportant une couche d'interconnexion et son procédé de fabrication. Selon l'invention, le dispositif comprend un substrat semiconducteur (31), une couche isolante (32) ayant une ouverture (33) et une première couche conductrice (37) sur la couche isolante, remplissant l'ouverture. La première couche conductrice ne produit pas de précipité de silicium lors du traitement thermique ultérieur éxécuté pour remplir le trou de contact avec la ratière de la première couche conductrice. Le dispositif peut comporter une deuxième couche conductrice (39) à surface planarisée, sur la première, pour améliorer la photogravure ultérieure. Une couche antiréfléchissante (40) peut être formée sur la deuxième couche conductrice pour empêcher des réflexions indésirables pendant la photogravure. De préférence, une couche forme barrière contre la diffusion (34) sous la première couche conductrice, sur le substrat, sur la couche isolante et sur la surface de l'ouverture, empêchant une réaction entre première couche conductrice et substrat.

Description

1 -
La présente invention concerne un dispositif à semicon-
ducteur et un procédé de fabrication de celui-ci, et notam- ment un dispositif à semiconducteur comportant une couche d'interconnexion et un procédé pour former une telle couche
d'interconnexion La présente invention est un perfection-
nement de l'invention qui constitue l'objet de la demande de brevet américain N O 07/828 458 déposée au nom du présent
inventeur le 31 janvier 1992 et dont la description est in-
corporée à la présente demande comme référence.
Le processus de métallisation est considéré comme le point le plus important de la technologie de fabrication des dispositifs à semiconducteur puisqu'il détermine de plus
en plus le rendement de fabrication, les performances (vi-
tesse de fonctionnement, par exemple) et la fiabilité des dispositifs, au fur et à mesure que la technologie progresse vers l'ultra-haute intégration (ULSI, de "ultra large-scale intégration") Le recouvrement des inégalités de la surface, ou "marches", par les couches métalliques ne posait pas de
problèmes très difficiles dans les dispositifs à semicon-
ducteur à moins grande densité d'intégration de l'art anté-
rieur du fait que les éléments de ces dispositifs ont des géométries plus grandes, par exemple les trous de contact ont un allongement (rapport de la profondeur à la largeur)
plus petit et des marches peu hautes Avec la densité d'in-
tégration accrue dans les dispositifs à semiconducteur, les
trous de contact sont devenus sensiblement plus petits tan-
dis que les régions dopées en impuretés formées dans la sur-
face du substrat de semiconducteur sont devenues beaucoup plus minces Du fait de l'allongement plus grand des trous -2- de contact et de la hauteur plus grande des marches, pour
ces dispositifs à semiconducteur actuels à densité d'inté-
gration plus grande, il est devenu nécessaire d'améliorer le procédé classique de métallisation à l'aluminium afin d'atteindre les objectifs de conception normaux de fonction- nement à grande vitesse, grand rendement de fabrication et bonne fiabilité du dispositif à semiconducteur obtenu Plus
particulièrement, l'utilisation du procédé classique de mé-
tallisation à l'aluminium dans la fabrication des disposi-
tifs à semiconducteur à densité plus élevée a eu pour résul-
tat des problèmes tels qu'une dégradation de la fiabilité et des ruptures des interconnexions en aluminium du fait
du grand allongement des trous de contact et du mauvais re-
couvrement des marches par l'aluminium déposé par pulvéri-
sation cathodique, de l'augmentation de la résistance des contacts provoquée par la précipitation du silicium, et de
la dégradation des caractéristiques des jonctions peu pro-
fondes due à la formation de pointes d'aluminium.
Différents nouveaux procédés ont été proposés en vue de résoudre ces problèmes posés par le procédé classique de métallisation à l'aluminium Par exemple, pour éviter
la dégradation de la fiabilité du dispositif à semiconduc-
teur provoquée par la rupture mentionnée plus haut des in-
terconnexions en aluminium, les procédés suivants ont été
proposés.
Des méthodes de fusion ont été décrites dans des publi-
cations relatives à des brevets telles que la publication de demande de brevet japonais N O 62-132348 (par Yukiyosu
et al), la publication de demande de brevet japonais N O 63-
99546 (par Shinpei Iijima), la publication de demande de brevet japonais N O 62-109341 (par Masahiro Shimizu et al), la publication de demande de brevet japonais N O 62-211915 -3- (par Hidekazu Okabayashi et al), la publication de demande de brevet japonais N O 1-246831 (par Seiichi Iwamatsu), la publication de demande de brevet japonais N O 59-171374 (par Masaki Satou) et la demande de brevet européen nu 87306084 3 (par Ryoichi Mukai et al). Selon le procédé mentionné plus haut, le trou de contact
est rempli par fusion et écoulement d'aluminium ou d'un al-
liage d'aluminium En quelques mots, dans l'étape d'écoule-
ment avec fusion, la couche métallique d'aluminium ou d'al-
liage d'aluminium est chauffée au-delà de sa température
de fusion et le métal ainsi fondu coule dans le trou de con-
tact pour remplir celui-ci Cette étape d'écoulement par fusion entraîne les inconvénients suivants Premièrement,
la plaquette de semiconducteur doit être disposée horizon-
talement pour permettre le remplissage correct du trou de contact par la matière fondue qui coule Deuxièmement, la
couche métallique liquide qui a coulé dans le trou de con-
tact cherche une tension superficielle plus faible et, par
conséquent, peut se rétrécir ou se gauchir lors de la soli-
dification et exposer de ce fait la matière semiconductrice
sous-jacente De plus, la température du traitement thermi-
que ne peut pas être réglée avec précision et, par consé-
quent, il est difficile d'obtenir des résultats donnés de manière reproductible Par ailleurs, bien que ces procédés puissent permettre de remplir un trou de contact avec le métal fondu de la couche métallique, les zones restantes de la couche métallique (en dehors de la zone du trou de
contact) peuvent devenir rugueuses, ce qui dégrade les ré-
sultats des opérations de photogravure exécutées ensuite.
Par conséquent, une deuxième opération de métallisation peut
être nécessaire pour lisser, ou "planariser", ces zones ru-
gueuses de la couche métallique.
Comme alternative à la fusion d'aluminium ou d'alliage -4-
d'aluminium pour remplir les trous de contact, et afin d'a-
méliorer le recouvrement des marches par le métal, un procé-
dé de métallisation à étapes multiples est décrit dans le
brevet américain N O 4 970 176 (par Clarence J Tracy et al).
Selon ce brevet, une première épaisseur d'une couche métal- lique est déposée sur une plaquette de semiconducteur à une température non élevée Ensuite, la température est portée à environ 400 à 5000 C, ce qui permet à la couche métallique de couler par fusion pour déposer la deuxième épaisseur, relativement mince, de la couche métallique, qui restait à déposer L'écoulement par fusion de la couche métallique
a lieu avec croissance des grains, recristallisation et dif-
fusion dans la masse.
Selon le procédé de Tracy et al, le recouvrement d'une marche d'un trou de contact (trou traversant) ayant un grand allongement peut être amélioré Cependant, l'aluminium ou l'alliage d'aluminium ne peut pas remplir complètement un trou de contact ayant un allongement supérieur à 1 et un
diamètre inférieur à 1 micron.
Entre-temps, Ono et al ont découvert que lorsque la température du substrat de semiconducteur est supérieure
à 5000 C, la fluidité de l'alliage aluminium-silicium augmen-
te brusquement (voir "Proceedings of 1990 VMIC Conference", 11 et 12 juin, pages 76 à 82) Selon cette publication, la contrainte dans un film d'aluminium à 1 % de silicium change brusquement près de 5000 C et la relaxation des contraintes
dans un tel film se produit rapidement à cette température.
De plus, la température du substrat de semiconducteur doit
être maintenue entre 500 et 5501 C pour que les trous de con-
tact se remplissent de façon satisfaisante Ce mécanisme
est différent de l'écoulement par fusion de la couche mé-
tallique décrit dans le brevet de Tracy et al).
-5-
Par ailleurs, C S Park et al (dont certains des pré-
sents inventeurs) ont décrit un procédé pour former une cou-
che métallique d'interconnexion dans un trou de contact ayant un grand allongement, qui comprend les étapes consistant à déposer un alliage d'aluminium sous une épaisseur de 300 nm à une température inférieure à 1000 C et chauffer ensuite
l'alliage d'aluminium déposé à une température de 5500 C pen-
dant 180 secondes pour remplir complètement le trou de con-
tact avec l'alliage d'aluminium, dans "Proceedings of the 1991 VMIC Conference", 11 et 12 juin, pages 326 à 328 Ce procédé fait actuellement l'objet d'une demande de brevet déposée à l'Office américain des brevets sous le numéro de
demande de brevet américain N O 07/585 218 intitulée "A Me-
thod for Forming a Metal Layer in a Semiconducteur Device".
Puisque la couche métallique est traitée thermiquement
à une température inférieure au point de fusion de l'alumi-
nium, la couche métallique ne fond pas Par exemple, au lieu de la fusion de l'aluminium, les atomes d'aluminium déposés par pulvérisation cathodique à une température inférieure à 1501 C migrent lors du traitement thermique à 550 C Cette migration augmente lorsque la zone superficielle est inégale ou granuleuse du fait d'une augmentation de l'énergie parmi
les atomes superficiels qui ne sont pas complètement en con-
tact avec les atomes environnants Par conséquent, la couche granuleuse initialement pulvérisée cathodiquement présente
une migration atomique accrue lors du traitement thermique.
Selon le procédé mentionné ci-dessus, le trou de contact
peut être facilement et complètement rempli de métal en uti-
lisant le même matériel de pulvérisation cathodique que ce-
lui utilisé pour le procédé classique de dépôt, et ensuite en recuisant le métal déposé Par conséquent, même un trou de contact ayant un grand allongement peut être complètement rempli. -6-
Toutefois, lorsqu'un vide est formé dans le trou de con-
tact ou lorsque le recouvrement d'une marche par la couche métallique est insuffisant, le trou de contact ne peut pas être rempli complètement en maintenant une telle plaquette de semiconducteur avec une couche métallique à une certaine température et un sous certain niveau de vide En outre, bien qu'une couche métallique secondaire soit ensuite formée
sur la plaquette de semiconducteur ayant une couche métal-
lique primaire précédemment déposée, un bon recouvrement de la marche du trou de contact ne peut être assuré, et la fiabilité du dispositif à semiconducteur ainsi fabriqué est
dégradée du fait du recouvrement insuffisant de la marche.
Une structure de contact composée d'aluminium pur déposé directement sur du silicium a été adoptée dans les premières années de la technologie du silicium Cependant, le contact
entre l'aluminium et le silicium présente des caractéristi-
ques de contact médiocres telles que la formation de pointes d'aluminium pénétrant dans la jonction pendant le processus d'agglomération L'étape d'agglomération est exécutée après que la couche métallique de contact a été déposée et mise en forme de motif Pour des contacts aluminium-silicium, une telle agglomération amène l'aluminium à réagir avec la couche d'oxyde naturel qui se forme sur la surface du silicium Lorsque l'aluminium réagit avec la mince couche d'oxyde de silicium (Si O 2), une couche d'oxyde d'aluminium (A 1203) se forme et, s'il y a un bon contact ohmique, la
couche d'oxyde naturel est ultérieurement complètement con-
sommée Après cela, l'aluminium diffuse dans l'épaisseur de la couche résultante d'oxyde d'aluminium pour atteindre la surface du silicium en formant ainsi un contact intime métal-silicium Ici, l'aluminium doit diffuser dans toute l'épaisseur de la couche d'oxyde d'aluminium pour atteindre
l'oxyde de silicium restant Au fur et à mesure que la cou-
-7- che d'oxyde d'aluminium augmente d'épaisseur, la pénétration de l'aluminium prend plus de temps Par conséquent, si la
couche d'oxyde naturel est trop épaisse, cette couche d'oxy-
de d'aluminium est trop épaisse pour que l'aluminium diffuse dans toute son épaisseur Dans ce cas, l'oxyde de silicium n'est pas entièrement consommé et il en résulte un mauvais contact ohmique La vitesse de pénétration de l'aluminium
dans l'oxyde d'aluminium est fonction de la température.
Pour une température et un temps de diffusion acceptables,
l'épaisseur de l'oxyde d'aluminium doit être de 0,5 à 1 nm.
Puisque l'épaisseur maximale de l'oxyde d'aluminium est ap-
proximativement égale à l'épaisseur de l'oxyde naturel con-
sommé, une limite supérieure approximative est fixée à l'é-
paisseur de la couche d'oxyde naturel Plus la surface du silicium est exposée longtemps à une atmosphère contenant
de l'oxygène, plus la couche d'oxyde naturel est épaisse.
Par conséquent, dans la plupart des procédés de réalisation des contacts, les opérations de nettoyage de la surface sont
exécutées juste avant de charger les plaquettes de semicon-
ducteur dans la chambre de dépôt pour effectuer le dépôt
du métal.
L'aluminium absorbe 0,5 à 1 % de silicium à une tempéra-
ture d'alliage des contacts comprise entre 450 et 5000 C. Si une couche d'aluminium pur était chauffée à 4500 C et qu'une source de silicium soit prévue, l'aluminium absorberait le
silicium en solution jusqu'à ce qu'une concentration de si-
licium de 0,5 % en poids soit atteinte Le substrat de semi-
conducteur sert de source de silicium et le silicum du sub-
strat pénètre dans l'aluminium par diffusion aux températu-
res élevées Si une grande quantité d'aluminium est présen-
te, une quantité importante de silicium provenant de dessous l'interface aluminium/silicium peut diffuser dans la couche
d'aluminium Simultanément, l'aluminium provenant de la cou-
che se déplace rapidement pour remplir les vides créés par le départ du silicium Si la pénétration de l'aluminium est -8- plus profonde que la profondeur de la jonction PN sous le
contact, la jonction présentera des courants de fuite inten-
ses ou sera même court-circuitée électriquement Ce phéno-
mène est appelé "formation de pointes pénétrant dans la jonc-
tion". Pour résoudre le problème de la formation de pointes
pénétrant dans la jonction au niveau des contacts, du sili-
cium est ajouté à la couche d'aluminium au fur et à mesure qu'elle est déposée Des alliages d'aluminium (à 1 %o en poids de silicium) ont été largement adoptés pour fabriquer les
contacts et les interconnexions des circuits intégrés L'u-
tilisation d'alliages d'aluminium et de silicium au lieu de l'aluminium pur peut résoudre le problème de la formation de pointes pénétrant dans la jonction mais, malheureusement, pose un autre problème Plus précisément, pendant le cycle de refroidissement du processus de recuit, la solubilité du silicium dans l'aluminium diminue lorsque la température décroît L'aluminium devient, par conséquent, sursaturé de silicium, ce qui provoque la nucléation et la croissance
d'un précipité de silicium à partir de la solution aluminium-
silicium La nucléation doit toujours se produire le plus rapidement aux joints de grains et dans les interfaces par ordre décroissant de la force induisant la nucléation Cette
précipitation se produit tant au niveau de l'interface alu-
minium-oxyde de silicium qu'au niveau de l'interface alumi-
nium-silicium dans les contacts Si ces précipités forment du silicium dopé N+ au niveau de l'interface du contact, il en résulte une augmentation indésirable de la résistance du contact Le précipité de silicium formé aux joints de grains peut prendre part à la nucléation assistée par les
joints de grains, et celui contenu dans les lignes d'inter-
connexion en aluminium peut augmenter leur tendance à la défaillance par électromigration Une grande divergence du -9 _ flux de courant est créée aux endroits o un précipité de silicium plus grand qu'environ 0,4 micron est formé Cela peut conduire à une défaillance prématurée du dispositif à semiconducteur due à une coupure de circuit induite par électromigration Lorsque l'on forme une couche d'intercon- nexion métallique dans un dispositif à semiconducteur selon
le procédé décrit ci-dessus (celui de C S Park), ce pro-
blème devient difficile à résoudre puisque la couche d'in-
terconnexion métallique subit un cycle de chauffage et de
refroidissement pendant sa formation.
La figure 1 illustre le précipité de silicium ( 8 a, 8 b) formé sur la surface du substrat de semiconducteur 2 après la métallisation Sur cette figure, la référence numérique
7 désigne la couche d'interconnexion métallique Il est évi-
dent que ce précipité de silicium doit être éliminé Ce pré-
cipité de silicium a, jusqu'ici, été éliminé par rodage, attaque profonde ou attaque à l'acide, ou par utilisation
d'un réactif d'attaque comportant un radical qui peut éli-
miner le précipité du substrat.
En particulier, lorsque la couche métallique est déposée à une température élevée, le précipité de silicium ne peut
pas être éliminé facilement Lorsque le précipité de sili-
cium est éliminé par attaque chimique profonde, les images de celui-ci sont transmises à une couche sous-jacente, et ces images restent après l'attaque chimique profonde Par conséquent, la qualité et l'aspect de la surface du substrat
de semiconducteur restent médiocres.
On sait aussi actuellement que pour améliorer la fiabi-
lité d'un dispositif à semiconducteur en empêchant la dégra-
dation des caractéristiques de la jonction peu profonde due à la formation de pointes d'aluminium, une couche formant barrière peut être formée dans le trou de contact formé dans la plaquette de semiconducteur Par exemple, la formation -
d'une couche de nitrure de titane par un procédé de pulvéri-
sation cathodique réactive est décrite dans la revue "Jour-
nal of Vacuum Science and Technology", A 4 ( 4), 1986, pages
1850 à 1854 Dans le brevet américain N O 4 897 709 (par Nat-
suki Yokoyama et al), on décrit un dispositif à semiconduc- teur qui comporte une couche de nitrure de titane (couche
barrière) qui est formée dans un trou de contact pour empê-
cher une réaction entre la couche d'interconnexion métalli-
que et le substrat de semiconducteur La couche de nitrure de titane peut être formée par un procédé de dépôt chimique en phase vapeur, ou "CVD" (de "chemical vapor deposition") mis en oeuvre dans un réacteur CVD à basse température La couche résultante a d'excellentes caractéristiques avec un bon recouvrement des marches pour un trou extrêmement petit ayant un grand allongement Après avoir formé la couche de nitrure de titane, on forme une couche d'interconnexion par
un procédé de pulvérisaton cathodique en utilisant un allia-
ge d'aluminium.
Par ailleurs, Yoda Dakashi et al ont proposé un procédé pour fabriquer un dispositif à semiconducteur qui comprend les étapes consistant à former des doubles couches barrières pour empêcher une réaction entre la couche d'interconnexion et le substrat de semiconducteur ou une couche isolante sur la surface intérieure des trous de contact, puis de remplir les trous de contact avec un métal déposé tel qu'un alliage d'aluminium tout en chauffant le substrat de semiconducteur à une température désirée (publication de demande de brevet
coréen N O 90-15277 correspondant à la demande de brevet ja-
ponais N O 01-061557 déposée le 14 mars 1989).
Finalement, dans la publication de demande de brevet japonais N O 61183942, on décrit un procédé pour former une couche barrière, qui comprend les étapes consistant à former
une couche métallique en déposant un métal tel que le molyb-
11 -
dène, le tungstène, le titane ou le tantale, former une cou-
che de nitrure de titane sur la couche métallique, puis trai-
ter thermiquement la couche métallique et la couche de ni-
trure de titane pour former une couche de siliciure métal-
lique par une réaction entre la couche métallique et le sub-
strat de semiconducteur au niveau de l'interface de ceux-ci.
C'est ainsi que les caractéristiques de la barrière sont
améliorées Cependant, la simple formation d'une couche bar-
rière ne suffit pas pour éliminer les insuffisances et les inconvénients du procédé de métallisation de C S Park décrit
plus haut.
Pour résoudre les problèmes décrits ci-dessus, S I Lee (qui fait partie des présents inventeurs) et al ont déposé
une demande de brevet américain intitulée "Method for Manu-
facturing a Semiconductor Device" sous le no 07/828 458.
Cette invention concerne un procédé pour former une couche d'interconnexion métallique dans un trou de contact dans
un dispositif à semiconducteur, qui comprend les étapes con-
sistant à former une première couche métallique sur une pla-
quette de semiconducteur recouverte d'une couche isolante ayant un trou de contact formé dans celle-ci, en utilisant un métal pris dans un groupe comprenant l'aluminium pur et des alliages d'aluminium n'ayant pas de composant silicium,
traiter thermiquement la couche métallique pour remplir com-
plètement le trou de contact avec le métal de la première couche métallique, et ensuite former une deuxième couche
métallique ayant un composant silicium sur la première cou-
che métallique.
Les figures 2 à 5 illustrent un procédé pour former une couche d'interconnexion métallique selon l'invention; La figure 2 illustre une étape consistant à former une première couche métallique Plus précisément, une ouverture
23 ayant un diamètre de 0,8 micron et ayant une partie for-
12 -
mant une marche est formée dans un substrat de semiconduc-
teur 21 recouvert d'une couche isolante 22 Ensuite, le sub-
strat 21 est nettoyé.
Ensuite, une couche formant barrière contre la diffu-
sion, ou "couche barrière antidiffusion", 24 constituée d'un composé métallique à haute température de fusion tel que le nitrure de titane est déposée sur toute la surface de la couche isolante 22 et les parties exposées du substrat de semiconducteur 21 L'épaisseur de la couche barrière 24 est, de préférence, comprise entre 20 et 150 nm Le substrat de semiconducteur 21 est ensuite introduit dans une chambre de réaction à pulvérisation cathodique, dans laquelle une
première couche métallique 25 est formée en déposant un mé-
tal, par exemple de l'aluminium ou un alliage d'aluminium sans constituant silicium, jusqu'à une épaisseur égale aux deux-tiers de l'épaisseur désirée de la couche métallique (composite) totale (soit 400 nm lorsque l'épaisseur désirée
de la couche métallique totale est de 600 nm), à une tempé-
rature inférieure à 1501 C et sous un niveau de vide prédé-
terminé La première couche métallique ainsi formée a des
grains fins d'aluminium et une haute énergie libre superfi-
cielle. La figure 3 illustre l'étape consistant à remplir les
ouvertures 23 Plus précisément, la plaquette de semiconduc-
teur est transférée à une autre chambre de réaction à pul-
vérisation cathodique sans casser le vide, dans laquelle la première couche métallique 25 est traitée thermiquement,
de préférence à une température de 5501 C, pendant trois mi-
nutes, ce qui fait migrer les atomes d'aluminium dans l'ou-
verture 23 La migration des atomes d'aluminium provoque une réduction de l'énergie libre superficielle de ceux-ci,
ce qui diminue l'aire de leur surface et facilite le rem-
plissage complet des ouvertures par l'aluminium, comme cela
est représenté sur la figure 3.
13 - La figure 4 illustre une étape consistant à former une
deuxième couche métallique 26 sur la première couche métal-
lique 25 Plus précisément, la deuxième couche métallique 26 est formée en déposant le reste de l'épaisseur nécessaire de la couche métallique totale à une température inférieure à 3500 C, ce qui achève la formation de la couche métallique
totale La deuxième couche métallique 26 est formée en uti-
lisant un alliage d'aluminium ayant un constituant silicium, tel qu'un alliage aluminium-silicium (Al-Si) ou un alliage aluminium-cuivresilicium (Al-Cu-Si);
La figure 5 représente un motif d'interconnexions métal-
liques 27 obtenu en éliminant des parties prédéterminées de la deuxième couche métallique 26, de la première couche métallique 25 et de la couche barrière 24 par un procédé
de gravure classique, comme cela est bien connu dans le do-
maine de la fabrication des dispositifs à semiconducteur.
En outre, selon l'invention décrite dans la demande de
brevet américain n O 07/828 458 mentionnée plus haut, la deu-
xième couche métallique 26 peut être traitée thermiquement de la même manière que la première couche métallique 25 pour
rendre plane, ou "planariser", la surface de la couche mé-
tallique pour améliorer les résultats d'un procédé ultérieur de photogravure avant de former le motif d'interconnexion
métallique 27.
Selon l'invention, un métal sans constituant silicium et un métal avec un constituant silicium sont successivement déposés pour former une couche barrière composite La couche métallique sans constituant silicium absorbe les atomes de silicium provenant du métal ayant un constituant silicium lorsque la température du substrat de semiconducteur est abaissée Par conséquent, il ne se forme pas de précipité de silicium sur la surface du substrat de semiconducteur
après la formation du motif d'interconnexion.
14 -
Cependant, lorsque l'on forme une couche métallique com-
posite, de l'aluminium pur ou un alliage d'aluminium n'ayant
pas de constituant silicium est déposé pour former une deu-
* xième couche métallique Par conséquent, s'il existe une couche barrière antidiffusion médiocre sur la surface inté- rieure du trou de contact, il se forme des pointes fines pénétrant dans la jonction, comme cela est représenté sur la figure 6 Sur cette figure, la référence numérique
13 désigne une région dopée par des impuretés Par consé-
quent, la jonction est endommagée, ce qui, avec le temps,
augmente le courant de fuite.
Compte-tenu de ce qui précède, on comprendra qu'il exis-
te actuellement le besoin d'un dispositif à semiconducteur comportant une couche d'interconnexion qui ne produise pas de précipité de silicium ni de formation de pointes fines
d'aluminium qui provoquent un courant de fuite, et un pro-
cédé de fabrication de celui-ci, qui éliminerait les insuf-
fisances et inconvénients décrits plus haut des procédés actuellement disponibles L'invention vise à satisfaire ce
besoin.
L'invention a donc pour but de fournir un dispositif
à semiconducteur comportant une couche d'interconnexion fia-
ble qui ne forme pas de silicium dans une étape ultérieure de traitement thermique et dans lequel il ne se produit pas
de formation de fine pointes d'aluminium.
L'invention a également pour but de fournir un procédé amélioré pour former une couche d'interconnexion pour un
motif d'interconnexion métallique.
Selon l'invention, il est prévu un dispositif à semi-
conducteur comportant une couche d'interconnexion, compre- nant: un substrat de semiconducteur, une couche isolante
ayant une ouverture formée dans le substrat de semiconduc-
teur, l'ouverture exposant une partie de la surface d'une -
couche sous-jacente de la couche isolante; une première cou-
che conductrice formée sur la couche isolante, la première couche conductrice remplissant complètement l'ouverture, et la première couche conductrice étant constituée d'une matière qui ne produit pas de précipité de silicium dans une étape ultérieure de traitement thermique L'ouverture peut être un trou de contact qui s'étend vers la surface du substrat de semiconducteur, ce qui expose une partie de la surface du substrat de semiconducteur dans laquelle une
impureté de dopage est introduite.
Selon un mode de réalisation de l'invention, la première couche conductrice comprend une première couche métallique
ayant un constituant silicium et une deuxième couche métal-
lique n'ayant pas de constituant silicium La première cou-
che métallique peut être constituée d'un métal tel qu'un
alliage aluminium-silicium (Al-1 % O Si) ou un alliage alumi-
nium-cuivre-silicium (Al-0,5 %Cu-1 l D Si), et la deuxième couche
métallique peut être constituée d'un métal tel que l'alumi-
nium pur, un alliage aluminium-cuivre (Al-0,5 A Cu) ou un al-
liage aluminium-titane (Al-Ti).
Selon un autre mode de réalisation de l'invention, la première couche conductrice comprend une partie inférieure ayant un constituant silicium et située près de la surface
intérieure de l'ouverture, de la surface exposée de la cou-
che sous-jacente et de la surface de la couche isolante,
et une partie supérieure n'ayant pas sensiblement de cons-
tituant silicium.
Selon un autre mode de réalisation de l'invention, la première couche conductrice est constituée d'un métal qui
ne contient pas plus d'environ 0,5 % en poids d'un consti-
tuant silicium, de préférence environ 0,2 à 0,5 %o en poids
du constituant silicium.
16 - Selon un autre mode de réalisation de l'invention, la première couche conductrice comprend une couche de siliciure de métal réfractaire formée sur la surface intérieure de
l'ouverture, sur la couche isolante et sur la surface expo-
sée de la couche sous-jacente, et une couche métallique for-
mée sur la couche de siliciure de métal réfractaire et cons-
tituée d'un métal n'ayant pas de constituant silicium ou d'un métal n'ayant pas plus de 0,5 % en poids de constituant silicium Les siliciures de métaux réfractaires convenables utilisés dans la pratique de l'invention comprennent, par exemple, le siliciure de tungstène (W Si 2), le siliciure de
molybdène (Mo Si 2), le siliciure de titane (Ti Si 2), le sili-
ciure de tantale (Ta Si 2), etc. Selon un autre mode de réalisation de l'invention, la première couche conductrice comprend une couche de métal réfractaire formée sur la surface intérieure de l'ouverture,
sur la couche isolante et sur la surface exposée de la cou-
che sous-jacente, et une couche métallique ayant un consti-
tuant silicium formée sur la couche de métal réfractaire.
Les métaux réfractaires convenables utilisés dans la prati-
que de l'invention comprennent, par exemple, le titane (Ti),
le molybdène (Mo), le tungstène (W) et le tantale (Ta).
Par ailleurs, une couche barrière antidiffusion peut être formée sur la surface de la couche isolante, sur la surface intérieure de l'ouverture et sur la surface exposée de la couche sous-jacente, ainsi que sous la première couche
conductrice La couche barrière antidiffusion peut être cons-
tituée d'un métal de transition tel que le titane ou d'un
composé d'un métal de transition tel que le nitrure de ti-
tane.
En outre, une deuxième couche conductrice ayant une sur-
face planarisée peut être formée sur la première couche con-
ductrice remplissant l'ouverture La deuxième couche conduc-
17 - trice est, de préférence, constituée d'un métal n'ayant pas
d'élément silicium Toutefois, si la première couche con-
ductrice comprend une couche métallique réfractaire et une couche métallique ayant un constituant silicium, la deuxième couche conductrice peut être constituée d'un métal ayant
un constituant silicium.
Par ailleurs, une couche antiréfléchissante peut être formée sur la deuxième couche conductrice ayant une surface
planarisée pour améliorer l'efficacité d'un procédé de pho-
togravure ultérieur.
Selon l'invention, l'ouverture est un trou de contact, ou trou traversant, ayant une marche formée sur la paroi
de celui-ci ou ayant une forme légèrement conique L'allon-
gement de l'ouverture est supérieur à 1, de préférence 1 à 2, et la grosseur de l'ouverture n'est pas supérieure à 1 micron, la grosseur étant définie comme étant un diamètre,
ou un diamètre moyen dans le cas d'un trou de contact légè-
rement conique.
Selon l'invention, il est prévu un procédé pour fabri-
quer un dispositif à semiconducteur comportant une couche d'interconnexion, comprenant les étapes consistant à:
former une couche isolante sur un substrat de semiconduc-
teur; former dans la couche isolante une ouverture exposant une partie d'une surface d'une couche sous-jacente de la couche isolante; former une première couche conductrice qui ne produise pas de précipité de silicium dans une étape ultérieure de traitement thermique sur la couche isolante; et
traiter thermiquement la première couche conductrice pen-
dant un temps appropiré pour remplir l'ouverture avec la
matière de la première couche conductrice.
18 - Selon un mode de réalisation de l'invention, la première couche conductrice est obtenue en déposant successivement un premier métal pour former une première couche métallique
et un deuxième métal pour former une deuxième couche métal-
lique Le premier métal est un alliage d'aluminium ayant
un constituant silicium, tel qu'un alliage aluminium-sili-
cium (Al-Si) ou un alliage aluminium-cuivre-silicium (Al-
Cu-Si), et le deuxième métal est de l'aluminium pur ou un alliage d'aluminium n'ayant pas de constituant silicium, tel qu'un alliage aluminium-titane (Al-Ti) ou un alliage aluminium-cuivre (Al-Cu) Les première et deuxième couches métalliques sont déposées, de préférence, à une température inférieure à 1500 C Plus la température de dépôt est basse, plus les atomes du métal migrent facilement dans l'ouverture au cours du traitement thermique ultérieur L'épaisseur de la première couche conductrice est, de préférence, d'un à
deux tiers de l'épaisseur prédéterminée de la couche d'in-
terconnexion. L'épaisseur de la première couche métallique n'est, de préférence, pas supérieure à plus d'un quart d'une épaisseur prédéterminée de la couche d'interconnexion, et celle de
la deuxième couche métallique n'est, de préférence, pas in-
férieure aux cinq douzièmes de l'épaisseur prédéterminée
de la couche d'interconnexion.
Après avoir été formée sous vide, la première couche
conductrice est traitée thermiquement sans casser le vide.
Le traitement thermique est exécuté en chauffant le substrat
de semiconducteur dans une atmosphères inerte sous une pres-
sion de 10 millitorrs ou moins, ou sous un vide de 5 x 107 torrs ou moins, à une température comprise entre 0,8 Tm et Tm (de préférence, 500 à 5500 C), o Tm est la température
de fusion du premier métal, en utilisant un procédé à con-
duction gazeuse ou un procédé de recuit thermique rapide,
ou "RTA" (de "rapid thermal annealing").
19 -
Le traitement thermique peut être exécuté dans une at-
mosphère de gaz inerte (azote (N 2) ou argon (Ar), par exem-
ple) ou dans une atmosphère de gaz réducteur (hydrogène (H 2),
par exemple) Lorsque la couche métallique est traitée ther-
miquement, les atomes du métal migrent dans l'ouverture pour réduire l'énergie libre superficielle de celle-ci Cela a pour résultat que l'ouverture est complètement remplie de métal Au fur et à mesure que les atomes du métal migrent
dans l'ouverture, l'aire de la surface de la couche métal-
lique diminue Par conséquent, une partie en surplomb de la couche métallique disparaît de la partie supérieure de l'ouveture et l'aire d'entrée de l'ouverture devient plus
grande Par conséquent, lorsque l'on dépose ensuite une deu-
xième couche conductrice, on peut obtenir un bon recouvre-
ment de la marche par la couche métallique.
Si le vide est cassé pendant l'étape de traitement ther-
mique décrite ci-dessus, l'oxydation provoque la formation d'une couche d'oxyde d'aluminium (A 1203) qui empêche les
atomes d'aluminium de migrer dans l'ouverture à la tempéra-
ture indiquée plus haut Par conséquent, l'ouverture ne peut
pas être complètement remplie de métal, ce qui n'est évidem-
ment pas souhaitable Le traitement thermique décrit ci-
dessus est exécuté pendant au moins une minute, de préféren-
ce une à cinq minutes lorsque l'on utilise le procédé à con-
duction gazeuse à l'argon et, lorsque l'on utilise l'appa-
reil de recuit thermique rapide (RTA), la couche métallique est, de préférence, traitée thermiquement pendant plusieurs cycles d'environ 20 à 30 secondes, ou de manière continue
pendant environ deux minutes.
- Selon un autre mode de réalisation de l'invention, la
première couche conductrice est obtenue en formant successi-
vement une couche de silicium sur la couche isolante, sur
la surface intérieure de l'ouverture et sur la surface expo-
sée de la couche sous-jacente, et en formant une couche mé-
tallique constituée d'un métal pris dans un groupe compre-
nant l'aluminium pur et des alliages d'aluminium n'ayant
pas de constituant silicium, tel q'un alliage aluminium-
titane ou un alliage aluminium-cuivre, sur la couche de si-
licium La couche métallique est formée en déposant de l'a-
luminium pur ou un alliage d'aluminium sous vide et à une basse température, inférieure à 1500 C, comme plus haut La première couche conductrice est traitée thermiquement à une
température comprise entre 0,8 Tm et Tm, o Tm est la tem-
pérature de fusion du métal.
Selon un autre mode de réalisation de l'invention, la premièe couche conductrice est formée en déposant un alliage d'aluminium n'ayant pas plus d'environ 0,5 % en poids, de préférence environ 0,2 à 0,5 %O en poids, d'un constituant silicium Les alliages d'aluminium convenables utilisés dans
l'invention comprennent, par exemple, un alliage aluminium-
silicium, un alliage aluminium-cuivre, etc L'alliage d'alu-
minium est déposé et traité thermiquement de la même manière que plus haut Ici, la première couche conductrice a, de préférence, une épaisseur d'environ 10 à 80 % de l'épaisseur prédéterminée de la couche d'interconnexion du dispositif
à semiconducteur.
Selon un autre mode de réalisation de l'invention, la
première couche conductrice est obtenue en formant successi-
vement une couche de siliciure de métal réfractaire riche
en silicium sur la couche isolante, sur la surface intérieu-
re de l'ouverture et sur la surface exposée de la couche 21 -
sous-jacente, et une première couche métallique sur la cou-
che de siliciure de métal réfractaire Les siliciures de métaux réfractaires convenables utilisés dans l'invention comprennent, par exemple, le silicure de tungstène (W Si 2), le siliciure de molybdène (Mo Si 2), le siliciure de titane (Ti Si 2), le siliciure de tantale (Ta Si 2), etc La première couche métallique est constituée d'un métal pris dans un
groupe comprenant l'aluminium pur, un alliage aluminium-
cuivre, un alliage aluminium-titane et un alliage d'alumi-
nium n'ayant pas plus de 0,5 % en poids d'un constituant si-
licium, etc La première couche métallique est déposée et
traitée thermiquement de la même manière que plus haut.
Selon un autre mode de réalisation de l'invention, la
première couche conductrice est obtenue en formant successi-
vement une couche de métal réfractaire sur la couche isolan-
te, sur la surface intérieure de l'ouverture et sur la sur-
face exposée de la couche sous-jacente, et une première cou-
che métallique ayant un constituant silicium sur la couche de métal réfractaire Les métaux réfractaires convenables
utilisés dans l'invention comprennent, par exemple, le tung-
stène, le molybdène, le titane, le tantale, etc La première couche métallique est constituée d'un alliage d'aluminium
ayant un constituant silicium, tel qu'un alliage aluminium-
silicium, un alliage aluminium-cuivre-silicium, etc, et est déposée et traitée thermiquement de la même manière que
plus haut.
Après cela, une deuxième couche conductrice est formée
en déposant un métal de la même manière que cela a été dé-
crit plus haut à propos de la formation de la première cou-
che métallique, sauf que le dépôt du métal est exécuté à une température inférieure à 3500 C Après sa formation, la
deuxième couche métallique est également traitée thermique-
ment de la même manière que cela a été décrit plus haut au
sujet du traitement thermique de la première couche conduc-
trice.
22 - Toutes les étapes décrites ci-dessus sont exécutée, de
préférence, dans une atmosphère de gaz inerte sous une pres-
sion de 10 millitorrs ou moins, ou sous un vide de 5 x 107
torrs ou moins et sans casser le vide.
Ensuite, parés avoir formé une ouverture dans le sub- strat de semiconducteur, une couche barrière antidiffusion peut être formée sur toute la surface de la plaquette de semiconducteur, y compris l'ouverture La couche barrière antidiffusion peut être constituée d'un métal de transition tel que le titane ou d'un composé d'un métal de transition
tel que le nitrure de titane.
En outre, une couche antiréfléchissante peut être formée
sur la deuxième couche conductrice pour empêcher des réflex-
ions indésirables dans les étapes ultérieures de photogra-
vure, ce qui améliore la fiabilité des interconnexions mé-
talliques. L'invention est décrite en détail ci-après en relation avec les dessins annexés, dans lesquels: la figure 1 représente les précipités de silicium formés sur la surface du substrat de semiconducteur après avoir formé une couche d'interconnexion selon l'art antérieur; les figures 2 à 5 illustrent un procédé de l'art antérieur utilisé pour former une couche d'interconnexion (comme cela est décrit dans la demande de brevet américain N O 07/828 458);
la figure 6 illustre la formation de pointes dans une jonc-
tion qui se produit après avoir formé une couche d'intercon-
nexion selon le procédé de l'art antérieur illustré par les figures 2 à 5; les figures 7 à 11 illustrent des modes de réalisation de la couche d'interconnexion selon l'invention; les figures 12 à 17 illustrent un mode de réalisation d'un
procédé pour former une couche d'interconnexion selon l'in-
vention; 23 - les figures 18 à 22 illustrent un autre tion d'un procédé utilisé pour former une nexion selon l'invention; les figures 23 à 25 illustrent un autre tion d'un procédé utilisé pour former une nexion selon l'invention: les figures 26 à 28 illustrent un autre tion d'un procédé utilisé pour former une nexion selon l'invention; et les figures 29 à 31 illustrent un autre tion d'un procédé utilisé pour former une
nexion selon l'invention.
mode de réalisa-
couche d'intercon-
mode de réalisa-
couche d'intercon-
mode de réalisa-
couche d'intercon-
mode de réalisa-
couche d'intercon-
En référence aux figures 7 à 11, celles-ci illustrent des modes de réalisation de la couche d'interconnexion qui
ne produisent pas de précipité de silicium, selon l'invention.
La figure 7 est une vue en coupe droite d'une couche d'interconnexion selon l'un des modes de réalisation de l'invention. Comme cela est représenté sur la figure 7, la couche
d'interconnexion de ce mode de réalisation comprend un sub-
strat semiconducteur 31 ayant une région 43 dopée par des impuretés, dans une partie superficielle de celui-ci; une couche isolante 32 ayant un trou de contact comme ouverture, avec une marche formée sur celui-ci; une couche barrière antidiffusion 34 formée sur la surface de la couche isolante 32, sur la surface intérieure du trou de contact et sur la partie exposée de la surface du substrat de semiconducteur 31 dans lequel la région 43 dopée par des impuretés a été formée; une première couche conductrice 37 formée sur la couche barrière antidiffusion 34, qui remplit complètement le trou de contact; une deuxième couche conductrice 39 ayant
une surface planarisée, formée sur la première couche con-
ductrice 37, et une couche antiréfléchissante 40 formée sur
la deuxième couche conductrice 39.
24 -
Comme couche isolante utilisée dans l'invention, n'im-
porte quelle couche isolante classique telle qu'une couche de dioxyde de silicium (Si O 2), une couche BPSG, une couche
SOG, une couche BSG, etc peut être utilisée Parmi celles-
ci, on utilise de préférence une couche BPSG Dans ce mode
de réalisation, la grosseur du trou de contact (définie com-
me étant le diamètre du trou) est d'environ 0,8 micron et
l'allongement de celui-ci est d'environ 1 La couche bar-
rière antidiffusion 34 comprend une première couche barrière antidiffusion constituée d'un métal de transition tel que le titane, et une deuxième couche barrière antidiffusion constituée d'un composé d'un métal de transition tel que le nitrure de titane L'épaisseur des première et deuxième
couches barrières antidiffusion est, de préférence, d'envi-
ron 20 à 50 nm et environ 30 à 150 nm, respectivement.
La première couche conductrice 37 comprend une première
couche métallique ayant un constituant silicium et une deu-
xième couche métallique n'ayant pas de constituant silicium.
Comme métal ayant un constituant silicium, on peut citer
un alliage aluminium-silicium (Al-1 %Si), un alliage alumi-
nium-cuivre-silicium (Al-0,5 %Cu-lo Si), etc Comme métal n'ay-
ant pas de constituant Si, on peut citer l'aluminium pur,
un alliage aluminium-cuivre (Al-0,5 %o Cu), un alliage alumi-
nium-titane, etc. L'épaisseur de la première couche conductrice formée par un procédé de pulvérisation cathodique n'est pas limitée et doit être suffisante pour remplir le trou de contact par traitement thermique à une température de 0,8 Tm à Tm, o
Tm est la température de fusion du métal constituant la pre-
mière couche conductrice 37, et il ne se forme pas de partie
en surplomb de la couche conductrice pendant l'étape de dé-
pôt L'épaisseur de la première couche conductrice formée - sur la couche isolante est, de préférence, d'environ un à
deux tiers de l'épaisseur prédéterminée de la couche d'in-
terconnexion Plus précisément, lorsque la grosseur du trou de contact est de 0,8 micron et que l'épaisseur de la couche d'interconnexion est de 0,6 micron, l'épaisseur de la pre- mière couche conductrice est, de préférence, d'environ 200
à 400 nm L'épaisseur des première et deuxième couches mé-
talliques n'est pas limitée tant que la première couche con-
ductrice ainsi obtenue ne produit pas de précipité de sili-
cium Tant la première que la deuxième couche métallique est, de préférence, plus épaisse qu'environ 50 nm et doit être uniforme Pour empêcher la formation de précipité de silicium, la première couche métallique a, de préférence, une épaisseur qui ne dépasse pas un quart de l'épaisseur prédéterminée de la couche d'interconnexion, et la deuxième couche métallique a, de préférence, une épaisseur qui n'est
pas inférieure aux cinq douzièmes de l'épaisseur prédéter-
minée de la couche d'interconnexion.
La frontière (non représentée) entre la première couche métallique et la deuxième couche métallique peut être peu visible dans le trou de contact puisqu'elles coulent dans le trou de contact pendant l'étape de traitement thermique
qui suit leur dépôt, mais reste visible sur la couche iso-
lante.
La deuxième couche conductrice 39 ayant une surface pla-
narisée est constituée d'un métal n'ayant pas de constituant silicium, comme plus haut L'épaisseur de la deuxième couche conductrice 39 est, de préférence, d'environ un à deux tiers
de l'épaisseur prédéterminée de la couche d'interconnexion.
Plus précisément, dans ce mode de réalisation, la deuxième couche conductrice 39 a une épaisseur d'environ 200 à 400
nm sur la couche isolante 32.
Une couche antiréfléchissante 40 formée sur la deuxième 26 - couche conductrice 39 empêche des réflexions indésirables
dans l'étape de photogravure qui suit, par exemple pour for-
* mer un motif d'interconnexion La couche antiréfléchissante est, de préférence, constituée d'un composé d'un métal de transition tel que le nitrure de titane.
En référence à la figure 8, celle-ci est une vue en cou-
pe droite d'une couche d'interconnexion selon un autre mode
de réalisation de l'invention.
Comme cela est représenté sur la figure 8, la couche
d'interconnexion de ce mode de réalisation comprend un sub-
strat semiconducteur 51 ayant une région dopée en impuretés 63 dans une partie superficielle de celui-ci, une couche isolante 52 ayant un trou de contact légèrement conique, une couche barrière antidiffusion 54 formée sur la surface de la couche isolante 52, sur la surface intérieure du trou
de contact et sur la partie exposée de la surface du sub-
trat de semiconducteur 51 dans lequel la région dopée en impuretés 63 a été formée, une première couche conductrice 57 formée sur la couche barrière antidiffusion 54 et qui remplit complètement le trou de contact, une deuxième couche conductrice 59 ayant une surface planarisée, formée sur la
première couche conductrice 57, et une couche antiréfléchis-
sante 60 formée sur la deuxième couche conductrice 59 Le
trou de contact réalisé comme ouverture dans ce mode de réa-
lisation a une grosseur d'environ 0,8 micron et un allonge-
ment d'environ 1 à 2 Ici, la grosseur du trou de contact est définie comme étant le diamètre moyen du trou de contact
légèrement conique, et le calcul de l'allongement de celui-
ci utilise ce diamètre moyen.
La première couche conductrice 57 comprend une partie inférieure contenant un constituant silicium et située près de la surface intérieure du trou de contact, de la partie 27 - exposée de la surface du substrat de semiconducteur 51 et
de la surface de la couche isolante 52, et une partie supé-
rieure ne contenant pas sensiblement de constituant sili-
cium. Il peut ne pas y avoir de frontière nette (ligne en trait interrompu) entre les parties inférieure et supérieure de
la première couche conductrice 57 puisque la couche métal-
lique n'ayant pas de constituant silicium absorbe le cons-
tituant silicium provenant de la couche de silicium formée sous la couche métallique et qui a disparue pendant l'étape de traitement thermique exécutée pour remplir le trou de contact Les atomes de silicium diffusent de la couche de
silicium à la couche métallique pendant l'étape de traite-
ment thermique Par conséquent, une partie à gradient de concentration de silicium peut se trouver formée entre les
parties supérieure et inférieure.
L'épaisseur de la première couche conductrice 57 formée sur la couche isolante 52 est, de préférence, d'un à deux
tiers de l'épaisseur prédéterminée de la couche d'intercon-
nexion.
Les explications concernant les autres parties telles que la couche isolante 52, la couche barrière antidiffusion
54, la deuxième couche conductrice 59 et la couche antiré-
fléchissante 60 sont les mêmes que dans la description rela-
tive à la figure 7.
En référence à la figure 9, celle-ci représente une vue en coupe droite d'une couche d'interconnexion selon un autre
mode de réalisation de l'invention.
Comme cela est représenté sur la figure 9, la couche
d'interconnexion de ce mode de réalisation comprend un sub-
strat de semiconducteur 71 ayant une région dopée en impu-
retés 83 dans une partie superficielle de celui-ci, une cou-
che isolante 72 ayant un trou de contact légèrement conique, 28 - une couche barrière antidiffusion 74 formée sur la surface de la couche isolante 72, sur la surface intérieure du trou
de contact et sur la partie exposée de la surface du sub-
strat de semiconducteur 71 dans lequel la région dopée en impuretés 83 a été formée, une première couche conductrice
76 formée sur la couche barrière antidiffusion 74, qui rem-
plit complètement le trou de contact, une deuxième couche conductrice 79 ayant une surface planarisée, formée sur la
première couche conductrice 76, et une couche antiréfléchis-
sante 80 formée sur la deuxième couche conductrice 79.
Dans ce mode de réalisation, la première couche conduc-
trice 76 est constituée d'un métal n'ayant pas plus d'envi-
ron 0,5 % en poids (de préférence environ 0,2 à 0,5 %o en poids) de silicium, tel qu'un alliage aluminium-silicium (Al-0,5 %o Si)
ou un alliage aluminium-cuivre-silicium (Al-0,5 %o Cu-0,5 %o Si).
Si la concentration de silicium est supérieure à 0,5 %o' en poids, un précipité de silicium est formé après une étape ultérieure de traitement thermique Si la concentration de silicium est inférieure à 0,2 %ô en poids, il peut se produire
une formation de pointes d'aluminium, ce qui dégrade la fiabi-
lité de la couche d'interconnexion.
L'épaisseur de la première couche conductrice 76 est, de préférence, de 10 à 80 %o de l'épaisseur prédéterminée de
la couche d'interconnexion.
Les explications concernant les autres parties telles que le trou de contact, la couche isolante 72, la couche barrière antidiffusion 74, la deuxième couche conductrice 79 et la couche antiréfléchissante 80 sont les mêmes que
dans la description relative à la figure 8.
En référence à la figure 10, celle-ci est une vue en coupe droite d'une couche d'interconnexion selon un autre
mode de réalisation de l'invention.
29 - Comme cela est représenté sur la figure 10, la couche
d'interconnexion de ce mode de réalisation comprend un sub-
strat de semiconducteur 91 ayant une région dopée en impu-
retés 103 dans une partie superficielle de celui-ci, une couche isolante 92 ayant un trou de contact légèrement conique. une couche barrière antidiffusion 94 formée sur la surface notamment en creux de la couche isolante 92, sur la surface intérieure du trou de contact et sur la partieexposée de la surface du substrat de semiconducteur 91 dans lequel la région dopée
en impuretés 103 a été formée, une première couche conduc-
trice formée d'une couche de siliciure d'un métal réfrac-
taire 95 formée sur la couche barrière antidiffusion 94 et d'une première couche métallique 97 remplissant complètement le trou de contact, une deuxième couche conductrice 99 ayant
une surface planarisée, formée sur la première couche métal-
lique 97, et une couche antiréfléchissante 100 formée sur
la deuxième couche conductrice 99.
Puisqu'une couche de siliciure d'un métal réfractaire riche en silicium 95 est d'abord formée et qu'une couche métallique est formée sur la couche de siliciure de métal réfractaire 95 et qu'ensuite la première couche métallique est traitée thermiquement pour remplir complètement le trou de contact, la première couche métallique 97 absorbe les atomes de silicium provenant de la couche de siliciure de
métal réfractaire 95 pendant l'étape de traitement thermi-
que Par conséquent, il ne se forme pas de précipité de si-
licium et la formation de pointes d'aluminium est également empêchée. Comme métaux utilisables dans ce mode de réalisation,
on peut citer l'aluminium pur, un alliage d'aluminium n'ay-
ant pas de constituant silicium, tel qu'un alliage alumi-
nium-cuivre (Al-0,5 %Cu) ou un alliage aluminium-titane, un - alliage d'aluminium n'ayant pas plus de 0,5 % en poids de constituant silicium, tel qu'un alliage aluminium-cuivre (Al-0,5 %Cu) ou un alliage aluminiumcuivre-silicium (Al-0,5 %' Cu-0,5 'o Si) Comme siliciures de métaux réfractaires utilisés dans ce mode de réalisation, on peut citer le siliciure de
tungstène (W Si 2), le siliciure de molybdène (Mo Si 2), le si-
liciure de titane (Ti Si 2), le siliciure de tantale (Ta Si 2), etc.
L'épaisseur de la couche de siliciure de métal réfrac-
taire 95 est, de préférence, d'environ 20 à 100 nm, et celle
de la première couche métallique 97 est, de préférence, d'en-
viron un à deux tiers de l'épaisseur prédéterminée de la couche d'interconnexion, c'est-à-dire d'environ 200 à 400 nm.
Après l'étape de traitement thermique, la partie infé-
rieure de la première couche métallique 97 contient le cons-
tituant siliciure de métal réfractaire Les explications
concernant ce sujet sont les mêmes que dans la description
relative à la figure 9.
Les explications concernant les autres parties telles que le trou de contact, la couche isolante 92, la couche barrière antidiffusion 94, la deuxième couche conductrice 99 et la couche antiréfléchissante 100 sont les mêmes que
dans la description relative à la figure 8.
En référence à la figure 11, celle-ci est une vue en coupe droite d'une couche d'interconnexion selon un autre
mode de réalisation de l'invention.
Comme cela est représenté sur la figure 11, la couche
d'interconnexion de ce mode de réalisation comprend un sub-
strat de semiconducteur 111 ayant une région dopée en impu-
retés 123 dans une partie superficielle de celui-ci, une
couche isolante 112 ayant un trou de contact légèrement co-
nique, une couche barrière antidiffusion 114 formée sur la 31 -
surface notamment en creux de la couche isolante 112, sur la surface inté-
rieure du trou de contact et sur la partie exposée de la surface
du substrat de semiconducteur 111 dans lequel la région do-
pée en impuretés 123 a été formée, une première couche con-
ductrice formée d'une couche de métal réfractaire 115 formée sur la couche barrière antidiffusion 114 et une première
couche de métal 117 ayant un constituant silicium et rem-
plissant complètement le trou de contact, une deuxième cou-
che conductrice 119 ayant une surface planarisée, formée
sur la première couche de métal 117, et une couche antiré-
fléchissante 120 formée sur la deuxième couche conductrice 119. Comme métaux réfractaires utilisables dans ce mode de réalisation, on peut citer le tungstène, le molybdène, le titane, le tantale, etc L'épaisseur de la couche de métal réfractaire 115 est inférieure à 50 nm, de préférence 10
à 30 nm Comme métaux ayant un constituant silicium utili-
sable dans ce mode de réalisation, on peut citer un alliage
alluminium-silicium (Al-1 %Si), un alliage aluminium-cuivre-
silicium (Al-0,5 %o Cu-1 %Si), etc L'épaisseur de la couche de métal 117 est d'environ 10 à 80 %, de préférence environ un à deux tiers, de l'épaisseur prédéterminée de la couche
d'interconnexion, soit 200 à 400 nm.
Puisque la couche de métal réfractaire 115 absorbe les atomes de silicium provenant de la couche de métal 117 ayant un constituant silicium pour former un siliciure de métal réfractaire près de l'interface entre la couche de métal
117 et la couche de métal réfractaire 115, pendant le trai-
tement thermique il ne se forme pas de précipité de silicium
et la formation de pointes d'aluminium est empêchée Le si-
liciure de métal réfractaire peut pénétrer par diffusion dans la couche de métal réfractaire 115 pour augmenter la
solubilité du silicium dans cette couche de métal réfrac-
taire. 32 - On décrit maintenant des procédés prévus pour former une couche d'interconnexion selon l'invention en relation
avec les modes de réalisation suivants.
Mode de réalisation 1 Les figures 12 à 17 représentent un mode de réalisation d'un procédé pour former une couche d'interconnexion selon l'invention. La figure 12 illustre une étape exécutée pour former
une première couche conductrice qui ne produit pas de préci-
pité de silicium Plus précisément, une ouverture 33 expo-
sant une partie superficielle d'une couche sous-jacente est formée sur un substrat de semiconducteur 31 recouvert d'une couche isolante 32, et ensuite le substrat de semiconducteur 31 est nettoyé Ici, l'ouverture 33 est un trou de contact ayant un diamètre de 0,8 micron et une partie en forme de marche L'allongement du trou est d'environ 1 Le trou de contact expose une partie de la surface d'une région dopée en impuretés 34 formée dans le substrat de semiconducteur 31 La couche isolante 32 est constituée de silicate de bore
et de phosphore (BPSG).
Ensuite, une couche barrière antidiffusion 34 est formée jusqu'à une épaisseur d'environ 20 à 150 nm sur toute la surface de la couche isolante 32, sur la surface intérieure de l'ouverture 33 et sur la partie superficielle exposée
du substrat de semiconducteur 31 La couche barrière anti-
diffusion 34 est constituée d'une matière prise dans un grou-
pe comprenant des métaux de transition tels que le titane et des composés de métaux de transition tels que le nitrure
de titane (Ti N) De préférence, la couche barrière antidif-
fusion 34 est une couche simple de nitrure de titane Tou-
tefois, il est préférable qu'une couche composite composée d'une première couche barrière antidiffusion constituée d'un 33 -
métal de transition, et d'une deuxième couche barrière cons-
tituée d'un composé d'un métal de transition, soit formée comme couche barrière antidiffusion 34 La couche composite utilisée comme couche barrière antidiffusion 34 peut être formée en déposant un métal de transition tel que le titane
sur la surface de la couche isolante 32, sur la surface in-
térieure de l'ouverture 33 et sur la partie superficielle exposée du substrat de semiconducteur 31 pour former une première couche barrière antidiffusion jusqu'à une épaisseur
d'environ 20 à 50 nm, puis en déposant sur la première cou-
che barrière antidiffusion un composé d'un métal de transi-
tion tel que le nitrure de titane pour former une deuxième couche barrière antidiffusion d'une épaisseur d'environ 30 à 150 nm, et ensuite en traitant thermiquement la couche barrière antidiffusion à une température d'environ 450 à 5501 C dans une atmosphère d'azote ou d'ammoniaque pendant
environ 30 à 60 minutes.
Après cela, une première couche conductrice est formée
sur la couche barrière antidiffusion 34 en déposant succes-
sivement un premier métal pour former une première couche métallique 35 et un deuxième métal pour former une deuxième couche métallique 36 sous vide et à basse température Le premier métal est un alliage d'aluminium ayant un constituant silicium tel qu'un alliage aluminium-silicium (Al-1 %Si) ou un alliage aluminium-cuivre-silicium (Al-0,5 O Cu-1 l Si) et
le deuxième métal est de l'aluminium pur ou un alliage d'a-
luminium n'ayant pas de constituant silicium, tel qu'un al-
liage aluminium-cuivre (Al-0,5 %o Cu) ou un alliage aluminium-
titane Le premier métal et le deuxième métal sont déposés
à une température inférieure à 1500 C par un procédé de pul-
vérisation cathodique Lorsque la couche d'interconnexion a une épaisseur de 600 nm, la première couche métallique 34 - a une épaisseur non supérieure à 150 nm, et la deuxième couche métallique 36 a une épaisseur non inférieure à 250 nm Il est préférable que la première couche métallique 35 ait une épaisseur d'environ 75 à 150 nm et que la deuxième couche métallique 36 ait une épaiseur d'environ 250 à 325 nm La première couche conductrice a, de préférence, une
épaisseur d'environ un à deux tiers de l'épaisseur prédé-
terminée de la couche d'interconnexion à former Les pre-
mière et deuxième couches métalliques ainsi obtenues ont
des grains fins d'aluminium et une haute énergie libre su-
perficielle.
La figure 13 illustre l'étape consistant à remplir l'ou-
verture 33 avec la matière de la première couche conductri-
ce Plus précisément, la plaquette de semiconducteur est transférée à une autre chambre de réaction à pulvérisation cathodique sans casser le vide, dans laquelle la première couche conductrice est traitée thermiquement en utilisant le procédé à conduction gazeuse à l'argon, de préférence à une température d'environ 500 à 5500 C, pendant une à cinq minutes, ce qui amène les atomes d'aluminium ou de l'alliage d'aluminium à migrer dans l'ouverture 33 La migration des atomes d'aluminium provoque une réduction de l'énergie libre superficielle de l'ouverture, ce qui diminue l'aire de sa surface et facilite le remplissage complet de l'ouverture 33 par la matière de la première couche conductrice, comme
cela est représenté sur la figure 7.
Puisqu'un métal ayant un constituant silicium et un mé-
tal n'ayant pas de constituant silicium sont déposés succes-
sivement pour former une couche métallique composite comme première couche conductrice, la couche métallique n'ayant pas de constituant silicium absorbe les atomes de silicium
provenant de la couche métallique ayant un constituant sili-
cium pendant l'étape de traitement thermique Par conséquent, - il ne se forme pas de précipité de silicium sur la surface
du substrat de semiconducteur après la formation de la cou-
che d'interconnexion, et la formation de pointe d'aluminium
est éliminée.
Cette étape de traitement thermique peut être exécutée dans une atmosphère de gaz inerte (azote (N 2) ou argon (Ar),
par exemple) ou dans une atmosphère de gaz réducteur (hydro-
gène (H 2), par exemple) Au lieu du procédé à conduction gazeuse à l'argon mentionné plus haut, d'autres procédés de traitement thermique tel que le recuit thermique rapide, ou RTA (de "rapid thermal annealing"), le chauffage à la
lampe, etc peuvent être utilisés Ces procédés de traite-
ment thermique peuvent être utilisés seuls ou en combinaison
avec d'autres.
Sur la figure 13, la référence numérique 37 désigne la
première couche conductrice, qui remplit complètement l'ou-
verture 33.
La figure 14 illustre l'étape consistant à former une
deuxième couche conductrice 38 sur la première couche con-
ductrice 37 traitée thermiquement comme cela est décrit ci-
dessus Plus précisément, la deuxième couche conductrice 38 est formée en déposant un métal, sans casser le vide, à une température inférieure à 3500 C en utilisant un procédé de pulvérisation cathodique pour former une troisième couche métallique de telle manière que la couche d'interconnexion
ait l'épaisseur totale nécessaire Lorsque l'épaisseur to-
tale nécessaire de la couche d'interconnexion est de 600 nm,
la troisième couche métallique a, de préférence, une épais-
seur d'environ 200 à 400 nm Comme métal pour la troisième
couche métallique, on utilise un métal n'ayant pas de cons-
tituant silicium, tel qu'un alliage aluminium-cuivre (Al-
0,5 o Cu) ou un alliage aluminium-titane.
La figure 15 illustre l'étape de traitement thermique 36 -
de la deuxième couche conductrice 38 exécutée pour planari-
ser la surface de la couche d'interconnexion La référence numérique 39 désigne la deuxième couche conductrice traitée thermiquement Cette étape est exécutée de la même manière que pour la première couche conductrice, sans casser le vide.
L'exécution de cette étape permet aux atomes de la cou-
che métallique de migrer dans l'ouverture 33 en la remplis-
sant ainsi plus complètement pour donner une couche d'inter-
connexion entièrement planarisée Par conséquent, les étapes
ultérieures de photogravure peuvent être exécutées plus fa-
cilement et avec plus d'efficacité.
La figure 16 illustre l'étape consistant à former une couche antiréfléchissante 40 La couche antiréfléchissante 40 est formée en déposant du nitrure de titane jusqu'à une épaisseur de 20 à 50 nm sur la surface de la deuxième couche
conductrice 39 traitée thermiquement, en utilisant un pro-
cédé de pulvérisation cathodique Cela améliore les résul-
tats du procédé de photogravure mis en oeuvre ultérieure-
ment.
La figure 17 illustre l'étape consistant à former un
motif d'interconnexion Après avoir formé la couche anti-
réfléchissante 40, un motif prédéterminé de vernis photo-
sensible, ou "photorésist", (non représenté) pour la couche d'interconnexion d'un dispositif à semiconducteur est formé sur la couche antiréfléchissante 40 par un procédé classique
de photogravure et, ensuite, en utilisant le motif de photo-
résist comme masque pour attaque chimique, la couche anti-
réfléchissante 40, la deuxième couche conductrice 39, la
première couche conductrice 37 et la couche barrière anti-
diffusion 34 sont ensuite attaquées chimiquement pour termi-
ner la couche d'interconnexion, comme cela est représenté
sur la figure 7, selon l'invention.
37 - Mode de réalisation 2
Les figures 18 à 22 représentent un autre mode de réa-
lisation d'un procédé pour former une couche d'interconnex-
ion selon l'invention.
La figure 18 illustre l'étape consistant à former une
couche barrière antidiffusion 54 Plus précisément, une cou-
che isolante 52 ayant une épaisseur de 0,8 à 1,6 micron est formée sur un substrat de semiconducteur 51 ayant une région
dopée en impuretés 63 dans une partie superficielle de ce-
lui-ci Ensuite, une ouverture 53 est formée dans la couche
isolante 52 sur la région dopée en impuretés 63.
Ici, l'ouverture 53 est un trou de contact d'environ 0,8 micron de diamètre et ayant une forme légèrement conique
et expose une partie de la surface du substrat de semicon-
ducteur 51 dans lequel la région dopée en impuretés 63 est formée La grosseur du trou de contact est donnée comme la
valeur moyenne de tous les diamètres du trou de contact lé-
gèrement conique Le plus grand diamètre est d'environ 0,9 à 1 micron et le plus petit diamètre est d'environ 0,6 à
0,7 micron L'allongement (rapport de la longueur à la gros-
seur) du trou de contact décrit ci-dessus est d'environ 1 à 2. Ensuite, une couche barrière antidiffusion 54 est formée
de la même manière que dans le mode de réalisation 1.
La figure 19 illustre l'étape consistant à former une
première couche conductrice composée d'une couche de sili-
cium 55 et d'une première couche métallique 56 Après avoir
formé la couche barrière antidiffusion 54, du silicon amor-
phe est déposé pour former une couche de silicium 55 ayant une épaisseur d'environ 5 à 20 nm Le silicium amorphe est déposé à une température de 450 à 5400 C par un procédé de dépôt chimique en phase vapeur en utilisant du Si 2 H 6 comme 38 - gaz source, avec une vitesse de dépôt d'environ 0,13 nm par minute, ou en utilisant du Si H 4 comme gaz source, avec une vitesse de dépôt d'environ 0,1 nm par minute Lorsque la
couche de silicium est formée par le procédé de dépôt chi-
mique en phase vapeur, une étape d'attaque chimique telle qu'une étape d'attaque chimique sous argon Ar+ en présence d'un champ à radiofréquence, ou "haute fréquence" (HF), ou une étape d'attaque chimique avec résonance cyclotronique des électrons est nécessaire pour préserver la surface de
la couche de silicium 55 de l'oxydation pendant son exposi-
tion à une atmosphère avant de former une couche métallique.
Ici, l'attaque chimique sous argon Ar+ en champ HF est exé-
cutée en utilisant une tension de polarisation d'environ
960 volts.
La vitesse d'attaque chimique est d'environ 0,16 nm par seconde et la température du substrat de semiconducteur 51 est d'environ 2000 C La couche de silicium ainsi obtenue
a, de préférence, une épaisseur de 2 à 3 nm.
Ou encore, la couche de silicium amorphe 55 peut être
déposée jusqu'à une épaisseur d'environ 2 à 3 nm par un pro-
cédé de pulvérisation utilisant du silicium (par exemple du silicium dopé au bore) comme cible Lorsque la couche
* de silicium amorphe 55 est déposée par un procédé de pulvé-
risation cathodique sous vide, une couche métallique peut
être formée par pulvérisation cathodique sans casser le vide.
Par conséquent, il n'est pas nécessaire d'exécuter l'étape d'attaque chimique sous argon Ar+ en champ HF mentionnée plus haut avant de former une couche métallique puisqu'il n'y a pas de risque que la surface de la couche de silicium 55 soit exposée à une atmosphère avec formation d'une couche
d'oxyde naturel.
Après cela, un métal n'ayant pas de constituant silicium, tel que l'aluminium pur, un alliage aluminium-cuivre (Al-0,5 %Cu)
_ 39 -
ou un alliage aluminium-titane est déposé pour former une première couche métallique 56 ayant une épaisseur d'environ
à 400 nm, de préférence environ 200 à 400 nm.
La figure 20 illustre l'étape consistant à remplir l'ou-
verture 53 avec la matière de la première couche conductrice
par traitement thermique.
Cette étape est exécutée de la même manière que dans le mode de réalisation 1, à une température de 0,8 Tm à Tm, o Tm est la température de fusion du métal de la première
couche métallique 56.
Pendant cette étape de traitement thermique, les atomes
d'aluminium de la couche métllique 56 migrent dans l'ouver-
ture 53 (c'est-à-dire dans le trou de contact) en le rem-
plissant complètement, tandis que la première couche métal-
lique 56 absorbe presque tous les atomes de silicium prove-
nant de la couche de silicium 55 Si tous les atomes de si-
licium sont absorbés par la première couche métallique, la couche de silicium 55 disparaît et une partie inférieure
de la première couche conductrice ayant un constituant sili-
cium se forme près de la surface intérieure de l'ouverture
53, de la surface de la couche isolante 52 autour de l'ou-
verture 53, et de la surface du substrat de semiconducteur
51, et une partie supérieure de la première couche conduc-
trice n'ayant pratiquement pas de constituant silicium se forme également Si la première couche métallique est plus
mince que la couche de silicium 55, la première couche con-
ductrice produit un précipité de silicium Par conséquent,
l'épaisseur de la couche de silicium 55 et celle de la pre-
mière couche métallique 56 sont ajustées de telle manière que la première couche conductrice ne contienne pas plus de 0,5 % en poids de silicium La première couche conductrice ainsi traitée thermiquement remplit complètement l'ouverture
53 et ne produit pas de précipité de silicium.
- Sur la figure 20, la référence numérique 57 désigne la première couche conductrice après l'étape de traitement
thermique qui a complètement rempli l'ouverture 53.
Il est préférable que l'épaisseur de la première couche conductrice soit d'un à deux tiers de l'épaisseur prédéter-
minée de la couche d'interconnexion du dispositif à semi-
conducteur. La figure 21 illustre l'étape consistant à former une
deuxième couche conductrice 58 sur la première couche con-
ductrice ainsi traitée thermiquement.
Après l'étape de traitement thermique décrite ci-dessus, une deuxième couche conductrice 58 est formée en déposant un métal n'ayant pas de constituant silicium pour former une couche métallique ayant une épaisseur d'environ 200 à 550 nm (de préférence environ 200 à 400 nm) de telle manière
que les première et deuxième couches conductrices aient en-
semble l'épaisseur désirée de la couche d'interconnexion.
L'épaisseur de la deuxième couche conductrice 58 est, de préférence, d'un à deux tiers de l'épaisseur de la couche
d'interconnexion.
La deuxième couche conductrice 58 est formée de la même
manière que dans le mode de réalisation 1.
La figure 22 illustre l'étape consistant à traiter ther-
miquement la deuxième couche conductrice 58 pour planariser la surface de la couche d'interconnexion Ici, la référence numérique 59 désigne la deuxième couche conductrice traitée thermiquement ayant sa surface planarisée Cette étape est également exécutée de la même manière que dans le mode de
réalisation 1.
Ensuite, toutes les étapes suivantes nécessaires pour
terminer la couche d'interconnexion, comme elle est repré-
sentée sur la figure 8, sont exécutées comme dans le mode de réalisation 1 Par conséquent, ces étapes ne seront pas décrites. 41 - Mode de réalisation 3
Les figures 23 à 25 représentent un autre mode de réa-
lisation d'un procédé pour former une couche d'interconnex-
ion selon l'invention.
La figure 23 illustre l'étape consistant à former une couche métallique 75 comme première couche conductrice en déposant un métal ne contenant pas plus d'environ 0,5 %D en poids de silicium Plus précisément, une couche isolante 72 est formée sur un substrat de semiconducteur 71 ayant
une région dopée en impuretés 83 sur une partie superficiel-
le de celui-ci, et ensuite un trou de contact constituant une ouverture 73 est formé dans la région dopée en impuretés 83 Après cela, une couche barrière antidiffusion 74 est formée et ensuite traitée thermiquement Ces étapes sont
exécutées de la même manière que dans le mode de réalisa-
tion 2.
Ensuite, la première couche conductrice est obtenue en
déposant un alliage d'aluminium, par exemple un alliage Al-
0,5/'Si ou un alliage Al-0,5 %o Cu-0,5 %'Si, ne contenant pas plus d'environ 0,5 % en poids de silicium (de préférence, environ 0,2 à 0,5 %D en poids) pour former une couche métallique 75
ayant une épaisseur d'environ 10 à 80 % de l'épaisseur pré-
déterminée de la couche d'interconnexion Lorsque la cou-
che d'interconnexion a une épaisseur de 600 nm, la couche
métallique 75 a, de préférence, une épaisseur de 400 nm.
Si la couche métallique 75 est formée en déposant un alliage d'aluminium ayant un constituant silicium de plus de 0,5 % en poids, un précipité de silicium se forme sur la surface du substrat de semiconducteur lorsque la température est
abaissée.
La figure 24 illustre l'étape consistant à remplir l'ou-
verture 73 avec le métal de la première couche conductrice par traitement thermique L'étape de traitement thermique 42 -
est exécutée de la même manière que dans le mode de réali-
sation 2, à une température d'environ 500 à 5500 C, pendant environ 1 à 5 minutes, pour remplir complètement l'ouverture 73 avec le métal Ici, la référence numérique 76 désigne la première couche conductrice après l'étape de traitement
thermique qui a rempli complètement l'ouverture 73.
Ensuite, une deuxième couche métallique constituant une
deuxième couche conductrice est formée en déposant de l'alu-
minium pur ou un alliage d'aluminium n'ayant pas de consti-
tuant silicium tel qu'un alliage aluminium-cuivre (Al-0,5 %Cu)
ou un alliage aluminium-titane jusqu'à une épaisseur prédé-
terminée, de telle manière que la couche d'interconnexion
ait l'épaisseur désirée Dans ce mode de réalisation, l'é-
paisseur de la deuxième couche métallique constituant la
deuxième couche conductrice est d'environ 200 nm La deuxiè-
me couche conductrice ainsi obtenue est également traitée
thermiquement de la même manière que dans le mode de réali-
sation 2.
La figure 25 représente la deuxième couche conductrice
après l'étape de traitement thermique de cette deuxième cou-
che conductrice dont la surface est ainsi planarisée pour
donner une couche d'interconnexion planarisée Ici, la réfé-
rence numérique 79 désigne la deuxième couche conductrice
traitée thermiquement.
Les étapes suivantes nécessaires pour terminer la couche d'interconnexion, comme elle est représentée sur la figure 9, sont exécutées de la même manière que dans le mode de
réalisation 2.
Mode de réalisation 4
Les figures 26 à 28 représentent un autre mode de réa-
lisation d'un procédé pour former une couche d'interconnex-
ion selon l'invention.
43 - La figure 26 illustre l'étape consistant à former une
première couche conductrice comprenant une couche de sili-
ciure de métal réfractaire riche en silicium 95 et une pre-
mière couche métallique 96 Plus précisément, une couche isolante 92 ayant une ouverture 93 est formée sur un sub- strat de semiconducteur 91 de la même manière que dans le mode de réalisation 2 L'ouverture 93 est un trou de contact légèrement conique situé au-dessus d'une région dopée en impuretés 103 Ensuite, une couche barrière antidiffusion 94 est formée et traitée thermiquement de la même manière
que dans le mode de réalisation 1.
Après cela, une couche de siliciure de métal réfractaire
riche en silicium 95 est formée sur la couche barrière anti-
diffusion 94 et est constituée d'un alliage pris dans un groupe comprenant le siliciure de tungstène, le siliciure
de molybdène, le siliciure de titane, le siliciure de tan-
tale, etc La couche de siliciure de métal réfractaire 95 a, de préférence, une épaisseur de 20 à 100 nm et peut être formée par un procédé de dépôtchimique en phase vapeur ou
un procédé de pulvérisation cathodique en utilisant un sili-
ciure de métal réfractaire comme cible.
Ensuite, une première couche métallique 96 est formée en déposant un métal tel que l'aluminium pur, un alliage aluminium-cuivre (Al-0,5 '%Cu), un alliage aluminium-titane, ou un alliage d'aluminium ne contenant pas plus de 0,5 % en poids de silicium, jusqu'à une épaisseur de 200 à 400 nm,
de la même manière que dans le mode de réalisation 2.
La figure 27 illustre l'étape consistant à remplir l'ou-
verture 93 avec la matière de la première couche conductri-
ce, par traitement thermique.
L'étape de traitement thermique est exécutée de la même manière que dans le mode de réalisation 2 Ici, la référence 44 - numérique 97 désigne la première couche métallique après l'étape de traitement thermique qui a complètement rempli
l'ouverture 93.
Après cela, une deuxième couche conductrice est formée et ensuite traitée thermiquement de la même manière que dans
la mode de réalisation 2.
La deuxième couche conductrice est formée par dépôt d'a-
luminium pur ou d'un alliage d'aluminium n'ayant pas de cons-
tituant silicium, tel qu'un alliage aluminium-cuivre (Al-
0,5 %Cu) ou un alliage aluminium-titane, jusqu'à une épais-
seur prédéterminée Dans ce mode de réalisation, la deuxième couche conductrice a, de préférence, une épaisseur d'environ
à 400 nm.
La figure 28 représente la deuxième couche conductrice
après l'étape de traitement thermique de cette deuxième cou-
che conductrice dont la surface est ainsi planarisée pour
donner une couche d'interconnexion planarisée Ici, la réfé-
rence numérique 99 désigne la deuxième couche conductrice
traitée thermiquement.
Les étapes suivantes nécessaires pour terminer la couche d'interconnexion, comme elle est représentée sur la figure , sont exécutées de la même manière que dans le mode de
réalisation 2.
Mode de réalisation 5
Les figures 29 à 31 représentent un autre mode de réa-
lisation d'un procédé pour former une couche d'interconnex-
ion selon l'invention.
La figure 29 illustre l'étape consistant à former une première couche conductrice comprend une première couche de métal réfractaire 115 et une couche métallique 116 Plus précisément, une couche isolante 112 ayant une ouverture 113 (c'est-à-dire un trou de contact légèrement conique au-dessus d'une région dopée en impuretés 123 du substrat
de semiconducteur) est formée sur un substrat de semiconduc-
teur 111 et, ensuite, une couche barrière antidiffusion 114
est formée de la même manière que dans le mode de réalisa-
tion 1.
Après cela, une couche de métal réfractaire 115 est for-
mée par un procédé de pulvérisation cathodique ou un procédé de dépôt chimique en phase vapeur Comme métal réfractaire
utilisé dans ce mode de réalisation, on peut citer le tita-
ne, le molybdène, le tungstène, le tantale, etc La couche de métal réfractaire 115 a une épaisseur inférieure à 50
nm, de préférence 10 à 30 nm.
Ensuite, la première couche métallique 116 est formée sur la couche de métal réfractaire 115 en déposant un métal
ayant un constituant silicium, tel qu'un alliage aluminium-
silicium (Al-1 %Si), un alliage alluminium-cuivre-silicium (Al-0,5-O Cu1 %D Si), etc, de la même manière que dans le mode
de réalisation 1.
La première couche métallique 116 a une épaisseur d'en-
viron 10 à 80 o, de préférence d'un à deux tiers de l'épais-
seur désirée de la couche d'interconnexion Dans ce mode de réalisation, l'épaisseur de la couche d'interconnexion
est de 600 nm Il est préférable que la première couche mé-
tallique soit plus de deux fois plus épaisse que la couche de métal réfractaire pour former facilement un siliciure
de métal réfractaire.
La figure 30 illustre l'étape consistant à remplir l'ou-
verture avec la matière de la première couche conductrice par traitement thermique L'étape de traitement thermique
est exécutée de la même manière que dans le mode de réali-
sation 1.
Pendant cette étape de traitement thermique, les atomes 46 - du métal réfractaire de la couche de métal réfractaire 115 réagissent avec les atomes d'aluminium de la première couche
métallique 116 pour former un aluminiure de métal réfractai-
re dans l'interface comprise entre la couche de métal ré-
fractaire 115 et la première couche métallique 116 en empê- cahn ainsi la formation d'un précipité de silicium De plus, la couche métallique pénètre dans l'ouverture 113 pour la
remplir complètement L'aluminiure de métal réfractaire ob-
tenu ci-dessus est absorbé par la première couche métallique 116 pour augmenter la solubilité en phase solide du silicium
dans un alliage métal réfractaire-aluminium et, par consé-
quent, la couche barrière antidiffusion 114 est formée, de
préférence, de la même manière que dans le mode de réalisa-
tion 4.
Ici, la référence numérique 117 désigne la première cou-
che métallique après l'étape de traitement thermique qui
remplit complètement l'ouverture Ensuite, une deuxième cou-
che conductrice est formée et traitée thermiquement de la
même manière que dans le mode de réalisation 2.
Dans ce mode de réalisation, la deuxième couche conduc-
trice peut être formée aussi bien en déposant un métal n'ay-
ant pas de constituant silicium qu'un métal ayant un cons-
tituant silicium En effet, dans l'étape antérieure de trai-
tement thermique de la première couche conductrice, la pre-
mière couche métallique 116 a absorbé les atomes de métal
réfractaire provenant de la couche de métal réfractaire 115.
On sait qu'un alliage aluminium-titane peut contenir un ma-
ximum de 15 à 20 % en poids de silicium à 4500 C Par consé-
quent, si l'alliage aluminium-silicium absorbe des atomes de titane pour former un alliage aluminium-titane-silicium, la solubilité du silicium est augmentée Par conséquent, pour former la deuxième couche conductrice, même si un métal ayant un constituant silicium est déposé, la fiabilité de 47 la couche d'interconnexion obtenue ne se dégrade pas puisque
la première couche métallique 116 absorbe les atomes de si-
licium provenant de la deuxième couche conductrice pendant l'étape de traitement thermique de cette deuxième couche conductrice. La figure 31 représente la deuxième couche conductrice
après l'étape de traitement thermique de cette deuxième cou-
che conductrice dont la surface est planarisée pour donner une couche d'interconnexion planarisée Ici, la référence numérique 119 désigne la deuxième couche conductrice traitée thermiquement. Les étapes suivantes nécessaires pour terminer la couche d'interconnexion, comme elle est représentée sur la figure 11, sont exécutées de la même manière que dans le mode de
réalisation 2.
Des essais concernant le courant de fuite, la formation d'un précipité de silicium et le remplissage relatif des
trous de contact ont été effectués sur des couches d'inter-
connexion formées selon les modes de réalisation 1 à 5 dé-
crits ci-dessus Des essais équivalents ont été effectués respectivement pour le procédé décrit dans la demande de brevet américain no 07/828 458 et pour le procédé de C S. Park Chacun de ces essais a été effectué sur 10 000 trous
de contact de 0,7 micron par 0,8 micron.
Tableau 1 Formation de Courant Remplissage précipité Si de fuite des trous Mode 1 non < 10 10 A 100 % Mode 2 id id id Mode 3 id id id Mode 4 id id id Mode 5 id id id Procédé antérieur id > 10 9 A id*
(US 07/828 458)
Procédé antérieur oui < 10 10 A < 70 %
* après deux étapes de traitement thermique.
48 - Comme on le voit d'après ce qui précède, la réalisation d'une deuxième couche conductrice comme cela est prévu dans l'invention empêche la formation d'un précipité de silicium
après avoir traité thermiquement la première couche conduc-
trice selon le procédé de C S Park, lorsque la température est abaissée dans une étape d'attaque chimique exécutée pour former un motif d'interconnexion Bien qu'un précipité de
silicium soit formé sur les joints de grains, la couche con-
ductrice selon l'invention l'absorbe facilement Les atomes de silicium diffusent d'une couche riche en silicium dans la couche métallique, dont la concentration en silicium est
faible Par conséquent, la formation d'un précipité de sili-
cium est absolument empêchée De plus, le courant de fuite dû à la formation de fines pointes d'aluminium ne se produit
pas et le trou de contact ou l'ouverture (grosseur < 1 mi-
cron; allongement > 1) est complètement rempli de matière conductrice.
On comprendra que de nombreuses modifications et varia-
tions peuvent être imaginées par l'homme de métier sans sor-
tir du cadre de l'invention.
49 -

Claims (78)

Revendications
1 Dispositif à semiconducteur comportant une couche d'in-
terconnexion, caractérisé en ce qu'il comprend: un substrat de semiconducteur ( 31; 51; 71; 91; 111);
une couche isolante ( 32; 52; 72; 92; 112) ayant une ouver-
ture formée sur ledit substrat de semiconducteur, ladite ouverture exposant une partie d'une surface d'une couche sous-jacente de ladite couche isolante; une première couche conductrice ( 37; 57; 76; 95, 97; 115,
117) formée sur ladite couche isolante et remplissant com-
plètement ladite ouverture, et ladite première couche con-
ductrice étant constituée d'une matière qui ne produit pas
de précipité de silicium dans une étape ultérieure de trai-
tement thermique.
2 Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que ladite ouverture s'étend jusqu'à la surface dudit substrat de semiconducteur ( 31; 51; 71; 91; 111), ce qui expose une partie de la surface dudit substrat
de semiconducteur.
3 Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que ladite première couche conductrice
( 37) comprend une première couche métallique ayant un cons-
tituant silicium et une deuxième couche métallique n'ayant
pas de constituant silicium.
4 Dispositif à semiconducteur selon la revendication 3, caractérisé en ce que ladite première couche métallique ( 37) est constituée d'un métal pris dans un groupe comprenant -
un alliage aluminium-silicium et un alliage aluminium-cui-
vre-silicium, et en ce que ladite deuxième couche métallique est constituée d'un métal pris dans un groupe comprenant l'aluminium pur, un alliage aluminium-cuivre et un alliage aluminium-titane. Dispositif à semiconducteur selon la revendication 3, caractérisé en ce que ladite première couche conductrice
( 37) a une épaisseur d'environ un à deux tiers d'une épais-
seur prédéterminée de ladite couche d'interconnexion sur
ladite couche isolante.
6 Dispositif à semiconducteur selon la revendication 3, caractérisé en ce que ladite première couche métallique ( 37) a une épaisseur non supérieure à un quart dlune épaisseur prédéterminée de ladite couche d'interconnexion, et en ce que ladite deuxième couche métallique a une épaisseur non inférieure à cinq douzièmes d'une épaisseur prédéterminée
de ladite couche dlinterconnexion.
7 Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que ladite première couche conductrice ( 57) comprend: une partie inférieure incluant un constituant silicium et située près de la surface intérieure de ladite ouverture, de la surface exposée de ladite couche sous-jacente, et de la surface de ladite couche isolante; et une partie supérieure qui ne contient pas sensiblement
de constituant silicium.
8 Dispositif à semiconducteur selon la revendication 7,
caractérisé en ce que ladite partie inférieure est consti-
51 - tuée d'un métal pris dans un groupe comprenant un alliage aluminiumsilicium, un alliage aluminium-titane-silicium et un alliage aluminiumcuivre-silicium, et en ce que ladite partie supérieure est constituée d'un métal pris dans un groupe comprenant l'aluminium pur, un alliage aluminium-
titane et un alliage aluminium-cuivre.
9 Dispositif à semiconducteur selon la revendication 8, caractérisé en ce que ladite première couche conductrice
( 57) a une épaisseur d'un à deux tiers d'une épaisseur pré-
déterminée de ladite couche d'interconnexion sur ladite cou-
che isolante.
Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que ladite première couche conductrice ( 76) est constituée d'un métal n'ayant pas plus de 0,5 % en
poids d'un constituant silicium.
11 Dispositif à semiconducteur selon la revendication 10, caractérisé en ce que ledit métal est pris dans un groupe
comprenant un alliage aluminium-silicium et un alliage alu-
minium-cuivre-silicium contenant environ 0,2 à 0,5 % en poids
d'un constituant silicium.
12 Dispositif à semiconducteur selon la revendication 10, caractérisé en ce que ladite première couche conductrice
( 76) a une épaisseur d'environ 10 à 80 % O d'une épaisseur pré-
déterminée de ladite couche d'interconnexion sur ladite cou-
che isolante.
13 Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que ladite première couche conductrice ( 95, 97) comprend: 52 - une couche de siliciure de métal réfractaire ( 95) formée sur la surface intérieure de ladite ouverture, sur ladite couche isolante ( 92) et sur la surface exposée de ladite couche sous-jacente; et une première couche métallique 97 constituée d'un métal
pris dans un groupe comprenant un métal n'ayant pas de cons-
tituant silicium et un métal n'ayant pas plus de 0,5 % en poids d'un constituant silicium, ledit premier métal ( 97)
étant formé sur ladite couche de siliciure de métal réfrac-
taire ( 95).
14 Dispositif à semiconducteur selon la revendication 13, caractérisé en ce que ladite couche de siliciure de métal
réfractaire ( 95) a une épaisseur d'environ 20 à 100 nm.
Dispositif à semiconducteur selon la revendication 13, caractérisé en ce que ladite couche de siliciure de métal réfractaire 95 est constituée d'un métal pris dans un groupe comprenant le siliciure de tungstène (W Si 2), le siliciure de molybdène (Mo Si 2), le siliciure de titane (Ti Si 2) et le
siliciure de tantale (Ta Si 2).
16 Dispositif à semiconducteur selon la revendication 13, caractérisé en ce que ladite première couche métallique ( 97) est constituée d'un métal pris dans un groupe comprenant l'aluminium pur, un alliage aluminium-cuivre, un alliage aluminium-titane, et un alliage d'aluminium n'ayant pas plus
de 0,5 % en poids d'un constituant silicium.
17 Dispositif à semiconducteur selon la revendication 13, caractérisé en ce que ladite première couche métallique ( 97)
a une épaisseur d'un à deux tiers d'une épaisseur prédéter-
minée de ladite couche d'interconnexion sur ladite couche isolante. 53 18 Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que ladite première couche conductrice ( 115, 117) comprend:
une couche de métal réfractaire ( 115) formée sur la sur-
face intérieure de ladite ouverture, sur ladite couche iso-
lante et sur la surface exposée de ladite couche sous-ja-
cente; et une première couche métallique ( 117) ayant un constituant
silicium formée sur ladite couche de métal réfractaire ( 115).
19 Dispositif à semiconducteur selon la revendication 18, caractérisé en ce que ladite couche de métal réfractaire
( 115) est constituée d'un métal pris dans un groupe compre-
nant le titane, le molybdène, le tungstène et le tantale.
Dispositif à semiconducteur selon la revendication 18, caractérisé en ce que ladite couche de métal réfractaire
( 115) a une épaisseur inférieure à 50 nm.
21 Dispositif à semiconducteur selon la revendication 19, caractérisé en ce que ladite couche de métal réfractaire
( 115) a une épaisseur d'environ 10 à 30 nm.
22 Dispositif à semiconducteur selon la revendication 18, caractérisé en ce que ladite première couche métallique ( 117)
a une épaisseur d'environ 10 à 80 % d'une épaisseur prédéter-
minée de ladite couche d'interconnexion sur ladite couche
isolante ( 112).
23 Dispositif à semiconducteur selon la revendication 18, caractérisé en ce que ladite première couche métallique ( 117) est constituée d'un métal pris dans un groupe comprenant 54 - un alliage aluminium-silicium et un alliage aluminium-cuivre -silicium. 24 Dispositif à semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre une couche formant barrière contre la diffusion ( 34; 54; 74; 94; 114) formée sur la surface de ladite couche isolante ( 32; 52; 72; 92; 112), sur la surface intérieure de ladite ouverture et sur la surface exposée de ladite couche sous-jacente, et sous ladite première couche conductrice ( 37; 57; 76; 95, 97; 115, 117). Dipositif à semiconducteur selon la revendication 24, caractérisée en ce que ladite couche formant barrière contre la diffusion ( 34; 54; 74; 94; 114) est composée d'une ou
plusieurs matières prises dans un groupe comprenant des mé-
taux de transition et des composés de métaux de transition.
26 Dispositif à semiconducteur selon la revendication 24, caractérisé en ce que ladite couche formant barrière contre la diffusion ( 34; 54; 74; 94; 114) comprend une première couche formant barrière contre la diffusion constituée d'un métal de transition, et une deuxième couche formant barrière contre la diffusion constituée d'un composé d'un métal de
transition.
27 Dispositif à semiconducteur selon la revendication 26,
caractérisé en ce que ledit métal de transition est le tita-
ne, et ledit composé de métal de transition est le nitrure
de titane.
28 Dispositif à semiconducteur selon la revendication 1, -
caractérisé en ce qu'il comprend en outre une deuxième cou-
che conductrice ( 39; 59; 79; 99; 119) ayant une surface pla-
narisée, formée sur ladite première couche conductrice.
29 Dispositif à semiconducteur selon la revendication 28, caractérisé en ce que ladite deuxième couche conductrice ( 39; 59; 79; 99; 119) est constituée d'un métal n'ayant pas
de constituant silicium.
30 Dispositif à semiconducteur selon la revendication 29, caractérisé en ce que ledit métal est pris dans un groupe comprenant l'aluminium pur, un alliage aluminium-cuivre et
un alliage aluminium-titane.
31 Dispositif à semiconducteur selon la revendication 28, caractérisé en ce que ladite deuxième couche conductrice ( 39; 59; 79; 99; 119) a une épaisseur d'environ un à deux
tiers d'une épaisseur prédéterminée de ladite couche d'in-
terconnexion. 32 Dispositif à semiconducteur selon la revendication 18,
caractérisé en ce qu'il comprend en outre une deuxième cou-
che conductrice ( 39; 59; 79; 99; 119) ayant une surface pla-
narisée et constituée d'un métal ayant un constituant sili-
cium.
33 Dispositif à semiconducteur selon la revendication 28,
caractérisé en ce qu'il comprend en outre une couche anti-
réfléchissante ( 40; 60; 80; 100; 120) formée sur ladite deu-
xième couche conductrice ( 39; 59; 79; 99; 119).
34 Dispositif à semiconducteur selon la revendication 33, 56 - caractérisé en ce que ladite couche antiréfléchissante ( 40; ; 80; 100; 120) est constituée d'un composé d'un métal
de transition.
35 Dispositif à semiconducteur selon la revendication 1,
caractérisé en ce que ladite ouverture est un trou de con-
tact ayant une marche formée sur celui-ci.
36 Dispositif à semiconducteur selon la revendication 1,
caractérisé en ce que ladite ouverture est un trou de con-
tact légèrement conique.
37 Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que ladite ouverture a un allongement plus
grand qu'environ 1.
38 Procédé de fabrication d'un dispositif à semiconducteur comportant une couche d'interconnexion, caractérisé en ce qu'il comprend les étapes consistant à: former une couche isolante ( 32; 52; 72; 92; 112) sur un substrat de semiconducteur ( 31; 51; 71; 91; 111); former dans ladite couche isolante une ouverture ( 33; 53; 73; 93; 113) exposant une partie de la surface d'une couche sous-jacente de ladite couche isolante; former une première couche conductrice ( 35, 36; 55, 56; ; 95, 96; 115, 116) qui ne produit pas de précipité de silicium dans une étape ultérieure de traitement thermique sur ladite couche isolante ( 32; 52; 72; 92; 112); et traiter thermiquement ladite première couche conductrice
( 35, 36; 55, 56; 75; 95, 96, 115, 116) pendant un temps ap-
proprié pour remplir ladite ouverture avec la matière de
ladite première couche conductrice.
57 - 39 Procédé selon la revendication 38, caractérisé en ce
que ladite ouverture s'étend jusqu'à la surface dudit sub-
strat de semiconducteur ( 31; 51; 71; 91; 111) en exposant
ainsi une partie de la surface dudit substrat de semiconduc-
teur, et en ce que l'étape de former ladite première couche
conductrice comprend l'étape consistant à former ladite pre-
mière couche conductrice ( 35, 36; 55, 56; 75; 95, 96; 115, 116) sur ladite couche isolante, sur la surface intérieure de ladite ouverture et sur ladite surface exposée dudit
substrat de semiconducteur.
Procédé selon la revendication 38, caractérisé en ce que ladite première couche conductrice ( 35, 36) est obtenue
en déposant successivement un premier métal ayant un consti-
tuant silicium pour former une première couche métallique et un deuxième métal n'ayant pas de constituant silicium
pour former une deuxième couche métallique ( 36).
41 Procédé selon la revendication 40, caractérisé en ce que l'étape de traiter thermiquement ladite première couche conductrice ( 35, 36) est exécutée à une température comprise entre 0,8 Tm et Tm, o Tm est la température de fusion dudit
premier métal, pendant 1 minute ou plus.
42 Procédé selon la revendication 40, caractérisé en ce que ledit premier métal est un alliage d'aluminium ayant un constituant silicium, et ledit deuxième métal est pris dans un groupe comprenant l'aluminium pur et un alliage
n'ayant pas de constituant silicium.
43 Procédé selon la revendication 42, caractérisé en ce que ledit alliage d'aluminium ayant un constituant silicium 58 -
est pris dans un groupe comprenant un alliage aluminium-
silicium et un alliage aluminium-cuivre-silicium, et ledit alliage d'aluminium n'ayant pas de constituant silicium est pris dans un groupe comprenant un alliage aluminium-cuivre et un alliage aluminium- titane. 44 Procédé selon la revendication 40, caractérisé en ce
que ladite première couche conductrice ( 35, 36) a une épais-
seur d'environ un à deux tiers d'une épaisseur prédéterminée
de ladite couche d'interconnexion.
Procédé selon la revendication 40, caractérisé en ce
que ladite première couche métallique ( 35, 36) a une épais-
seur non supérieure à un quart d'une épaisseur prédéterminée
de ladite couche d'interconnexion, et en ce que ladite deu-
xième couche métallique a une épaisseur non inférieure à
cinq douzièmes d'une épaisseur prédéterminée de ladite cou-
che d'interconnexion.
46 Procédé selonla revndication 40, caractérisé en ce que ledit premier métal et ledit deuxième métal sont déposés
sous vide à une basse température.
47 Procédé selon la revendication 46, caractérisé en ce que ladite basse température est une température inférieure à 150 i C. 48 Procédé selon la revendication 38, caractérisé en ce que ladite première couche conductrice ( 54, 55) est obtenue en formant successivement une couche de silicium ( 54) sur ladite couche isolante ( 52), sur la surface intérieure de ladite ouverture ( 53) et sur la partie exposée de la surface 59 - de ladite couche sous-jacente, et une couche d'un métal n'ayant pas de constituant silicium pour former une couche
métallique ( 55) sur ladite couche de silicium ( 54).
49 Procédé selon la revendication 48, caractérisé en ce que ladite couche métallique ( 55) est constituée d'un métal pris dans un groupe comprenant l'aluminium pur, un alliage
aluminium-cuivre et un alliage aluminium-titane.
50 Procédé selon la revendication 48, caractérisé en ce que ladite couche métallique ( 55) est formée en déposant un métal n'ayant pas de constituant silicium, sous vide et
à basse température.
51 Procédé selon la revendication 50, caractérisé en ce que ladite basse température est une température inférieure
à 1500 C.
52 Procédé selon la revendication 48, caractérisé en ce que l'étape de traiter thermiquement ladite première couche conductrice est exécutée à une température comprise entre 0,8 Tm et Tm, o Tm est la température de fusion du métal
de ladite couche métallique.
53 Procédé selon la revendication 48, caractérisé en ce que ladite couche de silicium ( 54) a une épaisseur de 2 à 3 nm, et en ce que ladite couche métallique a une épaisseur
de 50 à 400 nm.
54 Procédé selon la revendication 48, caractérisé en ce que la couche de silicium ( 54) est formée par un procédé
de pulvérisation cathodique utilisant du silicium comme cible.
- Procédé selon la revendication 48, caractérisé en ce que ladite couche de silicium ( 54) est formée en déposant
une couche de silicium ayant une épaisseur plus grande qu'u-
ne épaisseur prédéterminée de ladite couche de silicium en utilisant un procédé de dépôt chimique en phase vapeur à
basse pression et en effectuant ensuite une attaque chimi-
que. 56 Procédé selon la revendication 38, caractérisé en ce que ladite première couche conductrice ( 75) est formée en déposant un métal n'ayant pas plus d'environ 0,5 % en poids
d'un constituant silicium.
57 Procédé selon la revendication 56, caractérisé en ce que ledit métal est un alliage d'aluminium ayant environ
0,2 à 0,5 % en poids d'un constituant silicium.
58 Procédé selon la revendication 56, caractérisé en ce que la première couche conductrice ( 75) a une épaisseur d'environ 10 à 80 %O d'une épaisseur prédéterminée de ladite
couche d'interconnexion.
59 Procédé selon la revendication 56, caractérisé en ce
que ledit métal est déposé sous vide et à basse température.
Procédé selon la revendication 59, caractérisé en ce que ladite basse température est une température inférieure
à 1500 C.
61 Procédé selon la revendication 56, caractérisé en ce
que l'étape de traitement thermique de ladite première cou-
che conductrice ( 75) est exécutée à une température comprise entre 0,8 Tm et Tm, o Tm est la température de fusion dudit
métal, pendant 1 minute ou plus.
61 - 62 Procédé selon la revendication 38, caractérisé en ce que ladite première couche conductrice ( 95, 96) est obtenue en formant successivement une couche de siliciure de métal réfractaire ( 95) sur ladite couche isolante ( 92), sur la surface intérieure de ladite ouverture ( 93) et sur la sur- face exposée de ladite couche sousjacente, et une première couche métallique sur ladite couche de siliciure de métal
réfractaire ( 95).
63 Procédé selon la revendication 62, caractérisé en ce que ladite couche de siliciure de métal réfractaire ( 95) est constituée d'un siliciure pris dans le groupe comprenant le siliciure de tungstène (W Si 2), le siliciure de molybdène (Mo Si 2), le siliciure de titane (Ti Si 2) et le siliciure de
tantale (Ta Si 2).
64 Procédé selon la revendication 62, caractérisé en ce que ladite couche de siliciure de métal réfractaire ( 95)
a une épaisseur d'environ 20 à 100 nm.
Procédé selon la revendication 62, caractérisé en ce que ladite première couche métallique ( 96) est constituée d'un métal pris dans un groupe comprenant l'aluminium pur, un alliage aluminium-cuivre, un alliage aluminium-titane, et un alliage d'aluminium n'ayant pas plus de 0,5 % en poids
d'un constituant silicium.
66 Procédé selon la revendication 62, caractéirsé en ce que ladite première couche métallique ( 96) a une épaisseur d'environ un à deux tiers d'une épaisseur prédéteminée de
ladite couche d'interconnexion sur ladite couche isolante.
67 Procédé selon la revendication 38, caractérisé en ce 62 -
que ladite première couche conductrice ( 115, 116) est obte-
nue en formant successivement une couche de métal réfrac-
taire ( 115) sur ladite couche isolante ( 112), sur la surface
intérieure de ladite ouverture ( 113) et sur la surface expo-
sée de ladite couche sous-jacente, et une première couche métallique ( 116) ayant un constituant silicium sur ladite
couche de métal réfractaire ( 115).
68 Procédé selon la revendication 67, caractérisé en ce que ladite couche de métal réfractaire ( 115) est constituée d'un métal pris dans un groupe comprenant le tungstène, le
molybdène, le titane et le tantale.
69 Procédé selon la revendication 67, caractérisé en ce
que ladite couche de métal réfractaire a une épaisseur infé-
rieure à 50 nm.
Procédé selon la revendication 67, caractérisé en ce que ladite première couche métallique ( 116) a une épaisseur d'environ 10 à 80 % dlune épaisseur prédéterminée de ladite
couche d'interconnexion sur ladite couche isolante.
71 Procédé selon la revendication 67, caractérisé en ce que ladite première couche métallique ( 116) est constituée
d'un métal pris dans un groupe comprenant un alliage alumi-
nium-silicium et un alliage aluminium-cuivre-silicium.
72 Procédé selon la revendication 38, caractérisé en ce
qu'il comprend en outre l'étape consistant à former une deu-
xième couche conductrice ( 39; 59; 79; 99; 119) sur ladite première couche conductrice ( 37; 57; 76; 95, 97; 115, 117)
en déposant un métal après ladite étape de traitement ther-
mique. 63 - 73 Procédé selon la revendication 72, caractérisé en ce que ladite deuxième couche conductrice ( 39, 59) est formée
en déposant un métal n'ayant pas de constituant silicium.
74 Procédé selon la revendication 73, caractérisé en ce
que ledit métal est pris dans un groupe comprenant l'alumi-
nium pur, un alliage aluminim-cuivre et un aliiage alumi-
nium-titane. 75 Procédé selon la revendication 73, caractérisé en ce que ledit métal est déposé à une température inférieure à
3500 C.
76 Procédé selon la revendication 67, caractérisé en ce
qu'il comprend en outre l'étape consistant à former une deu-
xième couche conductrice ( 119) en déposant un métal ayant un constituant silicium après ladite étape de traitement thermique. 77 Procédé selon la revendication 72, caractérisé en ce
qu'il comprend en outre l'étape consistant à traiter thermi-
quement ladite deuxième couche conductrice ( 39; 59; 79; 99; 119) pour planariser la surface résultante de cette deuxième
couche conductrice.
78 Procédé selon la revendication 77, caractérisé en ce
que l'étape de traitement thermique de ladite deuxième cou-
che conductrice ( 39; 59; 79; 99; 119) est exécutée à une
température comprise entre 0,8 Tm et Tm, ou Tm est la tem-
pérature de fusion dudit métal, pendant 1 minute ou plus.
79 Procédé selon la revendication 38, caractérisé en ce 64 -
qu'il comprend en outre l'étape consistant à former une cou-
che formant barrière contre la diffusion ( 34; 54; 74; 94; 114) sur la surface de ladite couche isolante ( 32; 52; 72; 92; 112), sur la surface intérieure de ladite ouverture ( 33, 53; 73; 93; 113) et sur la surface exposée de ladite couche
sous-jacente avant de former ladite première couche conduc-
trice. Procédé selon la revendication 79, caractérisé en ce que ladite couche formant barrière contre la diffusion ( 34;
54; 74; 94; 114) est constituée de plus d'un métal ou com-
posé pris dans un groupe comprenant des métaux de transition
et des composés de métaux de transition.
81 Procédé selon la revendication 80, caractérisé en ce
que l'étape consistant à former ladite couche formant bar-
rière contre la diffusion ( 34; 54; 74; 94; 114) comprend les étapes consistant à:
former une première couche formant barrière contre la dif-
fusion sur la surface de ladite couche isolante, sur la sur-
face intérieure de ladite ouverture et sur la surface expo-
sée de ladite couche sous-jacente;
former une deuxième couche formant barrière contre la dif-
fusion; et
traiter thermiquement ladite couche formant barrière con-
* tre la diffusion ( 34; 54; 74; 94; 114) à une température
d'environ 450 à 5000 C dans une atmosphère d'azote ou d'ammo-
niaque pendant environ 30 à 60 minutes.
82 Procédé selon la revendication 81, caractérisé en ce
que ladite première couche formant barrière contre la diffu-
sion est constituée de titane et ladite deuxième couche for-
mant barrière contre la diffusion est constituée de nitrure
de titane.
- 83 Procédé selon la revendication 38, caractérisé en ce que l'étape de former une première couche conductrice et l'étape de traiter
thermiquement sont exécutées sous vide et sans casser le vide.
84 Procédé selon la revendication 38, caractérisé en ce que l'étape de former une première couche conductrice et l'étape de traiter thermiquement sont exécutées dans une
atmosphère de gaz inerte.
85 Procédé selon la revendication 38, caractérisé en ce que l'étape de former une première couche conductrice et l'étape de traiter thermiquement sont exécutées dans une
atmosphère de gaz réducteur.
86 Procédé selon la revendication 84, caractérisé en ce que l'étape de former une première couche conductrice et l'étape de traiter thermiquement sont exécutées dans une atmosphère de gaz inerte sous une pression de 10 millitorrs
ou moins.
87 Procédé selon la revendication 72, caractérisé en ce
qu'il comprend en outre l'étape consistant à former une cou-
che antiréfléchissante ( 40; 60; 80; 100; 120) sur ladite
deuxième couche conductrice.
88 Procédé selon la revendication 87, caractérisé en ce que ladite couche antiréfléchissante est constituée d'un
composé d'un métal de transition.
89 Procédé selon la revendication 38, caractérisé en ce que ladite ouverture ( 33; 53; 73; 93; 113) est un trou de
contact ayant une partie en forme de marche formée sur ce-
lui-ci. 66 - Procédé selon la revendication 38, caractérisé en ce
que ladite ouverture est un trou de contact légèrement co-
nique. 91 Procédé selon la revendication 38, caractérisé en ce
que ladite ouverture a un allongement plus grand qu'envi-
ron 1.
92 Dispositif à semiconducteur comportant une couche d'in-
terconnexion, comprenant: un substrat de semiconducteur ( 31) ayant une région dopée en impuretés ( 43); une couche isolante ( 32) ayant un trou de contact formé
sur la région dopée en impuretés ( 43) dudit substrat de se-
miconducteur ( 31), ledit trou de contact ayant un allonge-
ment plus grand qu'environ 1;
une première couche conductrice ( 34) comprenant une pre-
mière couche métallique ayant un constituant silicium, et une deuxième couche métallique n'ayant pas de constituant silicium, ladite première couche conductrice remplissant complètement ledit trou de contact; et une deuxième couche conductrice ( 39) ayant une surface planarisée, formée sur ladite première couche conductrice et étant constituée dlun métal n'ayant pas de constituant
silicium.
93 Dispositif à semiconducteur comportant une couche d'in-
terconnexion, comprenant: un substrat de semiconducteur ( 71) ayant une région dopée en impuretés ( 83); une couche isolante ( 72) ayant un troude contact formé sur ladite région dopée en impuretés ( 63) dudit substrat de semiconducteur ( 71), et ledit trou de contact ayant un allongement plus grand que 1; 67 -
une première couche conductrice ( 76) constituée d'un al-
liage d'aluminium n'ayant pas plus de 0,5 % en poids de cons-
tituant silicium et remplissant complètement ledit trou de contact; et une deuxième couche conductrice ( 79) ayant une surface planarisée, formée sur ladite première couche conductrice
( 76) et étant constituée d'un métal n'ayant pas de consti-
tuant silicium.
94 Dispositif à semiconducteur comportant une couche d'in-
terconnexion, comprenant: un substrat de semiconducteur ( 51) ayant une région dopée en impuretés ( 63); une couche isolante ( 52) ayant un trou de contact formé sur ladite région dopée en impuretés ( 63) dudit substrat de semiconducteur ( 51), et ledit trou de contact ayant un allongement plus grand que 1; une première couche conductrice 57 comprenant une partie
inférieure près de la surface intérieure dudit trou de con-
tact, d'une surface de ladite couche isolante et de la sur-
face exposée dudit substrat de semiconducteur, ladite partie
inférieure ayant un constituant silicium, et une partie su-
périeure n'ayant pas sensiblement de constituant silicium,
ladite première couche conductrice ( 57) remplissant complè-
tement ledit trou de contact; et une deuxième couche conductrice ( 59) ayant une surface planarisée, formée sur ladite première couche conductrice
( 57) et étant constituée d'un métal n'ayant pas de consti-
tuant silicium.
Dispositif à semiconducteur comportant une couche d'in-
terconnexion, comprenant: 68 - un substrat de semiconducteur ( 91) ayant une région dopée en impuretés ( 103); une couche isolante ( 92) ayant un trou de contact formé sur ladite région dopée en impuretés ( 103) dudit substrat de semiconducteur ( 91), ledit trou de contact ayant un allongement plus grand que 1; une première couche conductrice ( 95, 97) comprenant une couche de siliciure de métal réfractaire ( 95) formée sur la surface intérieure dudit trou de contact, sur une surface de ladite couche isolante ( 92) et sur la surface exposée
dudit substrat de semiconducteur ( 91), et une couche métal-
lique ( 97) n'ayant pas de constituant silicium formée sur ladite couche de métal réfractaire ( 95), et ladite couche
métallique ( 97) remplissant complètement ledit trou de con-
tact; et
une deuxième couche conductrice 91 ayant une surface pla-
narisée, formée sur ladite première couche conductrice ( 95,
97) et étant constituée d'un métal n'ayant pas de consti-
tuant silicium.
96 Dispositif à semiconducteur comportant une couche d'in-
terconnexion, comprenant: un susbtrat de semiconducteur 111 ayant une région dopée en impuretés ( 123); une couche isolante ( 112) ayant un trou de contact formé sur ladite région dopée en impuretés ( 123) dudit substrat
de semiconducteur ( 111), ledit trou de contact ayant un al-
longement plus grand que 1; une première couche conductrice ( 115, 117) comprenant une
couche de métal réfractaire ( 115) formée sur la surface in-
térieure dudit trou de contact, sur une surface de ladite
couche isolante ( 112) et sur la surface exposée dudit sub-
69 - strat de semiconducteur ( 111), et une couche métallique ( 113) ayant un constituant silicium formée sur ladite couche de métal réfractaire ( 115) et remplissant complètement ledit trou de contact; et une deuxième couche conductrice ( 119) ayant une surface planarisée, formée sur ladite première couche conductrice ( 115, 117) et étant constituée d'un métal n'ayant pas de
constituant silicium.
97 Procédé de fabrication d'un composant à semiconducteur comportant une couche d'interconnexion, caractérisé en ce qu'il comprend les étapes consistant à:
former une couche isolante ( 32) sur un substrat de semi-
conducteur ( 31); former dans ladite couche isolante ( 32) une ouverture ( 33)
pour exposer une partie d'une surface d'une couche sous-
jacente de ladite couche isolante; former une couche métallique composite ( 35, 36) sur ladite
couche isolante, sur la surface intérieure de ladite ouver-
ture 33 et sur la surface exposée de ladite couche sous-
jacente, en déposant successivement un alliage d'aluminium
ayant un constituant silicium et un métal pris dans un grou-
pe comprenant l'aluminium pur et un alliage d'aluminium n'ayant pas de constituant silicium; et traiter thermiquement ladite couche métallique composite ( 35, 36) pour remplir ladite ouverture avec la matière de
cette couche métallique composite.
98 Procédé selon la revendication 97, caractérisé en ce qu'il comprend en outre les étapes consistant à: former une couche métallique ( 38) en déposant un métal pris dans un groupe comprenant l'aluminium pur et un alliage - d'aluminium n'ayant pas de constituant silicium sur ladite
couche métallique composite ( 35, 36) après l'étape de trai-
ter thermiquement ladite couche métallique composite; et traiter thermiquement ladite couche métallique ( 38) pour planariser la surface résultante de cette couche métalli-
que ( 38).
99 Procédé de fabrication d'un dispositif à semiconducteur
comportant une couche d'interconnexion, comprenant les éta-
pes consistant à:
former une couche isolante ( 52) sur un substrat de semi-
conducteur ( 51); former dans ladite couche isolante ( 52) une ouverture ( 53)
pour exposer une partie d'une surface d'une couche sous-
jacente de ladite couche isolante; former une couche composite ( 54, 55) sur ladite couche isolante, sur la surface intérieure de ladite ouverture et
sur la surface exposée de ladite couche sous-jacente en dé-
posant successivement du silicium et un métal pris dans un groupe comprenant l'aluminium pur et un alliage d'aluminium n'ayant pas de constituant silicium; et traiter thermiquement ladite couche composite ( 54, 55)
pour remplir ladite ouverture avec la matière de cette cou-
che composite.
Procédé selon la revendication 99, caractérisé en ce qu'il comprend en outre les étapes consistant à: former une couche métallique ( 58) en déposant un métal pris dans un groupe comprenant l'aluminium pur et un alliage d'aluminium n'ayant pas de constituant silicium sur ladite
couche composite ( 54, 55) après l'étape de traiter thermi-
quement ladite couche composite ( 54, 55); et traiter thermiquement ladite couche métallique ( 58) pour planariser la surface résultante de cette couche métallique
( 58).
71 -
101 Procédé de fabrication d'un dispositif à semiconduc-
teur comportant une couche d'interconnexion, caractérisé en ce qu'il comprend les étapes consistant à:
former une couche isolante ( 72) sur un substrat de semi-
conducteur ( 71); former dans ladite couche isolante ( 72) une ouverture ( 73)
pour exposer une partie d'une surface d'une couche sous-
jacente de ladite couche isolante; former une première couche métallique ( 75) en déposant un alliage d'aluminium ne contenant pas plus de 0, 5 % en poids de silicium sur ladite couche isolante ( 72), sur la
surface intérieure de ladite ouverture ( 73) et sur la sur-
face exposée dudit substrat de semiconducteur ( 71); et traiter thermiquement ladite première couche métallique ( 75) pour remplir ladite ouverture ( 73) avec ledit alliage d'aluminium. 102 Procédé selon la revendication 101, caractérisé en ce qu'il comprend en outre les étapes consistant à: former une deuxième couche métallique ( 79) en déposant de l'aluminium pur ou un alliage d'aluminium n'ayant pas de constituant silicium sur la première couche métallique ( 76) obtenue après l'étape de traiter thermiquement ladite première couche métallique ( 75); et traiter thermiquement ladite deuxième couche métallique ( 79) pour planariser la surface résultante de cette deuxième
couche métallique ( 79).
103 Procédé de fabrication d'un dispositif à semiconduc-
teur comportant une couche d'interconnexion, caractérisé en ce qu'il comprend les étapes consistant à:
former une couche isolante ( 92) sur un substrat de semi-
conducteur ( 91); 72 - former dans ladite couche isolante ( 92) une ouverture ( 93)
pour exposer une partie d'une surface d'une couche sous-
jacente de ladite couche isolante ( 92); former une couche de siliciure de métal réfractaire ( 95) sur la surface de ladite couche isolante ( 92), sur la sur- face intérieure de ladite ouverture ( 93) et sur la surface exposée de ladite couche sous-jacente; former une première couche métallique ( 96) en déposant un alliage d'aluminium ayant un constituant silicium; et traiter thermiquement ladite première couche métallique ( 96) pour remplir complètement ladite ouverture avec ledit
alliage d'aluminium.
104 Procédé selon la revendication 103, caractérisé en ce qu'il comprend en outre les étapes consistant à: former une deuxième couche métallique ( 99) en déposant de l'aluminium pur ou un alliage d'aluminium n'ayant pas de constituant silicium sur la première couche métallique ( 97) obtenue après l'étape de traiter thermiquement ladite première couche métallique ( 96); et traiter thermiquement ladite deuxième couche métallique ( 99) pour planariser la surface résultante de cette deuxième
couche métallique ( 99).
105 Procédé de fabrication d'un dispositif à semiconduc-
teur comportant une couche d'interconnexion, caractérisé en ce qu'il comprend les étapes consistant à:
former une couche isolante ( 112) sur un substrat de semi-
conducteur ( 111); former dans ladite couche isolante ( 112) une ouverture ( 113) pour exposer une partie d'une surface d'une couche sous- jacente de ladite couche isolante ( 112); 73 -
former une couche de métal réfractaire ( 115) sur la sur-
face de ladite couche isolante ( 112), sur la surface inté-
rieure de ladite ouverture ( 113) et sur la surface exposée de ladite couche sous-jacente; former une première couche métallique ( 116) en déposant un métal ayant un constituant silicium sur ladite couche de métal réfractaire ( 115); et traiter thermiquement ladite première couche métallique ( 116) pour remplir complètement ladite ouverture avec ledit
métal.
106 Procédé selon la revendication 105, caractérisé en ce qu'il comprend en outre les étapes consistant à: former une deuxième couche métallique ( 119) en déposant de l'aluminium pur ou un alliage d'aluminium sur la première couche métallique ( 117) obtenue après l'étape de traiter thermiquement ladite première couche métallique ( 116); et traiter thermiquement ladite deuxième couche métallique
( 119) pour planariser la surface résultante de cette deuxiè-
me couche métallique ( 119).
FR9208365A 1991-07-08 1992-07-07 Dispositif a semiconducteur comportant une couche d'interconnexion et procede de fabrication de celui-ci. Expired - Lifetime FR2679069B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR910011543 1991-07-08

Publications (2)

Publication Number Publication Date
FR2679069A1 true FR2679069A1 (fr) 1993-01-15
FR2679069B1 FR2679069B1 (fr) 1994-02-11

Family

ID=19316918

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9208365A Expired - Lifetime FR2679069B1 (fr) 1991-07-08 1992-07-07 Dispositif a semiconducteur comportant une couche d'interconnexion et procede de fabrication de celui-ci.

Country Status (9)

Country Link
US (2) US5355020A (fr)
JP (1) JP3006735B2 (fr)
KR (1) KR960006340B1 (fr)
CN (1) CN1031436C (fr)
DE (1) DE4222142B4 (fr)
FR (1) FR2679069B1 (fr)
GB (1) GB2257564B (fr)
IT (1) IT1255411B (fr)
TW (1) TW520072U (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355020A (en) * 1991-07-08 1994-10-11 Samsung Electronics Co., Ltd. Semiconductor device having a multi-layer metal contact

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
JPH07135188A (ja) * 1993-11-11 1995-05-23 Toshiba Corp 半導体装置の製造方法
EP0697723A3 (fr) * 1994-08-15 1997-04-16 Ibm Procédé de métallisation d'une couche isolante
US5777486A (en) * 1994-10-03 1998-07-07 United Microelectronics Corporation Electromigration test pattern simulating semiconductor components
US5561083A (en) * 1994-12-29 1996-10-01 Lucent Technologies Inc. Method of making multilayered Al-alloy structure for metal conductors
US5625233A (en) * 1995-01-13 1997-04-29 Ibm Corporation Thin film multi-layer oxygen diffusion barrier consisting of refractory metal, refractory metal aluminide, and aluminum oxide
EP0793268A3 (fr) * 1995-05-23 1999-03-03 Texas Instruments Incorporated Procédé de remplissage d'une cavité d'un dispositif semiconducteur
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
KR100270593B1 (ko) * 1996-06-11 2000-12-01 포만 제프리 엘 부분 중첩 상호 접속 구조 및 그 제조 방법
JPH1027797A (ja) * 1996-07-10 1998-01-27 Oki Electric Ind Co Ltd Ａｌ／Ｔｉ積層配線およびその形成方法
US5691250A (en) * 1996-08-29 1997-11-25 Taiwan Semiconductor Manufacturing Company, Ltd Method of forming a metal contact to a novel polysilicon contact extension
US5994218A (en) * 1996-09-30 1999-11-30 Kabushiki Kaisha Toshiba Method of forming electrical connections for a semiconductor device
JPH10125865A (ja) * 1996-10-15 1998-05-15 Fujitsu Ltd 半導体装置、半導体記憶装置、およびその製造方法
US6071810A (en) * 1996-12-24 2000-06-06 Kabushiki Kaisha Toshiba Method of filling contact holes and wiring grooves of a semiconductor device
US6143645A (en) * 1997-02-03 2000-11-07 Texas Instruments Incorporated Reduced temperature contact/via filling
US6593657B1 (en) * 1997-03-03 2003-07-15 Micron Technology, Inc. Contact integration article
US5858873A (en) * 1997-03-12 1999-01-12 Lucent Technologies Inc. Integrated circuit having amorphous silicide layer in contacts and vias and method of manufacture thereof
US5895267A (en) * 1997-07-09 1999-04-20 Lsi Logic Corporation Method to obtain a low resistivity and conformity chemical vapor deposition titanium film
US5960315A (en) * 1997-07-10 1999-09-28 International Business Machines Corporation Tapered via using sidewall spacer reflow
JP3279234B2 (ja) * 1997-10-27 2002-04-30 キヤノン株式会社 半導体装置の製造方法
US6605531B1 (en) * 1997-11-26 2003-08-12 Applied Materials, Inc. Hole-filling technique using CVD aluminum and PVD aluminum integration
US6177348B1 (en) * 1998-01-20 2001-01-23 International Business Machines Corporation Low temperature via fill using liquid phase transport
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6284316B1 (en) 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6140236A (en) * 1998-04-21 2000-10-31 Kabushiki Kaisha Toshiba High throughput A1-Cu thin film sputtering process on small contact via for manufacturable beol wiring
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
US5994219A (en) * 1998-06-04 1999-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Add one process step to control the SI distribution of Alsicu to improved metal residue process window
US6289496B1 (en) * 1998-06-29 2001-09-11 Xilinx, Inc. Placement of input-output design objects into a programmable gate array supporting multiple voltage standards
US6625795B1 (en) 1998-06-29 2003-09-23 Xilinx, Inc. Method and apparatus for placement of input-output design objects into a programmable gate array
US6124205A (en) * 1998-09-03 2000-09-26 Micron Technology, Inc. Contact/via force fill process
US6949464B1 (en) * 1998-09-03 2005-09-27 Micron Technology, Inc. Contact/via force fill techniques
US6417094B1 (en) * 1998-12-31 2002-07-09 Newport Fab, Llc Dual-damascene interconnect structures and methods of fabricating same
TW483152B (en) * 1999-07-01 2002-04-11 Ibm Improved methods of forming the buried strap and its quantum barrier in deep trench cell capacitors
US6221767B1 (en) * 1999-10-28 2001-04-24 United Microelectronics Corp. Method of fabricating a silicide landing pad
US6245656B1 (en) 1999-11-08 2001-06-12 Vanguard International Semiconductor Corporation Method for producing multi-level contacts
US6413863B1 (en) 2000-01-24 2002-07-02 Taiwan Semiconductor Manufacturing Company Method to resolve the passivation surface roughness during formation of the AlCu pad for the copper process
US6194310B1 (en) * 2000-06-01 2001-02-27 Sharp Laboratories Of America, Inc. Method of forming amorphous conducting diffusion barriers
US6373135B1 (en) * 2000-09-14 2002-04-16 Infineon Technologies Ag Semiconductor structure and method of fabrication
US6468908B1 (en) 2001-07-09 2002-10-22 Taiwan Semiconductor Manufacturing Company Al-Cu alloy sputtering method with post-metal quench
US6531388B2 (en) * 2001-07-26 2003-03-11 Samsung Electronics Co., Ltd. Method of forming an aluminum film for use in manufacturing a semiconductor device
JP2005086118A (ja) * 2003-09-11 2005-03-31 Renesas Technology Corp 半導体装置
CN100346454C (zh) * 2004-04-22 2007-10-31 复旦大学 一种硅基器件的金属化接触层结构的制备方法
DE102004048219A1 (de) * 2004-09-30 2006-04-06 Basf Ag Kontaktierung thermoelektrischer Materialien
KR100784106B1 (ko) * 2006-09-08 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR100818711B1 (ko) * 2006-12-07 2008-04-01 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US8159035B2 (en) * 2007-07-09 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gates of PMOS devices having high work functions
US9214352B2 (en) 2010-02-11 2015-12-15 Cree, Inc. Ohmic contact to semiconductor device
US8563372B2 (en) * 2010-02-11 2013-10-22 Cree, Inc. Methods of forming contact structures including alternating metal and silicon layers and related devices
US9548206B2 (en) 2010-02-11 2017-01-17 Cree, Inc. Ohmic contact structure for group III nitride semiconductor device having improved surface morphology and well-defined edge features
WO2012037538A2 (fr) 2010-09-18 2012-03-22 Fairchild Semiconductor Corporation Capteur inertiel monolithique 6 axes micro-usiné
US8813564B2 (en) 2010-09-18 2014-08-26 Fairchild Semiconductor Corporation MEMS multi-axis gyroscope with central suspension and gimbal structure
US9455354B2 (en) 2010-09-18 2016-09-27 Fairchild Semiconductor Corporation Micromachined 3-axis accelerometer with a single proof-mass
EP2616389B1 (fr) 2010-09-18 2017-04-05 Fairchild Semiconductor Corporation Boîtier de microsystème électromécanique à puces multiples
DE112011103124T5 (de) 2010-09-18 2013-12-19 Fairchild Semiconductor Corporation Biegelager zum Verringern von Quadratur für mitschwingende mikromechanische Vorrichtungen
EP2616388A4 (fr) 2010-09-18 2014-08-13 Fairchild Semiconductor Mise en boîtier hermétique pour systèmes micro-électromécaniques
KR101332701B1 (ko) 2010-09-20 2013-11-25 페어차일드 세미컨덕터 코포레이션 기준 커패시터를 포함하는 미소 전자기계 압력 센서
US9670574B2 (en) 2011-02-16 2017-06-06 Spts Technologies Limited Methods of depositing aluminium layers
GB201102673D0 (en) * 2011-02-16 2011-03-30 Spp Process Technology Systems Uk Ltd Methods of depositing aluminium layers
CN102956499A (zh) * 2011-08-23 2013-03-06 广东中显科技有限公司 多晶硅薄膜的制备方法
US9488693B2 (en) 2012-04-04 2016-11-08 Fairchild Semiconductor Corporation Self test of MEMS accelerometer with ASICS integrated capacitors
EP2647952B1 (fr) 2012-04-05 2017-11-15 Fairchild Semiconductor Corporation Boucle de commande de gain automatique de dispositif MEMS pour entraînement d'amplitude mécanique
EP2647955B8 (fr) 2012-04-05 2018-12-19 Fairchild Semiconductor Corporation Annulation du déphasage de quadrature de dispositif MEMS
KR102058489B1 (ko) 2012-04-05 2019-12-23 페어차일드 세미컨덕터 코포레이션 멤스 장치 프론트 엔드 전하 증폭기
US9625272B2 (en) 2012-04-12 2017-04-18 Fairchild Semiconductor Corporation MEMS quadrature cancellation and signal demodulation
DE102013014881B4 (de) 2012-09-12 2023-05-04 Fairchild Semiconductor Corporation Verbesserte Silizium-Durchkontaktierung mit einer Füllung aus mehreren Materialien
TWI514628B (zh) * 2013-10-24 2015-12-21 Lextar Electronics Corp 電極結構與具有電極結構的發光二極體結構
KR20150057148A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 반도체 장치
CN104253088B (zh) * 2014-04-23 2019-06-11 上海华虹宏力半导体制造有限公司 防止铝尖楔的成膜工艺方法
CN112301317B (zh) * 2020-10-30 2021-05-18 连云港恒顺工业科技有限公司 爪式真空泵转子表面处理工艺
CN114973952A (zh) * 2022-05-26 2022-08-30 华为技术有限公司 支撑组件及其制备方法、显示屏组件、电子设备
JP2025040607A (ja) * 2023-09-12 2025-03-25 Tdk株式会社 電子部品

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0132720A1 (fr) * 1983-07-20 1985-02-13 Siemens Aktiengesellschaft Circuit semi-conducteur intégré comprenant une couche de contact et d'interconnexion extérieure en aluminium ou en un alliage d'aluminium
EP0361572A1 (fr) * 1988-09-09 1990-04-04 Koninklijke Philips Electronics N.V. Procédé de fabrication des couches conductrices dans les dispositifs semi-conducteurs

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1157581A (en) * 1915-02-12 1915-10-19 August F Raldeano Fortune-telling device.
JPS52109370A (en) * 1976-03-10 1977-09-13 Nec Corp Semiconductor device
DE2649773A1 (de) * 1976-10-29 1978-05-11 Bosch Gmbh Robert Halbleiteranordnung
JPS56105660A (en) * 1980-01-28 1981-08-22 Nec Corp Semiconductor device
JPS56134757A (en) * 1980-03-26 1981-10-21 Nec Corp Complementary type mos semiconductor device and its manufacture
JPS592352A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体装置の製造方法
US4520554A (en) * 1983-02-10 1985-06-04 Rca Corporation Method of making a multi-level metallization structure for semiconductor device
JPS59154040A (ja) * 1983-02-22 1984-09-03 Toshiba Corp 半導体装置の製造方法
JPS605560A (ja) * 1983-06-23 1985-01-12 Fujitsu Ltd 半導体装置
JPS6063926A (ja) * 1983-08-31 1985-04-12 Fujitsu Ltd 半導体装置の製造方法
JPS6068614A (ja) * 1983-09-26 1985-04-19 Fujitsu Ltd 半導体装置の製造方法
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
US4720908A (en) * 1984-07-11 1988-01-26 Texas Instruments Incorporated Process for making contacts and interconnects for holes having vertical sidewalls
DE3663871D1 (en) * 1985-04-11 1989-07-13 Siemens Ag Integrated semiconductor circuit having an aluminium or aluminium alloy contact conductor path and an intermediate tantalum silicide layer as a diffusion barrier
JPS61280636A (ja) * 1985-06-05 1986-12-11 Nec Corp 半導体装置の製造方法
US4796081A (en) * 1986-05-02 1989-01-03 Advanced Micro Devices, Inc. Low resistance metal contact for silicon devices
JPS6353949A (ja) * 1986-08-25 1988-03-08 Hitachi Ltd 金属配線の形成方法
JPS6384024A (ja) * 1986-09-26 1988-04-14 Seiko Epson Corp 半導体装置の製造方法
JPS6399546A (ja) * 1986-10-16 1988-04-30 Hitachi Ltd 半導体装置の製造方法
JPS63162854A (ja) * 1986-12-25 1988-07-06 Fujitsu Ltd 金属膜形成方法
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
JPH0622235B2 (ja) * 1987-05-21 1994-03-23 日本電気株式会社 半導体装置の製造方法
JPS6445163A (en) * 1987-08-14 1989-02-17 Seiko Epson Corp Semiconductor device
US4910580A (en) * 1987-08-27 1990-03-20 Siemens Aktiengesellschaft Method for manufacturing a low-impedance, planar metallization composed of aluminum or of an aluminum alloy
US4987562A (en) * 1987-08-28 1991-01-22 Fujitsu Limited Semiconductor layer structure having an aluminum-silicon alloy layer
JPH01175245A (ja) * 1987-12-29 1989-07-11 Fujitsu Ltd 半導体装置及びその製造方法
JPH01243452A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体集積回路装置
JP2695185B2 (ja) * 1988-05-02 1997-12-24 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH0268926A (ja) * 1988-09-02 1990-03-08 Seiko Epson Corp 半導体装置の製造方法
US5260604A (en) * 1988-09-27 1993-11-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved immunity to contact and conductor defects
JPH02159065A (ja) * 1988-12-13 1990-06-19 Matsushita Electric Ind Co Ltd コンタクト電極の形成方法
JPH02181919A (ja) * 1989-01-09 1990-07-16 Seiko Epson Corp 半導体装置の製造方法
JP2578193B2 (ja) * 1989-02-01 1997-02-05 沖電気工業株式会社 半導体素子の製造方法
US4997518A (en) * 1989-03-31 1991-03-05 Oki Electric Industry Co., Ltd. Method for forming an electrode layer by a laser flow technique
JPH0316130A (ja) * 1989-03-31 1991-01-24 Oki Electric Ind Co Ltd レーザフロー技術を用いた電極配線の形成方法
US4992152A (en) * 1989-04-20 1991-02-12 Eastman Kodak Company Reducing hillocking in aluminum layers formed on substrates
JPH02310919A (ja) * 1989-05-25 1990-12-26 Yamaha Corp 半導体装置における配線形成方法
US5019533A (en) * 1989-05-26 1991-05-28 The United States Of America As Represented By The Adminstrator Of The National Aeronautics And Space Administration Thermal treatment of silicon integrated circuit chips to prevent and heal voids in aluminum metallization
JPH0341717A (ja) * 1989-07-07 1991-02-22 Seiko Epson Corp 半導体装置の製造方法
JPH03114224A (ja) * 1989-09-27 1991-05-15 Seiko Instr Inc 電極の形成方法
US4970176A (en) * 1989-09-29 1990-11-13 Motorola, Inc. Multiple step metallization process
JPH03155131A (ja) * 1989-11-13 1991-07-03 Sanyo Electric Co Ltd 半導体装置の製造方法
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
US4999160A (en) * 1989-12-04 1991-03-12 Micron Technology, Inc. Aluminum alloy containing copper, silicon and titanium for VLSI devices
DE4200809C2 (de) * 1991-03-20 1996-12-12 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
EP0533254A3 (en) * 1991-09-19 1993-06-23 N.V. Philips' Gloeilampenfabrieken Method of manufacturing a semiconductor device whereby a layer comprising aluminium is deposited on a surface for a semiconductor body
US5561083A (en) * 1994-12-29 1996-10-01 Lucent Technologies Inc. Method of making multilayered Al-alloy structure for metal conductors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0132720A1 (fr) * 1983-07-20 1985-02-13 Siemens Aktiengesellschaft Circuit semi-conducteur intégré comprenant une couche de contact et d'interconnexion extérieure en aluminium ou en un alliage d'aluminium
EP0361572A1 (fr) * 1988-09-09 1990-04-04 Koninklijke Philips Electronics N.V. Procédé de fabrication des couches conductrices dans les dispositifs semi-conducteurs

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JOURNAL OF THE ELECTROCHEMICAL SOCIETY vol. 137, no. 6, Juin 1990, MANCHESTER, NEW HAMPSHIRE US pages 1861 - 1867 MAMUMI ET AL 'Corrosion-Induced Contact Failures in Double-Level Al-Si-Cu Metallization' *
PATENT ABSTRACTS OF JAPAN vol. 15, no. 135 (E-1052)4 Avril 1991 & JP-A-30 16 130 ( OKI ELECTRIC IND CO LTD ) 24 Janvier 1991 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355020A (en) * 1991-07-08 1994-10-11 Samsung Electronics Co., Ltd. Semiconductor device having a multi-layer metal contact

Also Published As

Publication number Publication date
GB9214440D0 (en) 1992-08-19
DE4222142B4 (de) 2006-08-03
US5355020A (en) 1994-10-11
GB2257564B (en) 1995-06-28
DE4222142A1 (de) 1993-01-21
ITMI921651A0 (it) 1992-07-07
JPH05190549A (ja) 1993-07-30
CN1031436C (zh) 1996-03-27
JP3006735B2 (ja) 2000-02-07
GB2257564A (en) 1993-01-13
FR2679069B1 (fr) 1994-02-11
TW520072U (en) 2003-02-01
IT1255411B (it) 1995-10-31
ITMI921651A1 (it) 1994-01-07
CN1068444A (zh) 1993-01-27
KR960006340B1 (ko) 1996-05-13
KR930003257A (ko) 1993-02-24
US5843842A (en) 1998-12-01

Similar Documents

Publication Publication Date Title
FR2679069A1 (fr) Dispositif a semiconducteur comportant une couche d&#39;interconnexion et procede de fabrication de celui-ci.
JP2580096B2 (ja) 半導体装置の製造方法
KR960011865B1 (ko) 반도체 장치의 금속층 형성방법
US5147819A (en) Semiconductor metallization method
JP3435194B2 (ja) 半導体装置の配線層形成方法及び半導体装置
US5939788A (en) Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US5552341A (en) Semiconductor device and method for manufacturing the same
KR970001883B1 (ko) 반도체장치 및 그 제조방법
US6143645A (en) Reduced temperature contact/via filling
JP2545184B2 (ja) 半導体装置およびその製造方法
KR0180330B1 (ko) 반도체장치의 배선구조 및 그 제조방법
EP0325808B1 (fr) Procédé pour établir une structure d&#39;interconnexion électrique sur un dispositif semiconducteur au silicium
FR2524709A1 (fr) Dispositif a semi-conducteur et procede pour sa fabrication
JP2000195954A (ja) 半導体装置およびその製造方法
FR2907259A1 (fr) Realisation d&#39;une barriere metallique dans un circuit electronique integre
FR2641126A1 (en) Method of forming low-resistance contacts with pre-ohmic regions of n&lt;+&gt; and p&lt;+&gt; types in integrated circuits
FR2720856A1 (fr) Electrode de cablage pour dispositif à semi-conducteur et son procédé de fabrication.
US5106779A (en) Method for widening the laser planarization process window for metalized films on semiconductor wafers
NL9201095A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JP2782600B2 (ja) ２層構造の銅拡散防止膜の形成方法
FR2856518A1 (fr) Procede de fabrication d&#39;un dispositif a semiconducteur comportant une structure d&#39;interconnexion
JPH10189495A (ja) 半導体装置およびその製造方法
JP2003309082A (ja) 半導体装置の構造
FR2485809A1 (fr) Diode de type schottky aluminium-silicium, procede permettant sa fabrication et dispositif semi-conducteur comportant une telle diode
KR20010026044A (ko) 반도체 장치의 금속층 형성 방법