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JPS6384024A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6384024A
JPS6384024A JP22770286A JP22770286A JPS6384024A JP S6384024 A JPS6384024 A JP S6384024A JP 22770286 A JP22770286 A JP 22770286A JP 22770286 A JP22770286 A JP 22770286A JP S6384024 A JPS6384024 A JP S6384024A
Authority
JP
Japan
Prior art keywords
tin
film
turned
tisi2
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP22770286A
Other languages
English (en)
Inventor
Michio Asahina
朝比奈　通雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP22770286A priority Critical patent/JPS6384024A/ja
Publication of JPS6384024A publication Critical patent/JPS6384024A/ja
Pending legal-status Critical Current

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Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。特に、低抵
抗で信頼性の高いコンタクト特性の得られる配線方法を
提供するものである。
牛４体デバイスの微細化、ジャンクシ盲ンのシャロウ化
に伴い、コンタクト抵抗及び、コンタクトマイグレーシ
１ン、つき抜は等が大きな問題になってくる。これらを
解決する為、種々のバリアメタルが検討されているが、
信頼性の高い構造や、材料は、得られていない。本発明
は、実用的で信頼性の高い、バリアメタルの形成方法に
関するものである。
〔従来の技術〕
第２図は従来の配線方法を示したものであり、コンタク
ト孔をあけた後’ｒｉｌ　５　、ＴｉＮ１６　。
ＡＬ−８ｉ１７．を連続スパッタし、配線用フォトエッ
チをして、拡散層との接続をとっていた。
〔発明が解決しようとする問題点〕
しかし、この構造において、４００〜４５０℃のアニー
ルを行うと、Ｔ１は完全にシリサイド化しない為、Ｔｉ
Ｎ中のピンホール、クラックを通じて、ＡＬと反応し、
同時に、基板Ｓ１とも反応してＡＬ−Ｔｉ−３ｉの全１
！４間化合物を形成する為、基板にリークしてしまうと
いう欠点があった、又、ＴｉとＳｌとの界面接触抵抗も
高く、トータルの７ンタクト抵抗があまり下らないとい
う問題がありた。
本発明は、これらの欠点を解決するものであり、方法と
効果について、実施例で説明していく。
〔実施例〕
第１図は本発明の概略図である。（α）において、１の
８１基板にＬＯＣＯ９２を形成し、ゲート酸化膜３を形
成後、ＰＯ１７Ｓｉ４とＷＳｉ！５より成るゲー１１を
形成する。続いて低濃度拡散層６をイオン打ち込みでつ
くり、Ｓｉｎ、のサイドウオール７を電極端に形成し、
高濃度拡散領域８を形成する。次に第２フイールド膜９
をデボジシランし、コンタクト孔をつくった後、Ｔｉ膜
１０を３ｏｏ１．ＴｔＮ膜１１を１０００又スパツタで
堆檀する。続いて、酸素濃度１１０ＰＰ以下のランプア
ニール炉で窒素雰囲気中により、コンタクト孔部は、Ｓ
ｉとで１が度応してＴｉ５１、層が形成され、Ｓ　ｉ　
Ｏ，上のＴ１は、ＴｉＮ化される。又コンタクト部のＴ
ｉＮはそのままで焼きしめられ、ＴｉＳｉ、化しながか
ったで１もでＩＮ化することにより、ピンホールのない
Ｔ九Ｎ１３とＴ　ｉ　Ｓ　ｉｔ層が形成される。この熱
処理を経てＡＬ−３ｉｌ’１％）合金膜１４をデボし、
配線用リソグラフィーを行い、１５．１４を同時にエツ
チングして完成する（第１図（ｂ））。
〔発明の効果〕
この方法によりＳｌと接触したで１はＴ　ｉ　Ｓ　ｉ。
化し、一部未反応ので１もＴｉＮ化する為、ＡＬ及びＳ
ｌと反応し易い、Ｔｉは、消滅するのセ、従来みられた
ＡＬ−３ｉ−Ｔｉの金属間化合物は、形成されず、基板
の３１もバリア中又は、ＡＬ中に、すわれない為シャン
クシランスパイクは生じない。
又、ＴＩＮは実質的に２層となるのでピンホールもな（
、ＡＬと８１と反応を完全にふせげる。ざらにＡＬ−３
ｉ＝ＴｉＮ＝’Ｉ’ｉＳｉ、間の接触抵抗は非常に低く
、各メタル層の比抵抗も低いことから、トータルとして
信頼性が高く、低抵抗のコンタクト抵抗が得られた。
本実施例では、Ｎｔ中でのランプアニールであったがＮ
Ｈ，中でも、あるいは、レーザーアニールでも、又酸素
の少ない他のアニール方法でも同等の効果が得られる。
Ｔｉ−Ｗ膜においてもＮ。
中でランプアニールすることにより、ＴｉＳｉ。
とＴｉＮＪ＊が形成され本実施例と同等の効果が得られ
た。
【図面の簡単な説明】
第１図（α）、Ｃｂ）は本発明の半導体装置の製造方法
の概略図を示すものであり、第２図は、在米方法による
概略図である。 １・・・・・・・・・シリコン基板 ２・・・・・・・・・ｂｏａｏｓ ３・・・・・・・・・ゲート膜 ４・・・・・・・・・ポリシリコン ５・・・・・・・・・ＷＳｉ。 ６・・・・・・・・・低濃度拡散層 ７・・・・・・・・・サイドウオール ８・・・・・・・・・高濃度拡散層 ９・・・・・・・・・第２フイールド酸化膜１０・・・
・・・Ｔ１ １１・・・・・・ＴｉＮ １２・−・・・ＴｉＳｉ！ １３・・・・・・反応性ＴｉＮ １４・・・・・・ＡＬ−８ｉ 以　　上

Claims (2)

    【特許請求の範囲】
  1. （１）半導体装置の製造方法において、コンタクト孔を
    形成の後、シリサイド膜／メタル膜の積層膜を形成する
    工程と、Ｎ＿２を含む短時間アニール、又は、レーザー
    アニール工程を経て、配線用ＡＬ、又はＡＬ合金膜を形
    成することを特徴とする半導体装置の製造方法。
  2. （２）コンタクト孔を形成後Ｔｉ−Ｗ膜を形成すること
    を特徴とする特許請求の範囲第１項記載の半導体装置の
    製造方法。
JP22770286A 1986-09-26 1986-09-26 半導体装置の製造方法 Pending JPS6384024A (ja)

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