JPH0687501B2 - 半導体装置のゲート電極の製造方法 - Google Patents
半導体装置のゲート電極の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 title claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- 229910008486 TiSix Inorganic materials 0.000 description 13
- 230000004888 barrier function Effects 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明はMOSダイオード、MOSFET等の半導体装置のゲ
ート電極の製造方法に関する。
ート電極の製造方法に関する。
＜従来の技術＞ MOS構造の半導体装置は、その微細化と共に配線材料の
低抵抗化が要望されるようになってきた。一般に配線材
料として使用されるWSix,MoSixは100Ω・cm程度の抵抗
値を示すが、W,Mo等の純金属を用いれば比抵抗は10Ω・
cm前後の値になる。
低抵抗化が要望されるようになってきた。一般に配線材
料として使用されるWSix,MoSixは100Ω・cm程度の抵抗
値を示すが、W,Mo等の純金属を用いれば比抵抗は10Ω・
cm前後の値になる。
従来、このような純金属を用いたゲート電極としては、
第２図（ａ）に示すような、W/n+−ポリSi構造の電極が
ある。しかし、この電極は高温熱処理を行なうと第２図
（ｂ）に示すようにシリサイド反応が起こり、WSixが生
成されるという問題がある。
第２図（ａ）に示すような、W/n+−ポリSi構造の電極が
ある。しかし、この電極は高温熱処理を行なうと第２図
（ｂ）に示すようにシリサイド反応が起こり、WSixが生
成されるという問題がある。
これを防止する対策としてTiNをバリアメタルとして用
いたゲート電極が考えられる。このゲート電極の製造方
法は第３図に示すようにn+−ポリSi膜上にTiをスパッタ
ーリングで堆積した後、N2またはNH3雰囲気の下でRTA
（ランプアニール）で加熱を行ない、さらに、Ｗを堆積
し、高温熱処理を行なうようにしている。しかし、n+−
ポリSi上のTiをRTAで加熱すると、第３図（ｂ）に示す
ように、TiN膜が形成されると同時に、TiSix膜が形成さ
れ、TiN/TiSixの２層膜になる。TiN自身は高いバリア性
を示すが、950〜1000℃の熱処理を行なうと、第３図
（ｃ）に示すように、下層のTiSix膜が凝縮分解して、T
iN膜中にピンホールが形成されて、Ｗとn+−ポリSiとが
反応して、WSixが生成されてしまう。
いたゲート電極が考えられる。このゲート電極の製造方
法は第３図に示すようにn+−ポリSi膜上にTiをスパッタ
ーリングで堆積した後、N2またはNH3雰囲気の下でRTA
（ランプアニール）で加熱を行ない、さらに、Ｗを堆積
し、高温熱処理を行なうようにしている。しかし、n+−
ポリSi上のTiをRTAで加熱すると、第３図（ｂ）に示す
ように、TiN膜が形成されると同時に、TiSix膜が形成さ
れ、TiN/TiSixの２層膜になる。TiN自身は高いバリア性
を示すが、950〜1000℃の熱処理を行なうと、第３図
（ｃ）に示すように、下層のTiSix膜が凝縮分解して、T
iN膜中にピンホールが形成されて、Ｗとn+−ポリSiとが
反応して、WSixが生成されてしまう。
それゆえ、TiSix膜の凝縮分解の影響を少なくするた
め、TiSix膜の厚さを薄くする必要がある。TiSix膜を薄
くするために、Ti膜を薄くして、RTAを行なうと、TiN/T
iSixの膜厚比が増加し、TiSix膜の形成される割合が減
少する。したがって、Ti層を薄くすると、TiN膜自体も
薄くなるが、TiSix膜の形成される割合が大幅に減少す
るために、高いバリア効果が得られる。実際、実験によ
るとTi膜の厚さが80Å程度になるようにスパッタリング
すると、耐熱性のよいゲート電極構造が得られた。
め、TiSix膜の厚さを薄くする必要がある。TiSix膜を薄
くするために、Ti膜を薄くして、RTAを行なうと、TiN/T
iSixの膜厚比が増加し、TiSix膜の形成される割合が減
少する。したがって、Ti層を薄くすると、TiN膜自体も
薄くなるが、TiSix膜の形成される割合が大幅に減少す
るために、高いバリア効果が得られる。実際、実験によ
るとTi膜の厚さが80Å程度になるようにスパッタリング
すると、耐熱性のよいゲート電極構造が得られた。
＜発明が解決しようとする課題＞ 上記従来の方法では、耐熱性を良くするために、80Å程
度のTi膜をスパッタリングで形成しているが、Ti膜を厚
さ80Å程度になるようにスパッタリングで安定制御する
のは極めて困難であり、特に実際の半導体装置における
段差の急峻な所ではこのような80Åの厚さではTi膜が殆
ど形成されないという問題がある。
度のTi膜をスパッタリングで形成しているが、Ti膜を厚
さ80Å程度になるようにスパッタリングで安定制御する
のは極めて困難であり、特に実際の半導体装置における
段差の急峻な所ではこのような80Åの厚さではTi膜が殆
ど形成されないという問題がある。
そこで、この発明の目的は、低抵抗であって、Tiを含む
バリア層が段差部の急峻な所でも形成できる厚さであっ
ても、熱に対して安定であるような半導体装置のゲート
電極の製造方法を提供することにある。
バリア層が段差部の急峻な所でも形成できる厚さであっ
ても、熱に対して安定であるような半導体装置のゲート
電極の製造方法を提供することにある。
＜課題を解決するための手段＞ 上記目的を達成するため、この発明はTi膜の代わりにTi
W膜を用い、このTiW膜の窒化物をバリアとして用いるこ
とにより、Tiの有効膜厚を薄くして、TiSixの生成を抑
制して、バリア効果を上げることを特徴としている。よ
り詳しくは、不純物がドーピングされたポリSi膜上にTi
W膜を膜厚80〜300Åになるように堆積し、このTiW膜をN
H3でアニールして、TiNおよびWN膜を生成し、このTiNお
よびWN膜上にＷ膜を形成することを特徴としている。
W膜を用い、このTiW膜の窒化物をバリアとして用いるこ
とにより、Tiの有効膜厚を薄くして、TiSixの生成を抑
制して、バリア効果を上げることを特徴としている。よ
り詳しくは、不純物がドーピングされたポリSi膜上にTi
W膜を膜厚80〜300Åになるように堆積し、このTiW膜をN
H3でアニールして、TiNおよびWN膜を生成し、このTiNお
よびWN膜上にＷ膜を形成することを特徴としている。
＜作用＞ TiW膜はNH3でアニールされ、TiNおよびWN膜が生成され
る。このとき、TiSixも生成されるが、Tiに代えてTiWを
用いているため、またTiW膜の厚さを300Å以下としてい
るためTiの有効膜厚が薄くて、TiSixの量は微少であ
る。したがって、TiNおよびWN膜は耐熱性が良く、下層
の不純物がドーピングされたポリSi膜と上層のＷ膜とに
対するバリア性が良好である。また、TiW膜の厚さを80
Å以上にしているので、このTiW膜は段差の急峻な所で
もスパッタリング等で形成できる。
る。このとき、TiSixも生成されるが、Tiに代えてTiWを
用いているため、またTiW膜の厚さを300Å以下としてい
るためTiの有効膜厚が薄くて、TiSixの量は微少であ
る。したがって、TiNおよびWN膜は耐熱性が良く、下層
の不純物がドーピングされたポリSi膜と上層のＷ膜とに
対するバリア性が良好である。また、TiW膜の厚さを80
Å以上にしているので、このTiW膜は段差の急峻な所で
もスパッタリング等で形成できる。
＜実施例＞ 以下、この発明を図示の実施例により詳細に説明する。
第１図（ａ）に示すように、SiO2層上のn+−ポリSi膜上
にTiW膜を80〜300Åの厚さにスパッタリングで堆積し、
その後、NH3雰囲気中で900℃でRTAする。そうすると、T
iW膜が窒化されて、第１図（ｂ）に示すように、TiNお
よびWN膜が形成される。このとき、TiSixが形成される
が、Tiに代えてTiWを用いていてTiの有効膜厚が薄いか
ら、TiSixの量はすくなくて、耐熱性には悪い影響はな
い。その後、第１図（ｃ）に示すようにＷ膜を堆積する
と共に、950〜1000℃の高温熱処理を行ない、ゲート電
極を完成する。
にTiW膜を80〜300Åの厚さにスパッタリングで堆積し、
その後、NH3雰囲気中で900℃でRTAする。そうすると、T
iW膜が窒化されて、第１図（ｂ）に示すように、TiNお
よびWN膜が形成される。このとき、TiSixが形成される
が、Tiに代えてTiWを用いていてTiの有効膜厚が薄いか
ら、TiSixの量はすくなくて、耐熱性には悪い影響はな
い。その後、第１図（ｃ）に示すようにＷ膜を堆積する
と共に、950〜1000℃の高温熱処理を行ない、ゲート電
極を完成する。
このように、TiW膜を80〜300Åの厚さにスパッタリング
で堆積するので、このTiW膜は安定に制御でき、段差の
急峻な所でも形成できた。また、TiW膜の窒化物であるT
iNおよびWN膜が下層のn+−ポリSi膜と上層のＷ膜とのバ
リアとして作用する。TiW膜は単なるTi膜に比して、Ti
量が少ないから、その膜厚が80〜300Åと厚くても、TiS
ixの生成量が少なくて、TiNおよびWN膜の耐熱性を損な
うことがない。また、このゲート電極はＷ膜を用いてい
るので、低抵抗である。
で堆積するので、このTiW膜は安定に制御でき、段差の
急峻な所でも形成できた。また、TiW膜の窒化物であるT
iNおよびWN膜が下層のn+−ポリSi膜と上層のＷ膜とのバ
リアとして作用する。TiW膜は単なるTi膜に比して、Ti
量が少ないから、その膜厚が80〜300Åと厚くても、TiS
ixの生成量が少なくて、TiNおよびWN膜の耐熱性を損な
うことがない。また、このゲート電極はＷ膜を用いてい
るので、低抵抗である。
＜発明の効果＞ 以上より明らかなように、この発明によれば、低抵抗で
あって、Tiを含むバリア層が段差の急峻な所でも制御性
よく形成でき、耐熱性の良い半導体装置のゲート電極が
得られる。
あって、Tiを含むバリア層が段差の急峻な所でも制御性
よく形成でき、耐熱性の良い半導体装置のゲート電極が
得られる。
第１図はこの発明の一実施例の製造方法を説明する図、
第2,3図は従来の製造方法を説明する図である。
第2,3図は従来の製造方法を説明する図である。
Claims (1)
- 【請求項１】不純物がドーピングされたポリSi膜上にTi
W膜を膜厚80〜300Åになるように堆積し、このTiW膜をN
H3でアニールして、TiNおよびWN膜を生成し、このTiNお
よびWN膜上にＷ膜を形成する半導体装置のゲート電極の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245745A JPH0687501B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置のゲート電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245745A JPH0687501B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置のゲート電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0294476A JPH0294476A (ja) | 1990-04-05 |
| JPH0687501B2 true JPH0687501B2 (ja) | 1994-11-02 |
Family
ID=17138165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245745A Expired - Lifetime JPH0687501B2 (ja) | 1988-09-29 | 1988-09-29 | 半導体装置のゲート電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687501B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920005242A (ko) * | 1990-08-20 | 1992-03-28 | 김광호 | 게이트-절연체-반도체의 구조를 가지는 트랜지스터의 제조방법 |
| JP2001035808A (ja) | 1999-07-22 | 2001-02-09 | Semiconductor Energy Lab Co Ltd | 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法 |
| JP4651848B2 (ja) * | 2000-07-21 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
| JP4755143B2 (ja) * | 2007-06-05 | 2011-08-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2011077532A (ja) * | 2010-11-10 | 2011-04-14 | Semiconductor Energy Lab Co Ltd | 配線の作製方法 |
| JP2012019237A (ja) * | 2011-10-06 | 2012-01-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1988
- 1988-09-29 JP JP63245745A patent/JPH0687501B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0294476A (ja) | 1990-04-05 |
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Legal Events
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|---|---|---|---|
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