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KR100784106B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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KR100784106B1 KR1020060086826A KR20060086826A KR100784106B1 KR 100784106 B1 KR100784106 B1 KR 100784106B1 KR 1020060086826 A KR1020060086826 A KR 1020060086826A KR 20060086826 A KR20060086826 A KR 20060086826A KR 100784106 B1 KR100784106 B1 KR 100784106B1
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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 층간 절연막에 콘택홀이 형성된 기판 상에 제1 도전막을 형성하고, 열처리 공정으로 제1 도전막을 녹여 콘택홀의 하부를 일부 매립한 후, 동일한 물질에 대한 선택성을 갖는 증착 방식으로 제2 도전막을 증착하여 콘택홀을 완전히 매립하고, 그 상부에 금속 배선을 형성함으로써, 콘택홀 내부를 전도성 물질로 완전하게 매립함과 동시에 화학적 기계적 연마 공정에 대한 부담을 감소시켜 소자의 전기적 특성 및 공정의 신뢰성을 향상시키고, 공정의 재현성을 확보할 수 있다.
콘택, 금속 배선, 알루미늄, 도전막, CVD, PVD

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal layer for semiconductor device}
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 제1 층간 절연막
103 : 라이너 금속막 104 : 금속 배선
104a : 제1 도전막 104b : 제2 도전막
104c : 제3 도전막 105 : 반사 방지막
106 : 제2 층간 절연막
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로 특히, 다마신(damascene) 방식을 적용한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
최근 들어, 반도체 소자의 금속 배선을 형성하는데 다마신 방식이 적용되고 있으며, 구체적으로 다마신 방식을 적용한 금속 배선 형성 공정은 절연막에 트렌치나 콘택홀과 같은 다마신 패턴을 형성한 후 다마신 패턴을 금속 물질로 매립하는 방식으로 진행된다. 한편, 다마신 방식을 적용한 플러그 형성 시 전도성 물질로 텅스텐(W)이 주로 사용되고 있다. 종래에는 텅스텐 플러그를 형성할 경우 집적화가 높아짐에 따라 반도체 소자의 특성상 금속라인(metal line) 간 공간의 협소함으로 인해서 캐패시턴스(capacitance)값을 낮추기가 어렵다.
상기 캐패시턴스 문제를 해결하기 위한 방법으로 연결공정(interconnection)에서 도전막의 두께를 감소시켜 캐패시턴스값을 줄여주는 방법이 있다. 하지만, 얇아진 도전막의 두께로 인하여 저항값이 증가한다.
한편, 도전막의 두께를 감소시켜 캐패시턴스의 값을 낮추면서 저항값의 증가를 최소화 하기 위하여 비저항 특성이 낮은 물질로 연결공정(interconnection process)을 실시해야 하며, 현재 이것을 위한 연구가 계속 되고 있다.
낮은 비저항 특성을 가진 물질로는 구리(Cu)가 있으며, 현재 와이어(wire) 물질로 사용 중인 알루미늄(Al) 등이 있다. 또한, 상기 물질들은 텅스텐을 대체할 물질들로 연구되고 있다. 현재 사용 중인 텅스텐의 경우 비저항은 6 내지 15μΩ㎝이다. 이는 대체 물질인 알루미늄(비저항 2.7 내지 3.0μΩ㎝)보다 높은 비저항 값을 가지고 있다. 따라서, 금속막의 높이를 낮추면서 저항값을 확보하는데 있어서 문제가 되지 않는다.
하지만, 비저항 값이 낮은 전도성 물질로 플러그나 금속 배선을 형성하더라 도 플러그나 금속 배선의 폭이 감소하여 콘택홀 내부를 전도성 물질로 매립하는데 어려움이 있다. 특히 알루미늄으로 플러그를 형성하는 경우, 알루미늄의 매립 특성이 우수하지 못하여 콘택홀 내부에 알루미늄으로 완전히 매립하는데 어려움이 있다. 이것을 해결하기 위하여 화학적기상증착법(이하 CVD)이 적용되기는 하지만, 라인(line)간의 단락을 위한 화학적 기계적 연마 공정(CMP)을 실시하는데 어려움이 있다. 또한, 알루미늄은 녹는점이 낮기 때문에 후속 공정에서 실시되는 열공정에 의해 특성이 변하는 경우가 발생할 수 있어 이를 해결하기 위한 방법이 필요하다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 형성 방법은 층간 절연막에 콘택홀이 형성된 기판 상에 제1 도전막을 형성하고, 열처리 공정으로 제1 도전막을 녹여 콘택홀의 하부를 일부 매립한 후, 동일한 물질에 대한 선택성을 갖는 증착 방식으로 제2 도전막을 증착하여 콘택홀을 완전히 매립하고, 그 상부에 금속 배선을 형성함으로써, 콘택홀 내부를 전도성 물질로 완전하게 매립함과 동시에 화학적 기계적 연마 공정에 대한 부담을 감소시켜 소자의 전기적 특성 및 공정의 신뢰성을 향상시키고, 공정의 재현성을 확보할 수 있다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판 상부에 층간 절연막을 형성하고 소정 영역을 식각하여 콘택홀을 형성하는 단계, 전체구조 상부에 제1 도전막을 형성하는 단계, 제1 도전막이 콘택홀의 하부로 흘러 내려가도록 열처리 공정을 실시하여 콘택홀의 하부를 제1 도전막으로 매립하는 단계, 제1 도전막 상부에 제2 도전막을 형성하는 단계, 제2 도전막 및 층간 절연막 상에 제3 도전막을 형성하는 단계, 제3 도전막을 패터닝하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법으로 이루어진다.
제1 도전막을 형성하기 전에, 콘택홀을 포함한 전체 표면에 라이너 금속막을 형성하는 단계를 더 포함한다.
라이너 금속막은 Ti/TiN으로 형성된다.
제2 도전막을 형성하기 이전에 층간 절연막의 상부에 형성된 라이너 금속막을 제거한다.
제1 내지 제3 도전막은 알루미늄(Al)으로 형성된다.
제1 도전막은 CVD법을 이용하여 150 내지 200Å의 두께로 형성한다.
열처리 공정은 430 내지 450℃의 온도에서 실시한다.
제2 도전막은 100 내지 200Å의 두께로 형성된다.
제3 도전막은 PVD 방법으로 형성한다.
제3 도전막 상에 반사 방지막이 더 형성된다.
반사 방지막은 Ti/TiN으로 형성된다.
반사 방지막은 제3 도전막이 형성된 장비에서 인시추 방식으로 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 단면도이다.
도 1a를 참조하면, 반도체 기판(101) 상부에 제1 층간 절연막(102)을 형성한다. 제1 층간 절연막은(102) 산화막으로 형성한다. 제1 층간 절연막(102) 상부에 콘택(contact) 형성을 위한 하드 마스크막(미도시) 및 감광막(미도시)을 형성하고 사진 및 식각 공정으로 콘택 영역만을 제거하여 감광막 패턴(미도시)을 형성한다. 감광막 패턴(미도시)에 따라 제1 층간 절연막(102)을 반도체 기판(101)이 드러나도록 식각하여 콘택홀(200)을 형성한다.
도 1b를 참조하면, 전체구조 상부 표면을 따라 라이너 금속막(liner metal; 103)을 얇게 형성한다. 라이너 금속막(103)은 Ti/TiN을 사용하여 형성한다.
도 1c를 참조하면, 전체구조 상부에 CVD 방법으로 제1 도전막(104a)을 형성한다. 제1 도전막은 알루미늄(Al)을 이용하여 형성한다. 그러나, 제1 도전막(104a)은 콘택홀의 좁은 폭 때문에 콘택홀 내부에까지 형성되지 못한다. 이로 인해, 제1 도전막(104a)은 제1 층간 절연막(102)의 상부와 콘택홀의 측벽 상부에만 주로 형성된다. 제1 도전막(104a)은 150 내지 200Å의 두께로 형성한다.
도 1d를 참조하면, 열처리 공정을 실시한다. 열처리 공정에 의해 제1 도전막(104a)이 녹으면서 콘택홀(200)의 하부로 흘러들어간다. 열처리는 도전막의 종류에 따라 다르지만 본 발명에서는 알루미늄을 사용하기 때문에 430 내지 450℃의 온도로 실시한다. 콘택홀 하부로 흘러 내려간 제1 도전막(104a)은 라이너 금속막(103)과의 마찰력에 의해 콘택홀 내부에서 가장자리가 높고 중앙이 낮은 형대가 된다. 한편, 제1 도전막(104a)이 콘택홀 내부로 흘러들어감으로써, 콘택홀 상부에 오버행(over-hang) 형태로 증착된 제1 도전막은 사라지고 콘택홀 하부에만 잔류하여 콘택홀의 종횡비(aspect ratio)가 낮아진다.
한편, 콘택홀 내부로 흘러내리지 않고 제1 층간 절연막(102) 상에 제1 도전막(104a)이 일부 잔류할 수도 있으며, 이 경우 제1 층간 절연막(102) 상에 잔류하는 제1 도전막(104a)을 제거하기 위한 식각 공정을 실시할 수도 있다.
도 1e를 참조하면, 식각 공정으로 제1 층간 절연막(102) 상부의 라이너 금속막(103)을 제거하여 제1 층간 절연막(102)의 상부 표면을 노출시킨다. 라이너 금속막(103)은 전도성 물질로 형성되므로 후속 공정에서 금속 배선을 형성하면 라이너 금속막(103)에 의해 금속 배선들이 전기적으로 연결된다. 따라서, 금속 배선 형성 전에 제1 층간 절연막(102) 상부의 라이너 금속막(103)을 제거하는 것이 바람직하다. 한편, 라이너 금속막(103)의 식각 공정에 의하여 콘택 하부에 형성된 제1 도전막(104a)의 손실이 발생된다.
도 1f를 참조하면, 콘택홀 내부를 제2 도전막(104b)으로 완전히 매립한다. 이때, CVD법의 선택성(selectivity)을 이용하여 제2 도전막(104b)을 형성하면, 동 일한 물질로 이루어진 제1 도전막(104a) 상에만 제2 도전막(104b)이 선택적으로 형성되어, 콘택홀 내부를 제2 도전막(104b)으로 완전히 매립할 수 있다. 즉, 제1 도전막(104a)이 제2 도전막(104b)의 시드층 역할을 하게 된다. 제1 및 제2 도전막(104a 및 104b)은 콘택 플러그의 역할을 한다. 이러한 방법은 PVD 방법으로 도전막을 형성하는 경우 콘택홀을 도전막으로 완전히 매립하기 어려운 갭필(gap-fill) 특성을 보완해 준다. 제2 도전막(104b)은 약 100 내지 200Å의 두께로 형성한다.
한편, 제2 도전막(104b)은 제1 층간 절연막(102) 상에도 형성될 수 있으므로, 콘택홀을 제2 도전막(104b)으로 매립한 후 화학적 기계적 연마 공정으로 제1 층간 절연막(102) 상부에 형성된 제2 도전막(미도시)을 제거할 수도 있다. 이때, 층간 절연막 상에 제2 도전막(104b)이 형성되더라도 아주 얇은 두께로 형성되기 때문에 화학적 기계적 연마 공정을 실시하는데 어려움이 없다.
도 1g를 참조하면, 제2 도전막(104b)을 포함한 전체구조 상부에 제3 도전막(104c)을 형성한다. 제3 도전막(104c)은 알루미늄을 사용하여 PVD 방법으로 형성할 수 있다. PVD 방법으로 제3 도전막(104c)을 형성할 경우 냉각 증착 단계(cold deposition step)를 제외한 고온 증착 단계(hot deposition step)로 제3 도전막(104c)을 형성한다. PVD 공정 중 고온 증착 단계는 430 내지 450℃의 온도에서 실시한다. 이어서, 금속 배선(104) 상부에 반사 방지막(105)을 형성한다. 반사 방지막(105)은 Ti/TiN으로 형성하며, 제3 도전막(104c)이 형성된 장비에서 인시추(in-situ)방식으로 형성할 수 있다.
도 1h를 참조하면, 반사 방지막 상부에 배선 형성을 위한 감광제(미도시)를 도포한 후 노광 공정을 수행한다. 노광 공정을 통하여 라인(line)이 형성되는 부분을 제외한 나머지 부분의 감광제(미도시)를 제거하여 감광제 패턴(미도시)을 형성한다. 감광제 패턴(미도시)을 식각 마스크로 사용하는 식각 공정을 실시하여 반사 방지막 및 제3 도전막을 식각한다. 이로써, 금속 배선(104)이 형성된다.
도 1i를 참조하면, 전체구조 상부에 제2 층간 절연막(106)을 형성한다. 제2 층간 절연막(106)은 산화막으로 형성할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기 기술한 반도체 소자의 금속 배선 형성 방법에 의한 효과는 다음과 같다.
첫째, 좁은 선폭에서도 갭필을 용이하게 할 수 있다.
둘째, 라이너 및 반사 방지막으로 사용하는 Ti/TiN막을 제2 도전막 상에만 형성하므로 Ti/TiN막의 량을 줄일 수 있어 저항 특성에 방해가 되는 TiAl3 형성을 억제하여 낮은 비저항 값을 확보할 수 있다.
셋째, 경계면 간의 저항을 줄일 수 있다.
넷째, 선폭이 줄어들더라도 저항값이 증가하는 것을 방지하여 RC 지연시간의 증가를 억제하여 동작 속도가 감소하는 것을 방지하고 전력 소모를 줄일 수 있다.

Claims (12)

  1. 반도체 기판 상부에 층간 절연막을 형성하고 소정 영역을 식각하여 콘택홀을 형성하는 단계;
    상기 전체구조 상부에 제1 도전막을 형성하는 단계;
    상기 제1 도전막이 상기 콘택홀의 하부로 흘러 내려가도록 열처리 공정을 실시하여 상기 콘택홀의 하부를 상기 제1 도전막으로 매립하는 단계;
    상기 제1 도전막 상부에 제2 도전막을 형성하는 단계;
    상기 제2 도전막 및 상기 층간 절연막 상에 제3 도전막을 형성하는 단계; 및
    상기 제3 도전막을 패터닝하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 제1 도전막을 형성하기 전에,
    상기 콘택홀을 포함한 전체 표면에 라이너 금속막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 라이너 금속막은 Ti/TiN으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 2 항에 있어서,
    상기 제2 도전막을 형성하기 이전에 상기 층간 절연막의 상부에 형성된 상기 라이너 금속막을 제거하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 내지 제3 도전막은 알루미늄(Al)으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 도전막은 CVD법을 이용하여 150Å 내지 200Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 열처리 공정은 430℃ 내지 450℃의 온도에서 실시하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1항에 있어서,
    상기 제2 도전막은 100Å 내지 200Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 1 항에 있어서,
    상기 제3 도전막은 PVD 방법으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  10. 제 1 항에 있어서,
    상기 제3 도전막 상에 반사 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  11. 제 10 항에 있어서,
    상기 반사 방지막은 Ti/TiN으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  12. 제 10 항에 있어서,
    상기 반사 방지막은 상기 제3 도전막을 형성한 후에 인시추 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910017611A (ko) * 1990-03-07 1991-11-05 문정환 메탈 리큐드의 홀 필링을 이용한 집적회로의 배선 형성방법
KR20030002787A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 금속 플러그 형성방법
KR20060071231A (ko) * 2004-12-21 2006-06-26 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2841976B2 (ja) * 1990-11-28 1998-12-24 日本電気株式会社 半導体装置およびその製造方法
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
JP2990870B2 (ja) * 1991-07-18 1999-12-13 松下電器産業株式会社 半導体集積回路装置及びその製造方法
KR950000108B1 (ko) 1991-12-18 1995-01-09 금성일렉트론 주식회사 다층 금속 배선방법
KR100320364B1 (ko) * 1993-03-23 2002-04-22 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 금속배선및그의형성방법
KR970003896B1 (en) 1993-10-06 1997-03-22 Lg Semicon Co Ltd Method of forming the multilaying wiring on the semiconductor device
JP3254997B2 (ja) * 1995-12-25 2002-02-12 ソニー株式会社 プラズマｃｖｄ方法、およびこれにより形成された金属膜を有する半導体装置
US5646063A (en) * 1996-03-28 1997-07-08 Advanced Micro Devices, Inc. Hybrid of local oxidation of silicon isolation and trench isolation for a semiconductor device
US5702977A (en) * 1997-03-03 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer
TW322619B (en) * 1997-04-15 1997-12-11 Winbond Electronics Corp The method for forming trench isolation
US5728621A (en) * 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation
US5880007A (en) * 1997-09-30 1999-03-09 Siemens Aktiengesellschaft Planarization of a non-conformal device layer in semiconductor fabrication
US5928959A (en) * 1997-09-30 1999-07-27 Siemens Aktiengesellschaft Dishing resistance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910017611A (ko) * 1990-03-07 1991-11-05 문정환 메탈 리큐드의 홀 필링을 이용한 집적회로의 배선 형성방법
KR20030002787A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 금속 플러그 형성방법
KR20060071231A (ko) * 2004-12-21 2006-06-26 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법

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