JPH07135188A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07135188A JPH07135188A JP5282198A JP28219893A JPH07135188A JP H07135188 A JPH07135188 A JP H07135188A JP 5282198 A JP5282198 A JP 5282198A JP 28219893 A JP28219893 A JP 28219893A JP H07135188 A JPH07135188 A JP H07135188A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- buried electrode
- electrode layer
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 本発明はプラグ材の成長時間が十分に確保で
き、かつ良好な埋め込み電極が形成できる、タングステ
ン等の埋め込み電極を有する半導体装置とその製造方法
を提供することを目的とする。 【構成】 ヴィアホール１０を形成する際、第１の導電
層３の表面も露出させ、第１の導電層３の表面にタング
ステン等の金属を成長させて埋め込み電極層５を形成す
る。
き、かつ良好な埋め込み電極が形成できる、タングステ
ン等の埋め込み電極を有する半導体装置とその製造方法
を提供することを目的とする。 【構成】 ヴィアホール１０を形成する際、第１の導電
層３の表面も露出させ、第１の導電層３の表面にタング
ステン等の金属を成長させて埋め込み電極層５を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関するもので、特に高融点金属の選択ＣＶＤによ
る埋め込み電極の構造及び形成方法に関する。
方法に関するもので、特に高融点金属の選択ＣＶＤによ
る埋め込み電極の構造及び形成方法に関する。
【０００２】
【従来の技術】ＵＬＳＩの高集積化に伴い、層間接続孔
（以下、「ヴィアホール」という）はますます微細化し
ていき、アスペクト比が１以上のヴィアホールが大半を
占めるようになってきた。
（以下、「ヴィアホール」という）はますます微細化し
ていき、アスペクト比が１以上のヴィアホールが大半を
占めるようになってきた。
【０００３】従来のスパッタリングによる配線層形成で
はヴィアホール内部のカバレッジが悪く、信頼性を確保
することが難しい。そこで、ヴィアホール内を導電材で
埋め込む技術、特に、高融点金属であるタングステンを
材料とする選択ＣＶＤが開発されている。
はヴィアホール内部のカバレッジが悪く、信頼性を確保
することが難しい。そこで、ヴィアホール内を導電材で
埋め込む技術、特に、高融点金属であるタングステンを
材料とする選択ＣＶＤが開発されている。
【０００４】従来のタングステンの選択ＣＶＤによる埋
め込み電極の形成方法については、特開平３―１１６９
３２号公報に開示されているが、図１４と図１５とを用
いて説明すると、まず、図１４に示すように半導体基板
１０１上に絶縁層１０２ａを形成し、その内部に、外部
を窒化チタンである第２の導電層１０４で覆われた、銅
からなる第１の導電層１０３を形成する。次に、第１の
導電層１０３を含む絶縁層１０２ａ上に絶縁膜１０２ｂ
を形成した後、リソグラフィ法により絶縁膜１０２ｂに
配線金属層１０３表面が露出するようにヴィアホール１
１０を形成する。
め込み電極の形成方法については、特開平３―１１６９
３２号公報に開示されているが、図１４と図１５とを用
いて説明すると、まず、図１４に示すように半導体基板
１０１上に絶縁層１０２ａを形成し、その内部に、外部
を窒化チタンである第２の導電層１０４で覆われた、銅
からなる第１の導電層１０３を形成する。次に、第１の
導電層１０３を含む絶縁層１０２ａ上に絶縁膜１０２ｂ
を形成した後、リソグラフィ法により絶縁膜１０２ｂに
配線金属層１０３表面が露出するようにヴィアホール１
１０を形成する。
【０００５】次に、図１５に示すように、ヴィアホール
１１０中にタングステンなどの材料を、反応性ガスとし
てＷＦ6 ＋ＳｉＨ4 を用いた減圧ＣＶＤ法によりヴィア
ホール１１０の上部まで選択的に成長させ、埋め込み電
極層１０５とした後、第１の導電層１０３、第２の導電
層１０４を形成したと同様の工程により第２層目の第１
の導電層１１３、第２の導電層１１４を形成する。
１１０中にタングステンなどの材料を、反応性ガスとし
てＷＦ6 ＋ＳｉＨ4 を用いた減圧ＣＶＤ法によりヴィア
ホール１１０の上部まで選択的に成長させ、埋め込み電
極層１０５とした後、第１の導電層１０３、第２の導電
層１０４を形成したと同様の工程により第２層目の第１
の導電層１１３、第２の導電層１１４を形成する。
【０００６】
【発明が解決しようとする課題】ところで、タングステ
ンは、アルミニウムや銅、銀或いはこれらの合金の表面
では速く成長する。反対に、窒化チタンやニオブ或いは
高融点金属或いはその合金などの表面ではタングステン
の成長は遅い。よって、窒化チタンやニオブ或いは高融
点金属或いはその合金で形成された第２の導電層１０４
上での埋め込み電極層１０５成長の待機時間はアルミニ
ウムや銅、銀或いはこれらの合金で形成された第１の導
電層上のそれに比べて遅い。そのため、第２の導電層上
で埋め込み電極層１０５の材料であるタングステンを成
長させた場合、ある一定時間に堆積されるタングステン
の層厚は比較的薄くなってしまう。ところが、ヴィアホ
ール１１０に対して十分な層厚の埋め込み電極層１０５
を堆積するために埋め込み電極層１０５の堆積時間を安
易に長くすると、ヴィアホール１１０中に堆積される埋
め込み電極層の層厚は増加するものの、絶縁膜１０２ｂ
上でもタングステンの成長が開始するという事態が生じ
る。これを選択性の崩れと呼んでいる。タングステンの
選択性の崩れが生じた場合、配線間の電気的短絡を招く
という事態が生じる。また、このような事態を避けるた
めに、絶縁膜１０２ｂ上に成長したタングステンを除去
する工程を付加しなくてはならず、大幅に製造工程を増
加することが避けられないという問題が生じる。
ンは、アルミニウムや銅、銀或いはこれらの合金の表面
では速く成長する。反対に、窒化チタンやニオブ或いは
高融点金属或いはその合金などの表面ではタングステン
の成長は遅い。よって、窒化チタンやニオブ或いは高融
点金属或いはその合金で形成された第２の導電層１０４
上での埋め込み電極層１０５成長の待機時間はアルミニ
ウムや銅、銀或いはこれらの合金で形成された第１の導
電層上のそれに比べて遅い。そのため、第２の導電層上
で埋め込み電極層１０５の材料であるタングステンを成
長させた場合、ある一定時間に堆積されるタングステン
の層厚は比較的薄くなってしまう。ところが、ヴィアホ
ール１１０に対して十分な層厚の埋め込み電極層１０５
を堆積するために埋め込み電極層１０５の堆積時間を安
易に長くすると、ヴィアホール１１０中に堆積される埋
め込み電極層の層厚は増加するものの、絶縁膜１０２ｂ
上でもタングステンの成長が開始するという事態が生じ
る。これを選択性の崩れと呼んでいる。タングステンの
選択性の崩れが生じた場合、配線間の電気的短絡を招く
という事態が生じる。また、このような事態を避けるた
めに、絶縁膜１０２ｂ上に成長したタングステンを除去
する工程を付加しなくてはならず、大幅に製造工程を増
加することが避けられないという問題が生じる。
【０００７】本発明は埋め込み電極層の成長時間が十分
に確保でき、かつ良好な埋め込み電極層が形成できる、
タングステン等の埋め込み電極を有する半導体装置とそ
の製造方法を提供するものである。
に確保でき、かつ良好な埋め込み電極層が形成できる、
タングステン等の埋め込み電極を有する半導体装置とそ
の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法では、半導体基板上
の絶縁層中に、少なくともその上面を第２の導電層で被
覆された第１の導電層を形成する工程と、前記第１の導
電層の上面を少なくとも一部露出するように前記絶縁層
に層間接続孔を形成する工程と、前記第１の導電層表面
を覆うようにして埋め込み電極層を形成する工程とを具
備することを特徴としている。本発明では前記第１の導
電層の材料は銅、銀、アルミニウム或いはこれらのうち
少なくとも１つを含む合金、前記第２の導電層の材料は
高融点金属或いは合金、或いは窒化チタン或いはニオブ
であることを特徴としている。
に、本発明の半導体装置の製造方法では、半導体基板上
の絶縁層中に、少なくともその上面を第２の導電層で被
覆された第１の導電層を形成する工程と、前記第１の導
電層の上面を少なくとも一部露出するように前記絶縁層
に層間接続孔を形成する工程と、前記第１の導電層表面
を覆うようにして埋め込み電極層を形成する工程とを具
備することを特徴としている。本発明では前記第１の導
電層の材料は銅、銀、アルミニウム或いはこれらのうち
少なくとも１つを含む合金、前記第２の導電層の材料は
高融点金属或いは合金、或いは窒化チタン或いはニオブ
であることを特徴としている。
【０００９】また、前記第１の導電層上での埋め込み電
極層の材料の堆積待機時間ｔ1 と、前記第２の導電層上
での埋め込み電極層の材料の堆積待機時間ｔ2 とがｔ1
＞ｔ2 なる関係を有することを特徴とする。
極層の材料の堆積待機時間ｔ1 と、前記第２の導電層上
での埋め込み電極層の材料の堆積待機時間ｔ2 とがｔ1
＞ｔ2 なる関係を有することを特徴とする。
【００１０】
【作用】本発明によれば、コンタクトホール１０の底面
に第２の導電層４ｂのプラグ材の選択成長速度よりも速
いプラグ材の選択成長速度を持つ第１の導電層３が露出
しているので、第２の導電層４ｂ上での成長よりも第１
の導電層３上での成長の方がずっと早く成長を開始す
る。よって、絶縁層表面での埋め込み電極層の材料の選
択性の崩れを生じるまでの間により厚い埋め込み電極層
の材料の堆積が可能となる。また、埋め込み電極層形成
までに埋め込み電極層の材料が絶縁層表面に成長するこ
とがなく、配線のショートを起こすことがない。
に第２の導電層４ｂのプラグ材の選択成長速度よりも速
いプラグ材の選択成長速度を持つ第１の導電層３が露出
しているので、第２の導電層４ｂ上での成長よりも第１
の導電層３上での成長の方がずっと早く成長を開始す
る。よって、絶縁層表面での埋め込み電極層の材料の選
択性の崩れを生じるまでの間により厚い埋め込み電極層
の材料の堆積が可能となる。また、埋め込み電極層形成
までに埋め込み電極層の材料が絶縁層表面に成長するこ
とがなく、配線のショートを起こすことがない。
【００１１】
【実施例】本発明の第１の実施例である半導体装置の製
造方法について図１から図１０までを用いて説明する。
まず、図１に示すように、半導体基板１上面に酸化シリ
コンなどを材料とする絶縁層２ａを５００℃、３０〜２
５０Ｐａの減圧雰囲気中にて化学気相成長（ＣＶＤ）法
にて形成する。この他にもＬＰ(low-pressure)―ＣＶＤ
法によるＴＥＯＳ(tetraethoxysilane) の熱分解、ジク
ロロシランと酸化二窒素との混合ガスによるＬＰ―ＣＶ
Ｄであってもよい。この絶縁層２ａの層厚は次工程で形
成する開口１５の深さより厚ければ良い。次に、リソグ
ラフィ工程にて、開口１５形成領域に幅が１．２μｍと
なるようにレジストをパターニングする。このときのレ
ジスト厚は酸化シリコンとの選択比により適宜決めれば
良い。例えば、選択比が２であればレジスト厚は絶縁層
２ａの層厚の半分以上であれば良いわけである。その
後、レジストをマスクにして酸化シリコン２ａをソース
ガスＣＦ4 ＋Ｏ2 である反応性イオンエッチング（ＲＩ
Ｅ）により幅１．２μｍとなるように開口１５を形成す
る。
造方法について図１から図１０までを用いて説明する。
まず、図１に示すように、半導体基板１上面に酸化シリ
コンなどを材料とする絶縁層２ａを５００℃、３０〜２
５０Ｐａの減圧雰囲気中にて化学気相成長（ＣＶＤ）法
にて形成する。この他にもＬＰ(low-pressure)―ＣＶＤ
法によるＴＥＯＳ(tetraethoxysilane) の熱分解、ジク
ロロシランと酸化二窒素との混合ガスによるＬＰ―ＣＶ
Ｄであってもよい。この絶縁層２ａの層厚は次工程で形
成する開口１５の深さより厚ければ良い。次に、リソグ
ラフィ工程にて、開口１５形成領域に幅が１．２μｍと
なるようにレジストをパターニングする。このときのレ
ジスト厚は酸化シリコンとの選択比により適宜決めれば
良い。例えば、選択比が２であればレジスト厚は絶縁層
２ａの層厚の半分以上であれば良いわけである。その
後、レジストをマスクにして酸化シリコン２ａをソース
ガスＣＦ4 ＋Ｏ2 である反応性イオンエッチング（ＲＩ
Ｅ）により幅１．２μｍとなるように開口１５を形成す
る。
【００１２】絶縁層２ａ開口後、図２に示すように窒化
チタン（ＴｉＮ）を３０〜２５０Ｐａの減圧雰囲気中に
てＣＶＤ法により３００オングストロームの層厚となる
ように絶縁層２ａ上に堆積し、４５０℃で３０分程度ア
ニールして第２の導電層４ａを形成する。ＴｉＮ堆積に
は上記の他、１Ｐａ程度のアルゴン雰囲気中でのスパッ
タによってもよい。
チタン（ＴｉＮ）を３０〜２５０Ｐａの減圧雰囲気中に
てＣＶＤ法により３００オングストロームの層厚となる
ように絶縁層２ａ上に堆積し、４５０℃で３０分程度ア
ニールして第２の導電層４ａを形成する。ＴｉＮ堆積に
は上記の他、１Ｐａ程度のアルゴン雰囲気中でのスパッ
タによってもよい。
【００１３】第２の導電層４ａ形成後、図３に示すよう
に、１Ｐａ程度のアルゴン雰囲気中でのスパッタによ
り、第２の導電層４ａ上に銅を堆積し、第１の導電層３
ａとする。この時、絶縁層２ａの開口部以外の第１の導
電層３ａの層厚は、スパッタのステップカバレッジの悪
さから、絶縁層２ａの開口部の第１の導電層３ａの層厚
の約５分の１となる。
に、１Ｐａ程度のアルゴン雰囲気中でのスパッタによ
り、第２の導電層４ａ上に銅を堆積し、第１の導電層３
ａとする。この時、絶縁層２ａの開口部以外の第１の導
電層３ａの層厚は、スパッタのステップカバレッジの悪
さから、絶縁層２ａの開口部の第１の導電層３ａの層厚
の約５分の１となる。
【００１４】第１の導電層３ａ形成後、図４に示すよう
に絶縁層２ａの表面が見えるまで第１の導電層３ａをＡ
ｒ+ やＸｅ+ などの不活性ガスのスパッタによりエッチ
バックし、第１の導電層３を形成する。この工程により
絶縁層２ａを含む第１の導電層３上は平坦になる。
に絶縁層２ａの表面が見えるまで第１の導電層３ａをＡ
ｒ+ やＸｅ+ などの不活性ガスのスパッタによりエッチ
バックし、第１の導電層３を形成する。この工程により
絶縁層２ａを含む第１の導電層３上は平坦になる。
【００１５】このエッチバック後、図５に示すように第
１の導電層３上にタングステンを３００オングストロー
ム選択成長させる。タングステンの選択成長は前述した
通り、イオン化エネルギーの大きな材料、ここでは第１
の導電層３の材料である銅の表面上で最も速く、絶縁層
２ａの表面上で最も遅い。そのため図示したようにタン
グステンが第１の導電層３の表面を被覆した形状にな
る。これを第２の導電層４ｂとする。第２の導電層４ｂ
の材料はここではタングステンとしているが、第２の導
電層４ａと同じＴｉＮであってもよい。
１の導電層３上にタングステンを３００オングストロー
ム選択成長させる。タングステンの選択成長は前述した
通り、イオン化エネルギーの大きな材料、ここでは第１
の導電層３の材料である銅の表面上で最も速く、絶縁層
２ａの表面上で最も遅い。そのため図示したようにタン
グステンが第１の導電層３の表面を被覆した形状にな
る。これを第２の導電層４ｂとする。第２の導電層４ｂ
の材料はここではタングステンとしているが、第２の導
電層４ａと同じＴｉＮであってもよい。
【００１６】上記エッチング後、図６に示すように、絶
縁層２ａ、第２の導電層４上に酸化シリコンを、絶縁層
２ａ形成の工程と同一の条件で１．４μｍの厚さに形成
し、絶縁層２ｂとする。このとき、絶縁層２ｂ表面は下
地の形状を反映して多少の段差が生じるが、この段差は
酸化シリコンと同等の選択性を持つレジストを絶縁層２
ｂ上に形成し、エッチバックすることで除去される。
縁層２ａ、第２の導電層４上に酸化シリコンを、絶縁層
２ａ形成の工程と同一の条件で１．４μｍの厚さに形成
し、絶縁層２ｂとする。このとき、絶縁層２ｂ表面は下
地の形状を反映して多少の段差が生じるが、この段差は
酸化シリコンと同等の選択性を持つレジストを絶縁層２
ｂ上に形成し、エッチバックすることで除去される。
【００１７】絶縁層２ｂ形成後、図７に示すように、リ
ソグラフィ工程によって、絶縁層２ｂ上にレジストで形
成されたマスクを用いて、第１の導電層３の上部に対応
する絶縁層２ｂ、第２の導電層４ｂをエッチングガスＣ
4 Ｆ8 のＲＩＥにより径０．９μｍの大きさに開口し、
ヴィアホール１０を形成する。このとき、絶縁層２ｂを
エッチングしていくと、第２の導電層４ｂの表面が現れ
るが、この第２の導電層４ｂをエッチングする方法とし
ては単に絶縁層２ｂをエッチングする時間を延長する方
法が適当である。酸化シリコンのエッチングガス（エッ
チャント）はタングステン、ＴｉＮに対しては酸化シリ
コンに比べ、遅いエッチング速度を与えるが、エッチン
グ時間を長くすればタングステン、ＴｉＮを除去するこ
とが可能である。その他、酸化シリコンとタングステ
ン、ＴｉＮ間のエッチング速度の差が小さくなるような
エッチャント、エッチング時の圧力や温度等、エッチン
グ条件の選択をしてもよい。
ソグラフィ工程によって、絶縁層２ｂ上にレジストで形
成されたマスクを用いて、第１の導電層３の上部に対応
する絶縁層２ｂ、第２の導電層４ｂをエッチングガスＣ
4 Ｆ8 のＲＩＥにより径０．９μｍの大きさに開口し、
ヴィアホール１０を形成する。このとき、絶縁層２ｂを
エッチングしていくと、第２の導電層４ｂの表面が現れ
るが、この第２の導電層４ｂをエッチングする方法とし
ては単に絶縁層２ｂをエッチングする時間を延長する方
法が適当である。酸化シリコンのエッチングガス（エッ
チャント）はタングステン、ＴｉＮに対しては酸化シリ
コンに比べ、遅いエッチング速度を与えるが、エッチン
グ時間を長くすればタングステン、ＴｉＮを除去するこ
とが可能である。その他、酸化シリコンとタングステ
ン、ＴｉＮ間のエッチング速度の差が小さくなるような
エッチャント、エッチング時の圧力や温度等、エッチン
グ条件の選択をしてもよい。
【００１８】ヴィアホール１０形成後、図８に示すよう
に３０〜２５０ＰａのＷＦ6 とＳｉＨ4 の混合ガス雰囲
気中でＬＰ−ＣＶＤによりタングステンをヴィアホール
１０中に形成し、５００℃程度でアニールすることで埋
め込み電極層５を形成する。
に３０〜２５０ＰａのＷＦ6 とＳｉＨ4 の混合ガス雰囲
気中でＬＰ−ＣＶＤによりタングステンをヴィアホール
１０中に形成し、５００℃程度でアニールすることで埋
め込み電極層５を形成する。
【００１９】埋め込み電極層５形成後、絶縁層２ｂ、埋
め込み電極層５上に酸化シリコンを堆積し、導電層用の
溝を形成し、第２層目の第１の導電層１３、第２の導電
層１４ａ、１４ｂを形成する。この状態を示すのが図１
０である。
め込み電極層５上に酸化シリコンを堆積し、導電層用の
溝を形成し、第２層目の第１の導電層１３、第２の導電
層１４ａ、１４ｂを形成する。この状態を示すのが図１
０である。
【００２０】以上、本発明の第１の実施例の製造方法に
おいては、タングステン成長の待機時間が最も短い銅で
形成された第１の導電層３がヴィアホール１０の底面に
露出しているので、選択性の崩れやプラグ材の埋め込み
形状の崩れが発生することがなく、良好な埋め込み形状
及び良好な電気的特性を持った埋め込み電極層が形成さ
れる。
おいては、タングステン成長の待機時間が最も短い銅で
形成された第１の導電層３がヴィアホール１０の底面に
露出しているので、選択性の崩れやプラグ材の埋め込み
形状の崩れが発生することがなく、良好な埋め込み形状
及び良好な電気的特性を持った埋め込み電極層が形成さ
れる。
【００２１】次に本発明の第２の実施例である半導体装
置の製造方法について図１０から図１３を用いて説明す
る。本実施例では第１の導電層としてアルミニウムを用
いるが、第１の実施例との違いは、第１の導電層の表面
すべてを必ずしも第２の導電層で被覆する必要はないと
いうことである。ただし、第１の導電層の上面だけは、
リソグラフィ工程に対する悪影響を防止するため反射防
止膜としての第２の導電層で被覆する必要がある。
置の製造方法について図１０から図１３を用いて説明す
る。本実施例では第１の導電層としてアルミニウムを用
いるが、第１の実施例との違いは、第１の導電層の表面
すべてを必ずしも第２の導電層で被覆する必要はないと
いうことである。ただし、第１の導電層の上面だけは、
リソグラフィ工程に対する悪影響を防止するため反射防
止膜としての第２の導電層で被覆する必要がある。
【００２２】まず、図１０に示すように、半導体基板１
上面に酸化シリコンなどを材料とする絶縁層２ａを５０
０℃、３０〜２５０Ｐａの減圧雰囲気中にて化学気相成
長（ＣＶＤ）法にて形成する。この他にもＬＰ(low-pre
ssure)―ＣＶＤ法によるＴＥＯＳ(tetraethoxysilane)
の熱分解、ジクロロシランと酸化二窒素との混合ガスに
よるＬＰ―ＣＶＤであってもよい。さらに続けて、絶縁
層２ａ上に、１Ｐａ程度のアルゴン雰囲気中でのスパッ
タによりチタンを３００オングストローム、窒化チタン
を７００オングストローム、不純物として０．５％の
銅、０．４％のシリコンを含有するアルミニウム、そし
て窒化チタンを３００オングストローム堆積し、チタン
層６ａ、第２の導電層４ａ、第１の導電層３ａ、第２の
導電層４ｂを形成する。このとき、スパッタ条件は変え
る必要がなく、この一連の工程を同一のスパッタ装置で
行うことができる。
上面に酸化シリコンなどを材料とする絶縁層２ａを５０
０℃、３０〜２５０Ｐａの減圧雰囲気中にて化学気相成
長（ＣＶＤ）法にて形成する。この他にもＬＰ(low-pre
ssure)―ＣＶＤ法によるＴＥＯＳ(tetraethoxysilane)
の熱分解、ジクロロシランと酸化二窒素との混合ガスに
よるＬＰ―ＣＶＤであってもよい。さらに続けて、絶縁
層２ａ上に、１Ｐａ程度のアルゴン雰囲気中でのスパッ
タによりチタンを３００オングストローム、窒化チタン
を７００オングストローム、不純物として０．５％の
銅、０．４％のシリコンを含有するアルミニウム、そし
て窒化チタンを３００オングストローム堆積し、チタン
層６ａ、第２の導電層４ａ、第１の導電層３ａ、第２の
導電層４ｂを形成する。このとき、スパッタ条件は変え
る必要がなく、この一連の工程を同一のスパッタ装置で
行うことができる。
【００２３】第２の導電層４ｂ形成後、図１１に示すよ
うにリソグラフィ工程にて、導電層形成部分に幅が１．
２μｍとなるようにレジストをパターニングする。この
ときのレジスト厚は次工程においてスパッタエッチング
を行うために、厚めに形成しておく必要がある。パター
ニング後、前工程と同じスパッタ装置を用いて、今度は
電圧を逆バイアスにかけて絶縁層２ａの表面が見えると
ころまでスパッタリングを行うことによりパターニング
されたチタン層６、第２の導電層４ａ、第１の導電層
３、第２の導電層４ｂを形成する。チタン層６ａ、第２
の導電層４ａ、第１の導電層３ａ、第２の導電層４ｂの
パターニングは上記スパッタリングの他に、エッチング
ガスとしてＣＣｌ4 、ＣＣｌ4 とＣｌ2 の混合ガス、Ｂ
Ｃｌ3 、ＢＣｌ3 とＣｌ2 の混合ガスを用いたＲＩＥで
形成しても良い。
うにリソグラフィ工程にて、導電層形成部分に幅が１．
２μｍとなるようにレジストをパターニングする。この
ときのレジスト厚は次工程においてスパッタエッチング
を行うために、厚めに形成しておく必要がある。パター
ニング後、前工程と同じスパッタ装置を用いて、今度は
電圧を逆バイアスにかけて絶縁層２ａの表面が見えると
ころまでスパッタリングを行うことによりパターニング
されたチタン層６、第２の導電層４ａ、第１の導電層
３、第２の導電層４ｂを形成する。チタン層６ａ、第２
の導電層４ａ、第１の導電層３ａ、第２の導電層４ｂの
パターニングは上記スパッタリングの他に、エッチング
ガスとしてＣＣｌ4 、ＣＣｌ4 とＣｌ2 の混合ガス、Ｂ
Ｃｌ3 、ＢＣｌ3 とＣｌ2 の混合ガスを用いたＲＩＥで
形成しても良い。
【００２４】上記パターニング後、図１２に示すよう
に、絶縁層２ａ、第２の導電層４ｂ表面に酸化シリコン
を、絶縁層２ａ形成の工程と同一の条件で形成し、絶縁
層２ｂとする。このとき、絶縁層２ｂ表面は下地の形状
を反映して段差が生じるが、この段差は酸化シリコンと
同等の選択性を持つレジストを絶縁層２ｂ上に形成し、
エッチバックすることで除去される。
に、絶縁層２ａ、第２の導電層４ｂ表面に酸化シリコン
を、絶縁層２ａ形成の工程と同一の条件で形成し、絶縁
層２ｂとする。このとき、絶縁層２ｂ表面は下地の形状
を反映して段差が生じるが、この段差は酸化シリコンと
同等の選択性を持つレジストを絶縁層２ｂ上に形成し、
エッチバックすることで除去される。
【００２５】絶縁層２ｂ形成後、図１３に示すように、
リソグラフィ工程によって、絶縁層２ｂ上にレジストで
形成されたマスクを用いて、第１の導電層３の上部に対
応する絶縁層２ｂ、第２の導電層４ｂをエッチングガス
Ｃ4 Ｆ8 のＲＩＥにより径０．９μｍの大きさに開口
し、ヴィアホール１０を形成する。このとき、絶縁層２
ｂをエッチングしていくと、第２の導電層４ｂの表面が
現れるが、この第２の導電層４ｂをエッチングする方法
としては単に絶縁層２ｂをエッチングする時間を延長す
る方法である。酸化シリコンのエッチングガス（エッチ
ャント）はＴｉＮに対しては酸化シリコンに比べ、遅い
エッチング速度を与えるが、エッチング時間を長くすれ
ばＴｉＮを除去することが可能である。その他、酸化シ
リコンとＴｉＮ間のエッチング速度の差が小さくなるよ
うなエッチャント、エッチング時の圧力や温度等、エッ
チング条件の選択をしてもよい。
リソグラフィ工程によって、絶縁層２ｂ上にレジストで
形成されたマスクを用いて、第１の導電層３の上部に対
応する絶縁層２ｂ、第２の導電層４ｂをエッチングガス
Ｃ4 Ｆ8 のＲＩＥにより径０．９μｍの大きさに開口
し、ヴィアホール１０を形成する。このとき、絶縁層２
ｂをエッチングしていくと、第２の導電層４ｂの表面が
現れるが、この第２の導電層４ｂをエッチングする方法
としては単に絶縁層２ｂをエッチングする時間を延長す
る方法である。酸化シリコンのエッチングガス（エッチ
ャント）はＴｉＮに対しては酸化シリコンに比べ、遅い
エッチング速度を与えるが、エッチング時間を長くすれ
ばＴｉＮを除去することが可能である。その他、酸化シ
リコンとＴｉＮ間のエッチング速度の差が小さくなるよ
うなエッチャント、エッチング時の圧力や温度等、エッ
チング条件の選択をしてもよい。
【００２６】ヴィアホール１０形成後、図１４に示すよ
うに３０〜２５０ＰａのＷＦ6 とＳｉＨ4 の混合ガス雰
囲気中でＬＰ−ＣＶＤによりタングステンをヴィアホー
ル１０中に形成し、５００℃程度でアニールすることで
埋め込み電極層５を形成する。
うに３０〜２５０ＰａのＷＦ6 とＳｉＨ4 の混合ガス雰
囲気中でＬＰ−ＣＶＤによりタングステンをヴィアホー
ル１０中に形成し、５００℃程度でアニールすることで
埋め込み電極層５を形成する。
【００２７】以上、本発明の第２の実施例の製造方法で
は、ヴィアホール１０の底面に第２の導電層４ｂのプラ
グ材の選択成長速度よりも速いプラグ材の選択成長速度
を持つ第１の導電層３が露出しているので、第２の導電
層４ｂ上での成長よりも第１の導電層３上での成長の方
がずっと早く成長を開始する。このため、絶縁層２ｂ上
でのプラグ材の選択性の崩れを生じるまでの間に、より
厚いプラグ材の堆積が可能となり、選択性崩れに対する
プラグ材堆積の時間的余裕が広がる。また、プラグ材の
十分な膜厚を得るために絶縁膜上の選択性の崩れを前提
にしたプラグ材除去工程を付加する必要もなく、より安
価に半導体装置を製造することができる。
は、ヴィアホール１０の底面に第２の導電層４ｂのプラ
グ材の選択成長速度よりも速いプラグ材の選択成長速度
を持つ第１の導電層３が露出しているので、第２の導電
層４ｂ上での成長よりも第１の導電層３上での成長の方
がずっと早く成長を開始する。このため、絶縁層２ｂ上
でのプラグ材の選択性の崩れを生じるまでの間に、より
厚いプラグ材の堆積が可能となり、選択性崩れに対する
プラグ材堆積の時間的余裕が広がる。また、プラグ材の
十分な膜厚を得るために絶縁膜上の選択性の崩れを前提
にしたプラグ材除去工程を付加する必要もなく、より安
価に半導体装置を製造することができる。
【００２８】以上、本発明の実施例では第１の導電層と
して銅とアルミニウム、第２の導電層としてＴｉＮ、タ
ングステンとしているが、これに限るものではなく、第
１の導電層としてアルミニウムや銅、銀或いはこれらの
合金、第２の導電層としてＴｉＮ或いはニオブ或いは高
融点金属或いはその合金としても実施できる。また、第
２の導電層の被覆状態は少なくとも第１の導電層の上面
を被覆するようになっていれば良い。
して銅とアルミニウム、第２の導電層としてＴｉＮ、タ
ングステンとしているが、これに限るものではなく、第
１の導電層としてアルミニウムや銅、銀或いはこれらの
合金、第２の導電層としてＴｉＮ或いはニオブ或いは高
融点金属或いはその合金としても実施できる。また、第
２の導電層の被覆状態は少なくとも第１の導電層の上面
を被覆するようになっていれば良い。
【００２９】
【発明の効果】本発明により、絶縁層表面での埋め込み
電極層の材料の選択性の崩れを生じるまでの間により厚
い埋め込み電極層の材料の堆積が可能となる。また、埋
め込み電極層形成までに埋め込み電極層の材料が絶縁層
表面に成長することがなく、配線のショートを起こすこ
とがない。
電極層の材料の選択性の崩れを生じるまでの間により厚
い埋め込み電極層の材料の堆積が可能となる。また、埋
め込み電極層形成までに埋め込み電極層の材料が絶縁層
表面に成長することがなく、配線のショートを起こすこ
とがない。
【図１】本発明の第１の実施例の半導体装置の製造工程
図
図
【図２】本発明の第１の実施例の半導体装置の製造工程
図
図
【図３】本発明の第１の実施例の半導体装置の製造工程
図
図
【図４】本発明の第１の実施例の半導体装置の製造工程
図
図
【図５】本発明の第１の実施例の半導体装置の製造工程
図
図
【図６】本発明の第１の実施例の半導体装置の製造工程
図
図
【図７】本発明の第１の実施例の半導体装置の製造工程
図
図
【図８】本発明の第１の実施例の半導体装置の製造工程
図
図
【図９】本発明の第１の実施例の半導体装置の製造工程
図
図
【図１０】本発明の第２の実施例の半導体装置の製造工
程図
程図
【図１１】本発明の第２の実施例の半導体装置の製造工
程図
程図
【図１２】本発明の第２の実施例の半導体装置の製造工
程図
程図
【図１３】本発明の第２の実施例の半導体装置の製造工
程図
程図
【図１４】従来のタングステンの選択ＣＶＤによる埋め
込み電極の製造工程図
込み電極の製造工程図
【図１５】従来のタングステンの選択ＣＶＤによる埋め
込み電極の製造工程図
込み電極の製造工程図
１、１０１ 半導体基板 ２ａ、２ｂ、２ｃ、１０２ａ、１０２ｂ 絶縁膜 ３、３ａ、１３、１０３ 第１の導電層 ４ａ、４ｂ、１４ａ、１４ｂ、１０４、１１４ 第２
の導電層 ５、１０５ 埋め込み電極層 ６，６ａ チタン層 １０、１１０ ヴィアホール １５ 開口
の導電層 ５、１０５ 埋め込み電極層 ６，６ａ チタン層 １０、１１０ ヴィアホール １５ 開口
フロントページの続き (72)発明者 臼井 孝公 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (4)
- 【請求項１】 半導体基板上の絶縁層中に、少なくとも
その上面を第２の導電層で被覆された第１の導電層を形
成する工程と、 前記第１の導電層の上面を少なくとも一部露出するよう
に前記絶縁層に層間接続孔を形成する工程と、 前記第１の導電層表面を覆うようにして埋め込み電極層
を形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第１の導電層の材料は銅、銀、アル
ミニウム或いはこれらのうち少なくとも１つを含む合金
であることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記第２の導電層は、窒化チタン，ニオ
ブ，高融点金属或いはこれらのうち少なくとも１つを含
む合金であることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項４】 前記第１の導電層上での埋め込み電極層
の材料の堆積待機時間ｔ1 と、前記第２の導電層上での
埋め込み電極層の材料の堆積待機時間ｔ2 とがｔ1 ＞ｔ
2 なる関係を有することを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282198A JPH07135188A (ja) | 1993-11-11 | 1993-11-11 | 半導体装置の製造方法 |
| US08/749,379 US5759915A (en) | 1993-11-11 | 1996-11-06 | Method of forming semiconductor device having an improved buried electrode formed by selective CVD |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282198A JPH07135188A (ja) | 1993-11-11 | 1993-11-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135188A true JPH07135188A (ja) | 1995-05-23 |
Family
ID=17649351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282198A Pending JPH07135188A (ja) | 1993-11-11 | 1993-11-11 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5759915A (ja) |
| JP (1) | JPH07135188A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891269B1 (en) | 1995-07-05 | 2005-05-10 | Fujitsu Limited | Embedded electroconductive layer structure |
| US5736192A (en) * | 1995-07-05 | 1998-04-07 | Fujitsu Limited | Embedded electroconductive layer and method for formation thereof |
| JP3150095B2 (ja) * | 1996-12-12 | 2001-03-26 | 日本電気株式会社 | 多層配線構造の製造方法 |
| US6107190A (en) * | 1997-01-30 | 2000-08-22 | Nec Corporation | Method of fabricating semiconductor device |
| US5994206A (en) * | 1997-10-06 | 1999-11-30 | Advanced Micro Devices, Inc. | Method of forming a high conductivity metal interconnect using metal gettering plug and system performing the method |
| US6153935A (en) | 1999-09-30 | 2000-11-28 | International Business Machines Corporation | Dual etch stop/diffusion barrier for damascene interconnects |
| US6261950B1 (en) * | 1999-10-18 | 2001-07-17 | Infineon Technologies Ag | Self-aligned metal caps for interlevel metal connections |
| JP2003068848A (ja) * | 2001-08-29 | 2003-03-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2005310852A (ja) * | 2004-04-19 | 2005-11-04 | Renesas Technology Corp | 半導体集積回路装置およびの製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271631A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | 雑音量検出回路 |
| JPH03116932A (ja) * | 1989-09-29 | 1991-05-17 | Sharp Corp | 多層配線の形成方法 |
| US5404029A (en) * | 1990-04-12 | 1995-04-04 | Actel Corporation | Electrically programmable antifuse element |
| US5231053A (en) * | 1990-12-27 | 1993-07-27 | Intel Corporation | Process of forming a tri-layer titanium coating for an aluminum layer of a semiconductor device |
| JP2533414B2 (ja) * | 1991-04-09 | 1996-09-11 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
| JP2811131B2 (ja) * | 1991-04-26 | 1998-10-15 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| TW520072U (en) * | 1991-07-08 | 2003-02-01 | Samsung Electronics Co Ltd | A semiconductor device having a multi-layer metal contact |
| JP3072807B2 (ja) * | 1992-07-15 | 2000-08-07 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JP2773578B2 (ja) * | 1992-10-02 | 1998-07-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5486492A (en) * | 1992-10-30 | 1996-01-23 | Kawasaki Steel Corporation | Method of forming multilayered wiring structure in semiconductor device |
| DE4400200C2 (de) * | 1993-01-05 | 1997-09-04 | Toshiba Kawasaki Kk | Halbleitervorrichtung mit verbesserter Verdrahtungsstruktur und Verfahren zu ihrer Herstellung |
| JP3156886B2 (ja) * | 1993-01-26 | 2001-04-16 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| US5360995A (en) * | 1993-09-14 | 1994-11-01 | Texas Instruments Incorporated | Buffered capped interconnect for a semiconductor device |
| US5444022A (en) * | 1993-12-29 | 1995-08-22 | Intel Corporation | Method of fabricating an interconnection structure for an integrated circuit |
| US5385868A (en) * | 1994-07-05 | 1995-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Upward plug process for metal via holes |
-
1993
- 1993-11-11 JP JP5282198A patent/JPH07135188A/ja active Pending
-
1996
- 1996-11-06 US US08/749,379 patent/US5759915A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5759915A (en) | 1998-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6617689B1 (en) | Metal line and method of suppressing void formation therein | |
| JPH06104341A (ja) | 半導体集積回路およびその製造方法 | |
| JP3175721B2 (ja) | 半導体装置の製造方法 | |
| KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
| JPH07135188A (ja) | 半導体装置の製造方法 | |
| US6218287B1 (en) | Method of fabricating a semiconductor structure | |
| JP2004000006U (ja) | 半導体装置 | |
| JP2004000006U6 (ja) | 半導体装置 | |
| US6103639A (en) | Method of reducing pin holes in a nitride passivation layer | |
| JPS62204523A (ja) | コンタクト電極の形成方法 | |
| JPH05326511A (ja) | 半導体素子の製造方法 | |
| JP3208608B2 (ja) | 配線形成方法 | |
| JP2702007B2 (ja) | 半導体装置の製造方法 | |
| JPH05129226A (ja) | 半導体装置の製造方法 | |
| KR100186985B1 (ko) | 반도체 소자의 콘택홀 매립 금속배선 형성방법 | |
| JP3198561B2 (ja) | 多層配線の製造方法 | |
| JPH079893B2 (ja) | 半導体装置の製造方法 | |
| JPH05129227A (ja) | 半導体装置の製造方法 | |
| JPH11233629A (ja) | 半導体装置の製造方法 | |
| JPH0629399A (ja) | 半導体装置の製造方法 | |
| KR100369352B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPS6240743A (ja) | 半導体装置の製造方法 | |
| JP2727574B2 (ja) | 半導体装置の製造方法 | |
| KR100403354B1 (ko) | 반도체소자의콘택홀형성방법 | |
| JPH04127425A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040213 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040319 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20040518 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040802 |
|
| A521 | Written amendment |
Effective date: 20041001 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20050221 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050222 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20120304 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20130304 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20140304 |