[go: up one dir, main page]

CN1276512C - 半导体器件及其制法、soi衬底及其制法和其显示器件 - Google Patents

半导体器件及其制法、soi衬底及其制法和其显示器件 Download PDF

Info

Publication number
CN1276512C
CN1276512C CNB031085326A CN03108532A CN1276512C CN 1276512 C CN1276512 C CN 1276512C CN B031085326 A CNB031085326 A CN B031085326A CN 03108532 A CN03108532 A CN 03108532A CN 1276512 C CN1276512 C CN 1276512C
Authority
CN
China
Prior art keywords
single crystal
film
substrate
crystal silicon
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031085326A
Other languages
English (en)
Other versions
CN1450649A (zh
Inventor
高藤裕
糸贺隆志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002086999A external-priority patent/JP2003282885A/ja
Priority claimed from JP2002243927A external-priority patent/JP4772258B2/ja
Priority claimed from JP2002280036A external-priority patent/JP2004119636A/ja
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1450649A publication Critical patent/CN1450649A/zh
Application granted granted Critical
Publication of CN1276512C publication Critical patent/CN1276512C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0214—Manufacture or treatment of multiple TFTs using temporary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/425—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different crystal properties in different TFTs or within an individual TFT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

多晶硅薄膜和单晶硅薄膜被制作在淀积于绝缘衬底上的二氧化硅膜上。用对非晶硅薄膜进行热晶化的方法来生长多晶硅层，以便形成多晶硅薄膜。(a)其上具有二氧化硅膜和(b)其中具有氢离子注入部分的单晶硅衬底，被键合到已经经受过腐蚀清除的多晶硅薄膜区域，并经受加热过程。然后，以脱落的方式，在氢离子注入部分处分离单晶硅衬底，以便形成单晶硅薄膜。结果，有可能以低的成本提供性质稳定的具有单晶硅薄膜的大尺寸半导体器件。

Description

半导体器件及其制法、SOI衬底及其制法和其显示器件
技术领域
本发明涉及半导体器件及其制造方法，确切地说是涉及具有由多个MOS构成的集成电路的半导体器件及其制造方法。
而且，本发明涉及SOI衬底，此SOI衬底的构成方法是：(a)将已经注入了氢离子的单晶硅薄膜键合到衬底，以及(b)在氢离子注入部分处分割单晶硅薄膜，本发明还涉及采用SOI衬底的半导体器件以及SOI衬底的制造方法。
此外，本发明涉及用于有源矩阵驱动液晶显示器件等的半导体器件，改善了其中集成有外围驱动电路、控制电路等的器件的电路性能。
背景技术
按照常规，所谓有源矩阵驱动已经得到了应用，且有源矩阵驱动是这样的：诸如a-Si(非晶硅)和p-Si(多晶硅)的薄膜晶体管(以下称为TFT)被制作在玻璃衬底上，以便驱动液晶显示平板、有机EL平板等。而且，利用其迁移率高到能够工作于高速的p-Si，已经集成了外围驱动电路。还对利用更高性能的硅的器件的制作进行了研究，以便集成由图象处理器、定时控制器等构成的要求更高性能的系统。
这是因为多晶硅导致下列问题：因为(a)不完全结晶引起的带隙中的局域态、(b)晶粒边界附近的效率低、(c)带隙中局域态的存在引起的迁移率下降、以及(d)S系数(亚阈值系数)增大，晶体管的性能不足以形成高性能的硅器件。
然后，为了制作更高性能的硅器件，不仅已经提出了激光晶化，而且还提出了下列技术：用来改进晶化的技术，例如，诸如SLS(顺序横向凝固)之类的更先进的技术(例如2001年10月9日公布的美国专利No.6300175的说明书)、CLC(连续波激光横向晶化)(例如论文Haraet al.，“通过稳定扫描CW激光横向晶化的超高性能玻璃上多晶硅TFTUltra-high Performance Poly-Si TFTs on a Glass by a Stable ScanningCW Laser Lateral Crystallization)”，2001 International Workshop onActive Matrix Liq uid Crystal DispIayS-TFT Technologies and RelatedMaterials-(AM-LCD 2001)，Digest of Technical Papers，p.227-230，July11-13，2001，Japan Society of Applied Physics)。这些技术是在玻璃衬底上淀积a-Si膜，以便用择优的方式控制晶化，或以便实现单晶化。
但在使用激光的这些技术中，仅仅硅膜被加热到高温以便执行晶体生长，同时保持玻璃之类的耐热性低的绝缘衬底的温度。于是，约为109Pa的张应力通常被施加到硅膜上，致使出现这样的问题：在膜中出现裂缝，TFT性质的重复性变坏，不均匀性更大等。
同时，存在着一种技术，其中单晶硅被键合到绝缘衬底，以便使膜更薄(例如1993年8月20日发布的日本公开专利申请No.211128/1993(Tokukaihei 5-211128))。利用这一技术，有可能在单晶硅衬底上形成氧化物膜，并在其上形成单晶硅薄膜。但当单晶硅薄膜要被键合到硅衬底之外的绝缘衬底，例如玻璃衬底或石英衬底时，则由于硅与诸如石英衬底的绝缘衬底之间的热膨胀系数差别而出现硅剥离这样的问题。
为了防止由于硅与石英衬底之间的热膨胀系数差别造成的在热键合强度改善工艺中的上述损伤，提出了一种改变晶化玻璃组分的方法(例如1999年6月18日发布的日本专利申请公开No.163363/1999(Tokukaihei 11-163363)。
而且，如上所述，按照常规，已经在下列方面造成了引人注目的改善：(a)集成电路元件方面，致使单晶硅衬底被处理，且数以亿万计的晶体管被制作在衬底上，(b)薄膜晶体管(TFT)液晶显示技术方面，致使在诸如硅膜的多晶半导体薄膜被制作在诸如玻璃衬底的非晶材料上之后，它们被加工成晶体管，以便形成液晶显示器的图象元件和驱动器，以及采用液晶显示器的计算机和个人信息终端的普及方面。
在这些技术中，借助于对厚度不到1mm而直径为150-300mm的商业单晶硅晶片进行加工而在被加工的单晶硅晶片上制作大量晶体管，制作了集成电路。而且，在TFT液晶显示器中，非晶非碱性玻璃上的非晶硅膜被激光等热熔融/多晶化，非晶硅膜从而被加工，以便形成用作开关元件的MOS型晶体管。
在采用TFT的液晶显示器和有机EL显示器的领域中，非晶硅膜或多晶硅膜的TFT被制作在透明玻璃衬底上，以便形成用来驱动图象元件，亦即用来执行所谓有源矩阵驱动的硅器件。而且，就有源矩阵驱动而言，为了将外围驱动器、定时控制器等集成为一个系统，已经研究了性能更高的硅器件的制作。这是因为多晶硅膜造成了下列问题：因为(a)不完整晶体引起的带隙中的局域态，(b)迁移率的降低，或(c)由晶粒边界附近带隙中局域态的存在造成的亚阈值系数(S系数)的增大，故晶体管的性能不足以形成高性能的硅器件。
然后，注意了SOI技术。SOI是绝缘体上硅的缩写，是一种用来在绝缘衬底上形成单晶半导体薄膜的技术(此技术很少被用来形成多晶硅膜)。自从大约1981年以来，此技术已经被积极研究。而且，利用优选的晶体管，用于集成电路领域的SOI衬底引人注目地改善了半导体元件的性能。于是，只要衬底用作绝缘膜，就无论衬底透明与否，或无论衬底是结晶的还是非晶的都无关紧要。在这一领域中，当用SOI衬底制作晶体管时，各个元件被完全分隔开，致使对工作几乎没有限制，从而得到晶体管的最佳性质。
现在，作为SOI衬底的代表，正在销售SIMOX(利用氧注入来分隔开)衬底。在此SOI衬底中，氧被注入到硅晶片中，这样形成的氧化硅层将单晶硅薄膜与衬底本体分隔开。于是，作为比氢重得多的元素的氧，被注入到预定的深度，致使注入在高能量和高剂量下被执行。于是，晶体被严重地损伤，以至于出现下列问题：不可能获得足够的单晶性质，或由于偏离了二氧化硅膜部分的化学比而不可能获得完全的绝缘性质。
然后，Tokukaihei 5-211128公开了一种这样的技术：单晶硅被键合到衬底，形成薄膜。这一现有技术被称为“灵活切割工艺”，并根据离子注入工艺将氢离子注入到单晶硅衬底中，且得到的此衬底被键合到加固元件，利用热处理在氢离子注入层中引起少量气泡，单晶硅衬底在氢离子注入层处被分割，以便形成单晶硅薄膜，从而实现SOI结构。结果，有可能制造元件性质高的单晶硅晶体管。从这一观点看，此技术是优异的。
但至于这一现有技术，Tokukaihei 5-211128仅仅公开了：氧化物膜被形成在单晶硅衬底上，且其上形成单晶硅薄膜。并未考虑对诸如显示用玻璃衬底之类的其它衬底的适用性。然后，Tokukaihei 11-163363指出了一些例子，其中比较了其它衬底的键合适用性。在现有技术中，指出了：晶化玻璃被用来防止衬底在改善衬底键合强度的加热过程中受到损伤，其组分被改变以便在热膨胀率方面对应于硅片。
但晶化玻璃通常包含碱性原子，且其性质与其性质被稳定的晶体管相反。而且，在上述技术中，单晶硅衬底被成形为直径6、8、12英寸的晶片，致使要被键合的绝缘衬底被限制为6、8、12英寸的衬底。于是，不可能制造大尺寸的液晶显示平板和有机EL平板。在小尺寸平板的情况下，制造成本上升，从而难以在实际中采用此技术。
而且，在采用石英衬底的情况下，当单晶硅衬底被键合到绝缘衬底时，由于热膨胀率的差异而降低了键合强度。而且，在应力被施加到键合界面上时，TFT的性质由于施加在界面上的应力的不均匀而变坏。
而且，在现有技术中，认为：当单晶硅衬底被键合时，不可能得到足够的键合强度，除非暴露于高温。于是，执行热处理的温度为800-1200℃。认为应变点等于或高于750℃的高耐热晶化玻璃是合适的，致使出现下列问题：此技术不能够应用于通常用于有源矩阵驱动的液晶平板的应变点不高于700℃的高应变点非碱性玻璃。
发明内容
本发明的目的是提供(a)一种半导体器件以及(b)这种半导体器件的制造方法，这种半导体器件不具有单晶硅薄膜键合强度或施加在键合界面上的应力的不均匀或差异，它由其中提供了单晶硅薄膜且其性质稳定的大尺寸和价廉的衬底构成。
本发明的另一目的是提供一种半导体器件，它由其中提供了单晶硅薄膜且其性质稳定的大尺寸和价廉的衬底构成。
本发明的再一目的是提供(a)一种SOI衬底、(b)一种采用这种SOI衬底的显示器件、以及(c)这种SOI衬底的制造方法。此SOI衬底能够不采用其组分已经被调整的晶化玻璃或高耐热玻璃而以低的成本被制造。
为了达到上述各个目的，本发明的半导体器件在绝缘衬底的不同区域上分别形成多晶硅薄膜和单晶硅薄膜，所述多晶硅薄膜和单晶硅薄膜作为半导体器件的用以形成器件的有源层使用。
利用上述结构，多晶硅薄膜和单晶硅薄膜被分别提供在诸如大尺寸玻璃衬底之类的绝缘衬底的不同区域上。单晶硅解决了多晶硅所特有的所有这些使得难以制作高性能器件的下列问题：(a)由不完全晶化引起的带隙中的局域态，(b)晶粒边界附近的缺陷，(c)由带隙中局域态的存在引起的迁移率的降低，以及(d)S系数(亚阈值系数)的增大等。于是，有可能作出这样的安排：诸如定时控制器的性能较高的器件被制作在形成单晶硅薄膜的区域中，而其它的器件被制作在形成多晶硅薄膜的区域中。
亦即，即使当单晶硅薄膜的尺寸有限时，只要能够制作由单晶硅提供的为实现高速低功耗及小的不均匀性所需的高速逻辑、定时发生器、高速DAC(具有电流缓冲器)等，此尺寸就足够了。于是，有可能在一个衬底上集成仅仅能够由单晶硅实现的高性能和功能良好的电路系统，致使有可能制造用于诸如液晶平板或有机EL平板之类的显示器件的半导体器件，其中高性能系统以比所有器件都由单晶硅构成的情况低得多的成本被集成。
而且，单晶硅衬底的形状局限于LSI制造设备的诸如6、8、12英寸直径的晶片尺寸，但是多晶硅薄膜被制作在衬底上，致使有可能制造例如大尺寸液晶平板或有机EL平板。
而且，为了达到上述目的，本发明的制造包括提供在绝缘衬底上的多晶硅薄膜和单晶硅薄膜的半导体器件的方法，包括下列步骤：在绝缘衬底的表面上相继淀积二氧化硅膜和非晶硅膜；借助于对非晶硅膜进行热晶化而生长多晶硅层，以便形成多晶硅膜；用腐蚀方法清除预定区域的多晶硅层；将单晶硅衬底切割成预定形状，以便部分地或全部地覆盖已经经受过腐蚀的预定区域，所述单晶硅衬底具有已经被氧化的或其上已经淀积了二氧化硅膜的表面，并具有氢离子注入部分，其中预定剂量的氢离子已经被注入到预定的深度；将已经切割成预定形状的单晶硅衬底的氢离子注入表面键合到已经经受过腐蚀的预定区域；以及借助于执行热处理，以脱落的方式，在氢离子注入部分处分割单晶硅衬底，以便形成单晶硅薄膜。
利用上述结构，借助于加热其中预定剂量的氢离子被注入到预定深度的单晶硅衬底，亦即借助于加热具有预先已经注入了氢离子的氢离子注入部分的单晶硅衬底，有可能增强键合强度，并借助于以脱落的方式在氢离子注入部分处分割单晶硅衬底，有可能得到单晶硅薄膜。于是，单晶硅解决了多晶硅所特有的所有这些使得难以制作高性能器件的下列问题：(a)由不完全晶化引起的带隙中的局域态，(b)晶粒边界附近的缺陷，(c)由带隙中局域态的存在引起的迁移率的降低，以及(d)S系数的增大等。因此，有可能在绝缘衬底上制作单晶硅薄膜和多晶硅薄膜，致使在制作单晶硅薄膜和多晶硅薄膜之后，根据普通的制造工艺，能够由单晶硅构成要求具有较高性能的器件，而其它的器件能够由多晶硅构成。于是，有可能以低的成本制造诸如液晶平板或有机EL平板之类的其中集成了高性能系统的显示器件的半导体器件。
而且，预先形成氧化物层或二氧化硅膜，并通过形成的氧化物层或二氧化硅膜，将单晶硅衬底键合到诸如玻璃衬底的绝缘衬底，致使有可能防止下列问题：(a)由施加在被键合的硅界面上的应力引起的硅晶体畸变造成的迁移率下降，或(b)界面中的缺陷以及被缺陷造成的界面固定电荷，以及(c)界面中局域态造成的阈值偏离，以及(d)特性稳定性下降。于是，不需要使用其组分已经被调整的晶化玻璃，以便防止在用热处理改善键合强度和执行脱落时由热膨胀率相对于玻璃衬底的差异引起的损伤，致使能够使用高应变点的玻璃。于是，不存在晶化玻璃被碱金属沾污的问题，致使有可能防止在用热处理改善键合强度和执行脱落时由热膨胀率相对于玻璃衬底的差异引起的损伤。
而且，例如多晶硅膜被形成在大面积高应变点玻璃衬底上，并对多晶硅薄膜执行腐蚀清除，以便覆盖要被键合到加工成适当尺寸的单晶硅衬底的区域。
而且，单晶硅衬底被键合到此区域，并用脱落方法留下单晶硅薄膜和二氧化硅膜。其它的单晶硅被脱落方法清除，致使有可能借助于对其它单晶硅执行脱落清除而防止整个地施加在玻璃衬底上的应力的偏置。
亦即，此区域的表面被氧化，即二氧化硅膜被淀积在表面上，已经切割成预定形状以便部分地或整个地覆盖已经经受腐蚀清除的区域的具有氢离子注入部分的单晶硅衬底，从而被键合到已经经受过腐蚀清除的区域，致使靠近氢离子注入部分的表面与此区域接触，并对单晶硅衬底进行热处理，并以脱落的方式在氢离子注入部分处分割单晶硅衬底，致使留下单晶硅薄膜和二氧化硅膜，而其它的单晶硅被脱落方法清除，致使有可能防止整个地施加在玻璃衬底上的应力的偏置。
于是，有可能得到这样的衬底，其中一个区域由单晶硅薄膜构成，而其它区域由多晶硅薄膜构成，而不导致硅的剥离、破裂、和损伤。
而且，单晶硅衬底的形状局限于LSI制造设备的诸如6、8、12英寸圆片的晶片尺寸，但是还在绝缘衬底上制作多晶硅薄膜，致使有可能制造诸如大尺寸液晶显示平板和有机EL平板之类的半导体器件。
而且，为了达到上述目的，本发明的制造包括提供在绝缘衬底上的多晶硅薄膜和单晶硅薄膜的半导体器件的方法，包括下列步骤：在绝缘衬底的表面上相继淀积二氧化硅膜和非晶硅膜；借助于对非晶硅膜进行热晶化而生长多晶硅层，以便形成多晶硅膜；用腐蚀方法清除预定区域的多晶硅层，并用腐蚀方法，沿二氧化硅膜的厚度方向清除一部分对应于此预定区域的二氧化硅膜；将单晶硅衬底切割成预定形状，以便部分地或全部地覆盖已经经受过腐蚀的预定区域，所述单晶硅衬底具有已经被氧化的或其上已经淀积了二氧化硅膜的表面，并具有氢离子注入部分，其中预定剂量的氢离子已经被注入到预定的深度；在室温下将已经切割成预定形状的单晶硅衬底的氢离子注入表面(离子注入侧的表面)键合到已经经受过腐蚀的预定区域；以及借助于执行热处理，以解理的方式，在氢离子注入部分处分割单晶硅衬底，以便形成单晶硅薄膜。
利用上述结构，除了前述制造方法的优点之外，多晶硅层的预定区域被腐蚀清除，且同一个区域的一部分二氧化硅膜被腐蚀方法沿二氧化硅膜的厚度方向被清除，致使有可能得到这样的衬底：单晶硅衬底的被键合表面不受二氧化硅膜厚度的影响，且形成在绝缘衬底上的单晶硅薄膜和多晶硅薄膜的高度彼此相等。结果，有可能进行包括用来形成小岛形状的腐蚀步骤的几乎所有的后续加工。而且，上述方法使得能够制作其中不造成大的台阶的晶体管或电路。于是，例如在液晶平板的情况下，有可能得到控制单元厚度的优点。
而且，为了达到上述目的，本发明的制造包括提供在绝缘衬底上的多晶硅薄膜和单晶硅薄膜的半导体器件的方法，包括下列步骤：在绝缘衬底的表面上淀积二氧化硅膜；用腐蚀方法，沿二氧化硅膜的厚度方向清除一部分对应于此预定区域的二氧化硅膜；将单晶硅衬底切割成预定形状，以便部分地或全部地覆盖已经经受过腐蚀的预定区域，所述单晶硅衬底具有已经被氧化的或其上已经淀积了二氧化硅膜的表面，并具有氢离子注入部分，其中预定剂量的氢离子已经被注入到预定的深度；在室温下将已经切割成预定形状的单晶硅衬底的氢离子注入侧的表面键合到已经经受过腐蚀的预定区域；以及借助于执行热处理，以脱落的方式，在氢离子注入部分处分割单晶硅衬底，以便形成绝缘衬底上的单晶硅薄膜；在绝缘衬底的表面上相继淀积第二二氧化硅膜和非晶硅膜；以及借助于对非晶硅膜进行热晶化而生长多晶硅层，以便形成多晶硅薄膜。
利用上述结构，有可能得到与前述制造方法中相同的优点。
而且，为了达到上述目的，本发明的SOI衬底在衬底上粘合有已经注入了氢离子的单晶硅片，通过在所述氢离子注入层分断，在所述单晶硅片上形成单晶硅薄膜，所述SOI的特征在于：所述衬底为非晶非碱性玻璃衬底，该非晶非碱性玻璃衬底的热膨胀率等于所述单晶硅的热膨胀率，或高于所述单晶硅的热膨胀率。
利用上述结构，根据离子注入工艺，氢离子被注入到单晶硅片中，并利用热处理方法在其中已经注入了氢离子的层中引起氢脆，并借助于在此层处分割单晶硅片(根据所谓的灵活切割工艺)而形成单晶硅薄膜，且单晶硅薄膜被键合到衬底，以便形成SOI衬底。至于SOI衬底，本发明注意了下列事实：SOI衬底使得即使在300℃下将单晶硅片键合到衬底，也能够得到足够的键合强度。于是，有可能将用来改善键合强度的加热温度设定成比常规方法更低，致使有可能采用其应变点等于或低于700℃的非晶非碱性玻璃衬底。
本发明人反复研究了上述问题，并发现：在质量比氧离子小得多的氢离子被注入以便将单晶硅片分割成单晶硅薄膜的情况下，600℃足以作为制造元件时的加热温度。利用在氢从硅中解离的温度下或在此温度以上的热处理，单晶硅被分离以形成单晶硅膜，且有可能将单晶硅薄膜的结晶材料恢复到氢离子未曾被注入的水平，以便执行用来抑制此时结晶材料的退化的工艺。于是，借助于在600℃下执行热处理，有可能改善单晶硅片与衬底之间的键合强度以及结晶材料的分离和改善。
亦即，至于借助于将用所谓灵活切割工艺得到的单晶硅薄膜与衬底键合而制造的SOI衬底，当单晶硅片被键合到衬底时，即使在300℃以上，也有可能得到有效的键合强度。从这一观点出发，单晶硅片被键合到衬底，并用非晶非碱性玻璃衬底在600℃下分离薄膜。
于是，不必使用其组分已经调整的晶化玻璃或高耐热玻璃，致使有可能采用通常用于基于有源矩阵驱动的液晶显示平板的高应变点非碱性玻璃以低的成本制造SOI衬底。而且，由于加热温度低，故有可能防止碱金属弥散到半导体层中。于是，由于防止了碱金属的弥散，故有可能使形成在单晶硅片侧上的氧化物膜或形成在衬底侧上的二氧化硅膜的厚度更薄，致使有可能改善产率。
注意，在本发明中，包含SOI的其中单晶硅片被键合到大面积玻璃衬底的一部分的衬底，可以被用作SOI衬底。
而且，为了达到上述目的，本发明的显示器件被安排成使非晶非碱性玻璃衬底使用由非晶玻璃制成的上述任何一种对可见光透明的SOI衬底。
利用上述结构，SOI衬底由可透射可见光的非晶玻璃制成，并在单晶硅薄膜上提供晶体管和分立形成的多晶硅膜，致使有可能安排液晶显示器件或有机EL显示器件。
于是，有可能在显示器件的大面积衬底的特定部分上制作高性能的晶体管。
而且，为了达到上述目的，本发明的制造SOI衬底的方法包括下列步骤：将其中已经注入了氢离子的单晶硅片键合到非晶非碱性玻璃衬底；以及借助于在小于600℃下执行热处理而在氢离子注入部分处分割所述单晶硅片，以便形成单晶硅薄膜。
利用上述结构，至于借助于将已经用灵活切割工艺等得到的单晶硅薄膜键合到衬底而制造的SOI衬底的制造方法，本发明人注意了在将单晶硅片键合到衬底时，即使在300℃下也有可能得到足够的键合强度的事实，致使想到最好将热处理的最高温度设定为600℃，在此温度下分割单晶硅片，例如在600℃下执行30-60分钟热处理。
于是，不必使用其组分已经调整的晶化玻璃或高耐热玻璃，致使有可能采用通常用于基于有源矩阵驱动的液晶显示平板等的高应变点非碱性玻璃以低的成本来制造SOI衬底。而且，热处理温度低，致使有可能防止碱金属弥散到半导体层中。于是，防止了碱金属的弥散，致使有可能使形成在单晶硅片侧上的氧化物膜或形成在衬底侧上的二氧化硅膜更薄，结果，有可能改善产率。
而且，为了达到上述目的，本发明的制造SOI衬底的方法包括下列步骤：将其中已经注入了氢离子的单晶硅片键合到非晶非碱性玻璃衬底；以及借助于根据包括峰值温度等于或高于850℃的灯退火执行热处理而在氢离子注入部分处分割所述单晶硅片，以便形成单晶硅薄膜。
利用上述结构，至于借助于将已经用灵活切割工艺等得到的单晶硅薄膜键合到衬底而制造的SOI衬底的制造方法，本发明人注意了在将单晶硅片键合到衬底时，即使在最高为600℃下也有可能得到足够的键合强度的事实，致使想到最好根据包括700℃峰值温度的灯退火来执行热处理。
于是，不必使用其组分已经调整的晶化玻璃或高耐热玻璃，致使有可能采用通常用于基于有源矩阵驱动的液晶显示平板等的高应变点非碱性玻璃以低的成本来制造SOI衬底。而且，热处理温度低，致使有可能防止碱金属弥散到半导体层中。于是，防止了碱金属的弥散，致使能够使形成在单晶硅片侧上的氧化物膜或形成在衬底侧上的二氧化硅膜更薄，结果，有可能改善产率。
而且，当玻璃衬底被加热到应变点以上时，玻璃衬底在电炉中被加热时发生收缩。另一方面，采用灯等的快速热退火(以下称为RTA)或采用激光的热退火(激光退火)防止了整个衬底的收缩，并引起退火部分被加热，从而改善了晶化或分离效率。而且，有可能改善制造SOI衬底时的产率。
注意，由于灯退火的峰值温度较高，故晶体管的特性被进一步改善，但衬底大幅度弯曲，并大幅度膨胀和收缩，致使最好根据衬底尺寸和制作的器件的类型来设定适当的温度和适当的保持时间。例如，对于300-400mm的衬底，在700℃下执行5分钟热处理。
而且，为了达到上述目的，本发明的制造SOI衬底的方法，包括下列步骤：在非晶非碱性玻璃衬底的表面上相继淀积二氧化硅膜和非晶硅膜；借助于对非晶硅膜进行热晶化而生长多晶硅层，以便形成多晶硅薄膜；用腐蚀方法清除预定区域的多晶硅层，并用腐蚀方法，沿二氧化硅膜的厚度方向清除一部分对应于此预定区域的二氧化硅膜；对单晶硅片的表面进行氧化，或在单晶硅片的表面上淀积二氧化硅膜，并在单晶硅片中注入氢离子；将其中注入了氢离子的单晶硅片切割成一定形状，以便覆盖已经经受过腐蚀的预定区域；将已经切割成预定形状的单晶硅片的氢离子注入表面键合到已经经受过腐蚀的预定区域；以及根据热处理引起的氢脆来分割单晶硅片，以便形成绝缘衬底上的单晶硅薄膜。
利用上述结构，当制造其中晶体管不仅被制作在以上述方式键合的单晶硅薄膜上，而且被制作在用CVD等方法淀积的多晶硅薄膜上的SOI衬底时，在键合单晶硅片之前，对键合区域的预定区域中的多晶硅层执行腐蚀清除，并沿二氧化硅的厚度方向对同一个区域中的一部分二氧化硅膜进行腐蚀清除。
于是，有可能得到SOI衬底，其中被键合的单晶硅薄膜的高度与多晶硅薄膜区域的高度彼此相等。结果，有可能同时对单晶硅薄膜区域和多晶薄膜区域二者执行所有后续步骤，包括形成小岛形状的步骤。而且，制作了台阶小的晶体管或电路，致使在例如液晶平板的情况下，这在控制单元厚度方面是有利的。
而且，为了达到上述目的，本发明的半导体器件在绝缘衬底不同区域上分别形成多晶硅薄膜和单晶硅薄膜，其中，对于在室温以上600℃以下的温度范围，选择绝缘衬底与单晶硅薄膜之间的总线膨胀(标称)差异等于或小于250ppm的绝缘衬底的材料。
通常，单晶硅构成用作激活层的半导体薄膜，致使有可能解决下列问题：(a)由不完全晶化引起的带隙中的局域态，(b)晶粒边界附近的缺陷，(c)带隙中局域态的存在引起的迁移率下降，以及(d)S系数(亚阈值系数)的增大等，所有这些使得难以制造高性能的设备。
然后，利用上述结构，多晶硅薄膜和单晶硅薄膜被形成在大尺寸玻璃衬底等的不同区域上。于是，能够在已经形成了单晶硅薄膜的区域上制作例如定时控制器和微处理器之类的要求具有较高性能的器件，而其它的器件能够被制作在已经形成了多晶硅薄膜的区域上。
亦即，即使当单晶硅薄膜的尺寸有限时，只要能够制作为实现单晶硅能够得到的高速、低功耗、以及不均匀性小所要求的高速逻辑、定时发生器、高速DAC(具有电流缓冲器)等，此尺寸就可以是足够的。于是，有可能在一个衬底上集成仅仅能够用单晶硅实现的高性能和控制良好的电路系统，致使能够以比所有器件都由单晶硅构成的情况低得多的成本，来制造用于诸如液晶平板或有机EL平板之类的其中集成了高性能系统的显示器件的半导体器件。
而且，单晶硅的衬底形状局限于LSI制造设备的诸如6、8、12英寸直径的晶片尺寸，但是多晶硅薄膜被制作在衬底上，致使有可能制造例如大尺寸液晶平板或有机EL平板。
而且，不必使用其组分已经被调整的晶化玻璃以便防止当用热处理改善键合强度时由相对于衬底的热膨胀率差异引起的损伤。于是，不存在晶化玻璃被碱金属沾污的问题，致使有可能防止用热处理改善键合强度时由相对于衬底的热膨胀率差异引起的损伤。
而且，对于从室温到600℃的温度范围，绝缘衬底与单晶硅薄膜的总线膨胀差异等于或小于250ppm，致使施加在绝缘衬底和单晶硅薄膜上的应力变小。于是，在绝缘衬底上形成单晶硅薄膜的步骤中，有可能防止(a)当单晶硅薄膜以解理的方式在氢离子注入部分处被分割时，由热膨胀系数的差异引起的被键合的表面的损伤和剥离，或(b)晶体中的缺陷。而且，有可能改善热键合强度。注意，热膨胀是由温度变化引起的其长度的变化。
而且，为了达到上述目的，本发明的半导体器件在绝缘衬底不同区域上分别形成多晶硅薄膜和单晶硅薄膜，其中形成所述单晶硅薄膜，使得拉曼位移峰的位置在520.5±1.0cm-1之内。
利用上述结构，多晶硅薄膜和单晶硅薄膜被分别提供在不同区域上。于是，能够在已经形成了单晶硅薄膜的区域上制作例如定时控制器和微处理器之类的要求具有较高性能的器件，而其它的器件能够被制作在已经形成了多晶硅薄膜的区域上。
通常，在用激光进行晶化或晶体生长的情况下，在硅薄膜中残留了大的应力。
利用上述结构，有可能消除施加在单晶硅薄膜的硅界面上的应力，致使拉曼位移峰的位置在520.5±1.0cm-1之内。于是，在制作TFT的情况下，有可能防止下列问题：(a)由施加在硅界面上的应力引起的硅晶体的应力所造成的特性的降低和不均匀性，或(b)界面中的缺陷，以及(c)缺陷造成的界面固定电荷，和(d)界面中局域态造成的阈值偏移或不均匀性，以及(e)性质稳定性的降低。
亦即，能够在已经形成了单晶硅薄膜的区域上制作例如定时控制器和微处理器之类的要求具有较高性能的器件，而其它的器件能够被制作在已经形成了多晶硅薄膜的区域上。
而且，为了达到上述目的，本发明的制造包括提供在绝缘衬底上的多晶硅薄膜和单晶硅薄膜的半导体器件的方法，包括下列步骤：在绝缘衬底的表面上相继淀积二氧化硅膜和非晶硅膜；用对非晶硅膜进行热晶化的方法生长多晶硅层，以便形成多晶硅薄膜；用腐蚀方法，清除预定区域的多晶硅层；将单晶硅衬底切割成预定形状，以便部分地或全部地覆盖已经经受过腐蚀的预定区域，所述单晶硅衬底具有已经被氧化的或其上已经淀积了二氧化硅膜的表面，并具有氢离子注入部分，其中预定剂量的氢离子已经被注入到预定的深度；清洗绝缘衬底和单晶硅衬底，以便活化二个衬底的表面；在室温下将已经切割成预定形状的单晶硅衬底的氢离子注入表面键合到已经经受过腐蚀的预定区域；以及借助于执行热处理，以解理的方式，在氢离子注入部分处分割单晶硅衬底，以便形成绝缘衬底上的单晶硅薄膜。
利用上述结构，借助于对其中预定剂量的氢离子已经被注入到预定深度的单晶硅衬底进行加热，有可能改善键合强度，且借助于以脱落的方式在氢离子注入部分处分割单晶硅衬底，有可能得到单晶硅薄膜。于是，有可能解决下列问题：(a)由不完全晶化引起的带隙中的局域态，(b)晶粒边界附近的缺陷，(c)带隙中局域态的存在引起的迁移率下降，以及(d)S系数(亚阈值系数)的增大等，所有这些使得难以制造高性能的器件。因此，有可能在绝缘衬底上形成单晶硅薄膜和多晶硅薄膜，且后续各步骤如普通制造过程那样被执行，致使能够由单晶硅构成要求具有较高性能的器件，而其它的器件能够由多晶硅构成。于是，有可能以低的成本制造用于其中集成了高性能系统的诸如液晶平板或有机EL平板的显示器件的半导体器件。
而且，二氧化硅膜被预先制作，且单晶硅衬底通过二氧化硅膜与玻璃衬底之类的绝缘衬底键合，致使有可能防止下列问题：(a)由施加在硅界面上的应力引起的硅晶体的畸变所造成的迁移率的降低，或(b)界面中的缺陷，以及(c)与缺陷组合造成的界面固定电荷，或(d)界面中局域态造成的阈值偏移，或(e)性质稳定性的降低。于是，不必使用其组分已经被调整以便防止用热处理改善键合强度和执行剥离时由相对于衬底的热膨胀率差异引起的损伤的晶化玻璃，致使有可能使用高应变点玻璃。于是，不存在晶化玻璃被碱金属沾污的问题，致使有可能防止用热处理改善键合强度和执行剥离时由相对于衬底的热膨胀率差异引起的损伤。
而且，多晶硅膜被制作在大面积高应变点玻璃衬底上，且多晶硅薄膜经受腐蚀清除，以便覆盖已经被分割成适当尺寸的单晶硅衬底应该与之键合的区域，且单晶硅衬底与此区域键合，而单晶硅薄膜和二氧化硅膜被脱落留下，且其它单晶硅被脱落清除。致使有可能防止应力被偏置在整个玻璃衬底上。于是，有可能得到这样的衬底，其中一部分由单晶硅薄膜构成，而其它部分由多晶硅薄膜构成，而不造成硅的剥离、破裂、或损伤。
而且，单晶硅的衬底形状局限于为LSI制造设备的诸如6、8、12英寸的晶片尺寸，但多晶硅薄膜被制作在衬底上，致使有可能制造例如大尺寸的液晶平板或有机EL平板。
而且，单晶硅衬底在室温下通过二氧化硅膜被键合到绝缘衬底1，致使有可能消除施加在被键合的硅界面上的应力。于是，有可能防止下列问题：(a)由施加在硅界面上的应力引起的硅晶体的畸变所造成的迁移率的降低和不均匀性，或(b)界面中的缺陷，以及(c)与缺陷组合造成的界面固定电荷，和(d)界面中局域态造成的阈值偏移，和(e)性质稳定性的降低。
而且，为了达到上述目的，本发明的制造包括提供在绝缘衬底上的多晶硅薄膜和单晶硅薄膜的半导体器件的方法，包括下列步骤：在绝缘衬底的表面上相继淀积二氧化硅膜和非晶硅膜；用对非晶硅膜进行热晶化的方法生长多晶硅层，以便形成多晶硅薄膜；用腐蚀方法，清除预定区域的多晶硅薄膜，并用腐蚀方法沿二氧化硅膜的厚度方向清除对应于预定区域的部分二氧化硅膜；将单晶硅衬底切割成预定形状，以便部分地或全部地覆盖已经经受过腐蚀的预定区域，所述单晶硅衬底具有已经被氧化的或其上已经淀积了二氧化硅膜的表面，并具有氢离子注入部分，其中预定剂量的氢离子已经被注入到预定的深度；清洗绝缘衬底和单晶硅衬底，以便激活二个衬底的表面；在室温下将已经切割成预定形状的单晶硅衬底的氢离子注入表面键合到已经经受过腐蚀的预定区域；以及借助于执行热处理，以解理的方式，在氢离子注入部分处分割单晶硅衬底，以便形成绝缘衬底上的单晶硅薄膜。
利用上述结构，除了前述制造方法的优点之外，预定区域的多晶硅薄膜被腐蚀清除，且预定区域中的一部分二氧化硅膜沿其厚度方向被腐蚀清除，致使有可能得到这样的衬底：单晶硅衬底的键合表面不受二氧化硅厚度的影响，且制作在绝缘衬底上的单晶硅薄膜和多晶硅薄膜的高度彼此相等。结果，有可能执行几乎所有的后续工序，包括用来形成小岛形状的腐蚀步骤。而且，上述的方法使得能够制作其中不造成大的台阶的晶体管或电路。于是，在例如液晶平板的情况下，有可能得到控制单元厚度方面的优点。
而且，为了达到上述目的，本发明的制造包括提供在绝缘衬底上的多晶硅薄膜和单晶硅薄膜的半导体器件的方法，包括下列步骤：在绝缘衬底的表面上淀积二氧化硅膜；将单晶硅衬底切割成预定形状，所述单晶硅衬底具有已经被氧化的或其上已经淀积了二氧化硅膜的表面，并具有氢离子注入部分，其中预定剂量的氢离子已经被注入到预定的深度；清洗绝缘衬底和单晶硅衬底，以便激活二个衬底的表面；在室温下将已经切割成预定形状的单晶硅衬底的氢离子注入表面键合到预定区域；借助于执行热处理，以解理的方式，在氢离子注入部分处分割单晶硅衬底，以便形成绝缘衬底上的单晶硅薄膜；在绝缘衬底的表面上相继淀积绝缘膜和非晶硅膜；以及用对非晶硅膜进行加热的方法生长多晶硅层，以便形成多晶硅薄膜。
利用上述结构，有可能得到与前述制造方法相似的优点。
而且，为了达到上述目的，本发明的制造包括提供在绝缘衬底上的多晶硅薄膜和单晶硅薄膜的半导体器件的方法，包括下列步骤：在绝缘衬底的表面上淀积二氧化硅膜；用腐蚀方法，沿二氧化硅膜的厚度方向部分清除预定区域的二氧化硅膜；将单晶硅衬底切割成预定形状，以便部分地或全部地覆盖已经经受过腐蚀的预定区域，所述单晶硅衬底具有已经被氧化的或其上已经淀积了二氧化硅膜的表面，并具有氢离子注入部分，其中预定剂量的氢离子已经被注入到预定的深度；清洗绝缘衬底和单晶硅衬底，以便激活二个衬底的表面；在室温下将已经切割成预定形状的单晶硅衬底的氢离子注入表面键合到已经经受过腐蚀的预定区域；借助于执行热处理，以解理的方式，在氢离子注入部分处分割单晶硅衬底，以便形成单晶硅薄膜；在绝缘衬底的表面上相继淀积绝缘膜和非晶硅膜；以及用对非晶硅膜进行加热的方法生长多晶硅层，以便形成多晶硅薄膜。
利用上述结构，有可能得到与前述制造方法相似的优点。
而且，为了达到上述目的，本发明的制造包括提供在绝缘衬底上的多晶硅薄膜和单晶硅薄膜的半导体器件的方法，包括下列步骤：在绝缘衬底的表面上相继淀积第一二氧化硅膜、非晶硅膜、以及第二二氧化硅膜；用腐蚀方法，清除预定区域的第二二氧化硅膜，以便暴露一部分非晶硅膜；用对已经暴露的非晶硅膜进行氧化的方法，形成非常薄的氧化物(几个nm)，以便用乙酸镍水溶液来甩涂氧化物膜；利用对非晶硅膜进行加热的方法，生长多晶硅层，其中已经根据金属辅助加速了晶体生长，以便形成多晶硅薄膜；清除第二二氧化硅膜和氧化物膜；用腐蚀方法清除预定区域的多晶硅层；将单晶硅衬底切割成预定形状，以便部分地或全部地覆盖已经经受过腐蚀的预定区域，所述单晶硅衬底具有已经被氧化的或其上已经淀积了二氧化硅膜的表面，并具有氢离子注入部分，其中预定剂量的氢离子已经被注入到预定的深度；清洗绝缘衬底和单晶硅衬底，以便激活二个衬底的表面；在室温下将已经切割成预定形状的单晶硅衬底的氢离子注入表面键合到已经经受过腐蚀的预定区域；以及借助于执行热处理，以解理的方式，在氢离子注入部分处分割单晶硅衬底，以便形成绝缘衬底上的单晶硅薄膜。
利用上述结构，有可能得到与前述制造方法相似的优点。
为了更完整地理解本发明的性质和优点，可参照结合附图的下列详细描述。
附图说明
图1(a)-1(h)是剖面图，各示出了根据本发明的半导体器件的制造工艺的例子。
图2(a)-2(h)是剖面图，各示出了根据本发明的另一种半导体器件的制造工艺的例子。
图3(a)-3(d)是剖面图，各示出了根据本发明的再一种半导体器件的制造工艺的例子。
图4(a)-4(h)是剖面图，各示出了根据本发明的又一种半导体器件的制造工艺的例子。
图5是本发明另一个实施方案的SOI衬底的剖面图。
图6是剖面图，示出了单晶硅片尚未被键合到高应变点非碱性玻璃衬底的情况。
图7(a)-7(g)各示出了图5所示SOI衬底的制造过程。
图8是图形图，示出了根据本发明的高应变点非碱性玻璃衬底和键合在其上的单晶硅片被弯曲的情况。
图9(a)-9(h)各示出了本发明另一实施方案的SOI衬底的制造过程。
图10是剖面图，示出了基于图9所示SOI衬底制造的薄膜晶体管的例子。
图11(a)-11(h)是剖面图，各示出了根据本发明又一实施方案的半导体器件的例子。
图12(a)-12(h)是剖面图，各示出了根据本发明再一实施方案的半导体器件的例子。
图13(a)-13(f)是剖面图，各示出了根据本发明另一实施方案的半导体器件的例子。
图14(a)-14(e)是剖面图，各示出了根据本发明另一实施方案的半导体器件的例子。
图15(a)-15(h)是剖面图，各示出了根据本发明另一实施方案的半导体器件的例子。
图16示出了(a)作为单晶硅衬底材料的硅的线膨胀，(b)作为绝缘衬底材料的代码1737的线膨胀，以及(c)由钡硼硅酸盐制成的代码7059的线膨胀的曲线。
具体实施方式
下面的描述将参照图1(h)来讨论采用TFT的有源矩阵衬底20，这是本发明的一个实施方案。
用作半导体器件的有源矩阵衬底20包括：绝缘衬底1；二氧化硅膜2和11；多晶硅薄膜4；单晶硅薄膜5；栅氧化物膜6；栅电极21；层间绝缘膜22；以及金属布线24。
采用是为高应变点玻璃的#1737(Corning公司制造的碱土铝硼硅酸盐玻璃的商品名称)作为绝缘衬底1，但也可以采用下列材料：是为高应变点玻璃的钡铝硼硅酸盐玻璃；碱土铝硼硅酸盐玻璃；硼硅酸盐玻璃；碱土锌铅铝硼硅酸盐玻璃；以及碱土锌铝硼硅酸盐玻璃。
厚度约为200nm的二氧化硅膜2被形成在绝缘衬底1的整个表面上。
厚度约为50nm的多晶硅薄膜4与绝缘衬底1表面上的二氧化硅膜2一起制成，致使多晶硅薄膜4成小岛形。而且，在具有多晶硅薄膜4之外的区域中，厚度约为200nm的二氧化硅膜11被形成在绝缘衬底1表面上的二氧化硅膜2上，而且，形状与二氧化硅膜11相同的厚度约为50nm的单晶硅薄膜5被形成在二氧化硅膜11的小岛形区域上。多晶硅薄膜4区域与单晶硅薄膜5区域分隔开至少0.3微米，最好不小于0.5微米。这防止了稍后所述用于多晶硅薄膜4制作工艺中的诸如Ni、Pt、Sn、Pd之类的金属原子扩散进入单晶硅区域，从而稳定了其性质。
厚度约为60nm的栅氧化物膜6被形成在二氧化硅膜2、多晶硅薄膜4、以及单晶硅薄膜5的整个表面上。
由多晶硅、硅化物、多硅化物(polycide)等构成的栅电极21，被制作在小岛形多晶硅薄膜4和单晶硅薄膜5的表面上的栅氧化物膜6上。
而且，在具有栅电极21的栅氧化物膜6上，形成了由二氧化硅构成的层间绝缘膜22，以便整个地覆盖栅氧化物膜6。但层间绝缘膜22具有用作窗口的接触孔23(见图1(g))以及由诸如AlSi的金属构成的金属布线24。金属布线24从小岛形多晶硅薄膜和单晶硅薄膜表面延伸。
有源矩阵衬底20还包括用于液晶显示器的氮化硅、树脂整平膜、通孔、以及透明电极。在多晶硅薄膜区域中，制作用于显示器的驱动器和TFT。在单晶硅薄膜区域中，制作有控制驱动器执行驱动的定时的定时控制器。
制作在常规多晶硅区域中的TFT的迁移率约为100cm2/V·sec(N沟道)。另一方面，在液晶显示器有源矩阵衬底20中，制作在单晶硅区域中的TFT的迁移率约为500cm2/V·sec(N沟道)。
在液晶显示器有源矩阵衬底20中，不仅制作在多晶硅薄膜4区域中的驱动器，而且制作在多晶硅薄膜4中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜5区域中的器件的定时控制器在3.3V下可稳定地工作。
注意，在单晶硅薄膜5的厚度增大的情况下，当厚度为50-100nm时，情况变化不大，但当厚度为300-600nm时，沟道部分不完全耗尽，致使关断电流逐渐增大，S值(亚阈值系数)从而增大。于是，虽然根据沟道部分的掺杂密度必须将单晶硅薄膜的厚度设定为不大于500nm，但考虑到不均匀性的覆盖度，最好不要大于100nm。
而且，在液晶显示器有源矩阵衬底20中，晶体管被制作在多晶硅薄膜4区域和单晶硅薄膜5区域中，致使制作在各个区域中的导电类型完全相同的各个晶体管的迁移率、亚阈值系数、阈值中的至少一个，根据各个区域而彼此不同。于是，有可能在适当的区域中制作对应于所要求的性质的晶体管。
在液晶显示器有源矩阵衬底20中，集成电路被制作在多晶硅薄膜4区域和单晶硅薄膜5区域中，致使制作在各个区域中的各个集成电路的栅长度、栅氧化物膜厚度、电源电压、逻辑电平中的至少一个，根据各个区域而彼此不同。于是，有可能在适当的区域中制作对应于所要求的性质的集成电路。
在液晶显示器有源矩阵衬底20中，集成电路被制作在多晶硅薄膜4区域和单晶硅薄膜5区域中，致使相对于制作在各个区域中的集成电路采取根据各个区域而彼此不同的设计规则。这是基于下列理由：特别是在短沟道长度的情况下，单晶部分中不存在晶粒边界，致使TFT性质的非均匀性很少增大，但在多晶部分中，晶粒边界的影响使TFT性质的非均匀性迅速增大，致使必须相对于各个部分改变设计规则。于是，有可能在适当区域中制作对应于设计规则的集成电路。
注意，在本发明中，得到的单晶硅区域的尺寸由于LSI制造设备的晶片尺寸而受到限制，但此尺寸足以制作(a)其中要求高速度、低功耗、小的不均匀性的高速逻辑、(b)定时发生器、高速DAC(具有电流缓冲器)等。
下面的描述将参照图1(a)-图1(h)来讨论上述有源矩阵衬底20的制造方法。
首先，是为高应变点玻璃的#1737(Corning公司制造的碱土铝硼硅酸盐玻璃的商品名称)被用作绝缘衬底1，并如图1(a)所示，根据等离子体化学气相淀积(以下称为CVD)方法，用SiH4(硅烷)和N2O(一氧化二氮)构成的混合气体，在衬底1的整个表面上淀积厚度约为200nm的二氧化硅膜2。而且，如图1(a)所示，根据采用SiH4气体的等离子体CVD方法，在二氧化硅膜2的整个表面上淀积厚度约为50nm的非晶硅膜3。
辐射准分子激光来加热非晶硅膜3，致使非晶硅膜3被晶化，以便生长多晶硅层，致使形成多晶硅薄膜4。注意，非晶硅膜3的热处理不局限于基于准分子激光器的辐射加热，而可以是基于其它激光器的辐射加热，或可以是采用炉子的热处理。而且，为了促进晶体生长，可以将Ni、Pt、Sn、Pd中的至少一种加入到非晶硅膜3。
如图1(b)所示，对多晶硅薄膜4的预定区域进行腐蚀清除。
接着，借助于预先对单晶硅衬底10的表面进行氧化或在表面上淀积氧化物膜(二氧化硅膜)，来形成厚度约为200nm的二氧化硅膜11，且制备掺有3×1015/cm-3的硼的单晶硅衬底10，其中提供了借助于以预定能量注入剂量不低于1016/cm2，此处为5×1016/cm2的氢离子而得到的氢离子注入层12。根据切割等，单晶硅衬底被切割成比已经经受了腐蚀清除的多晶硅薄膜4的预定区域至少小0.3微米，最好是小0.5微米以上的形状。
在对具有多晶硅薄膜4的衬底和单晶硅衬底10二者进行SC-1清洗之后，面对氢离子注入层12的被切割的单晶硅衬底10的表面，与已经经受腐蚀清除的区域相接触，以便被键合其上。SC-1清洗是一种通常称为RCA清洗的清洗方法，且在SC-1清洗中，冲洗液由氨水、过氧化氢、纯水构成。
然后，在300-600℃下，此处是在大约550℃下，对被键合的衬底进行热处理，并根据激光辐射或包括大约不低于700℃的峰值温度的灯退火，单晶硅衬底10的氢离子注入层12的温度被升高到氢从硅中分解的温度以上，致使单晶硅衬底10以脱落的方式在氢离子注入层处被分离。
用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于用缓冲氢氟酸的湿法腐蚀方法轻度腐蚀大约10nm，来清除剥离之后在绝缘衬底1上留下的单晶硅衬底表面的损伤层。
于是，如图1(d)所示，厚度各约为50nm的多晶硅薄膜4和单晶硅薄膜5就被提供在绝缘衬底1上。注意，在室温下键合衬底之后，在300-350℃下对单晶硅衬底10加热大约30分钟之后，当单晶硅衬底10在大约550℃下以脱落的方式被热分离时，在脱落时减少了剥离的出现。
然后，在大约800℃下执行灯退火1分钟。接着，留下器件的有源区，并用腐蚀方法清除硅薄膜4和5的不必要部分，致使得到图1(e)所示的小岛形。
接着，根据等离子体CVD，用TEOS(原硅酸四乙酯，亦即Si(OC2H5)4)和O2构成的混合气体，淀积厚度约为350nm的二氧化硅膜。根据是为各向异性腐蚀的RIE，淀积的二氧化硅膜被回腐蚀大约400nm。然后，如图1(f)所示，根据等离子体CVD方法，用SiH4和N2O构成的混合气体，形成厚度约为60nm的第二二氧化硅膜6作为栅氧化物膜6。
此时，第一二氧化硅膜图形与单晶硅薄膜图形之间的间距基本上等于第一二氧化硅膜厚度的二倍，致使氧化物膜被留在多晶硅薄膜与单晶硅薄膜图形之间的谷状部分中，从而完全整平衬底。
然后，在与熟知的多晶硅型TFT矩阵衬底制作工艺相同的工艺中进行制作。亦即，如图1(g)所示，在制作由多晶硅、硅化物、或多硅化物构成的栅电极21之后，注入P+和B+离子，并淀积二氧化硅膜(层间绝缘膜)22，且制作接触孔23。然后，如图1(h)所示，在接触孔23中形成金属(AlSi)布线24。
注意，对已经形成在绝缘衬底1上的单晶硅薄膜5和多晶硅薄膜进行基于腐蚀的图形化，以便制作MOS晶体管，并将不低于1015/cm2的P+离子注入到N型MOS晶体管和P型MOS晶体管的一部分源/漏区中。然后根据RTA、激光、以及炉子等进行加热处理，并不仅对多晶硅薄膜4区域，而且对单晶硅薄膜5区域进行金属原子的吸杂，从而得到性质不均匀性小且性质稳定的TFT。
而且，相继形成有用于液晶显示器的氮化硅、树脂整平膜、通孔、以及透明电极，并在单晶硅薄膜区域中制作定时控制器。
而且，在本实施方案中，在借助于加大氢离子的注入能量以便使氢原子的峰值位置更深而增大单晶硅薄膜5的厚度的情况下，当厚度为50-100nm时，情况的变化不大，但当厚度为300-600nm时，TFT的S值逐渐增大，关断电流从而大幅度增加。于是，虽然根据杂质的掺杂密度，必须将单晶硅薄膜5的厚度设定为大约不大于600nm，但最好不大于500nm，不大于100nm更好。
[实施方案2]
下面的描述将参照图2(h)来讨论作为本发明另一实施方案的采用TFT的有源矩阵衬底30。注意，至于与实施方案1的有源矩阵衬底20中相同的元件，其描述从略。
用作半导体器件的有源矩阵衬底30包括：绝缘衬底1；二氧化硅膜32和11；第二二氧化硅膜35；多晶硅薄膜37；单晶硅薄膜34；栅氧化物膜38；栅电极21；层间绝缘膜22；以及金属布线24。
采用是为高应变点玻璃的#1737(Corning公司制造的碱土铝硼硅酸盐玻璃的商品名称)作为绝缘衬底1。
约为350nm的二氧化硅膜32被形成在绝缘衬底1的整个表面上。
厚度约为100nm的第二二氧化硅膜35被形成在绝缘衬底上的二氧化硅膜上，并在第二二氧化硅膜35上形成厚度约为50nm的多晶硅薄膜37，以便被分别淀积在小岛图形上。
而且，在除了多晶硅薄膜37区域之外的区域中，在绝缘衬底1表面上的二氧化硅膜32中形成深度约为150nm的凹陷部分33(见图2(a))。在凹陷部分33的底部表面上形成约200nm的二氧化硅膜11。形状对应于二氧化硅膜11形状的厚度约为50nm的单晶硅薄膜34，被形成在二氧化硅膜11上，以便被淀积在小岛图形上。多晶硅薄膜37区域与单晶硅薄膜34区域分隔开至少0.3微米，最好不小于0.5微米。这防止了诸如Ni、Pt、Sn、Pd之类的金属原子扩散进入单晶硅区域，从而稳定了其性质。
厚度约为60nm的栅氧化物膜36被形成在二氧化硅膜32、多晶硅薄膜37、以及单晶硅薄膜34的整个表面上。
由多晶硅、硅化物、多硅化物等构成的栅电极21，被制作在小岛形多晶硅薄膜37和单晶硅薄膜34的表面上。
而且，如在有源矩阵衬底30中那样，形成了层间绝缘膜22、接触孔23(见图2(g))以及金属布线24。而且，有源矩阵衬底30同样还包括用于液晶显示器的氮化硅、树脂整平膜、通孔、以及透明电极。在多晶硅薄膜区域中，制作用于显示器的驱动器和TFT。在单晶硅薄膜区域中，制作定时控制器。
制作在常规多晶硅区域中的N沟道TFT的迁移率约为100cm2/V·sec。另一方面，在液晶显示器有源矩阵衬底30中，制作在单晶硅区域中的N沟道TFT的迁移率约为500cm2/V·sec。
在液晶显示器有源矩阵衬底30中，不仅制作在多晶硅薄膜37区域中的驱动器，而且制作在多晶硅薄膜37中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜34区域中的器件的定时控制器在3.3V下可稳定地工作。
下面的描述将参照图2(a)-图2(h)来讨论上述有源矩阵衬底20的制造方法。
是为高应变点玻璃的#1737(Corning公司制造的碱土铝硼硅酸盐玻璃的商品名称)被用作绝缘衬底1，并根据等离子体CVD方法，用SiH4和N2O构成的混合气体，在衬底1的整个表面上淀积厚度约为350nm的二氧化硅膜层32。如图2(a)所示，二氧化硅膜层32的预定区域被腐蚀掉大约150nm，以便形成凹陷部分33。
接着，借助于预先对单晶硅衬底10的表面进行氧化或在表面上淀积氧化物膜，来形成厚度约为200nm的二氧化硅膜11，且制备掺有3×1016/cm-3的硼的单晶硅衬底10，其中提供了借助于以预定能量注入剂量不低于1016/cm2的氢离子而得到的氢离子注入层12。单晶硅衬底10被切割成比具有凹陷部分33的区域至少小0.5微米的形状。
如图2(b)所示，在对具有凹陷部分33的绝缘衬底1和单晶硅衬底10二者进行SC-1清洗之后，氢离子从其中已经被注入的氢离子注入表面，被键合到已经经受腐蚀清除的区域，以便被键合其上。
然后，在300-600℃下，此处是在大约550℃下，对被键合的衬底进行热处理，并根据激光辐射或包括大约不低于700℃的峰值温度的灯退火，单晶硅衬底10的氢离子注入层12的温度被升高到氢从硅中分解的温度以上，致使单晶硅衬底10以脱落的方式在氢离子注入层12处被分离。
用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于用缓冲氢氟酸的湿法腐蚀方法轻度腐蚀大约10nm，来清除脱落之后在绝缘衬底1上留下的单晶硅衬底表面的损伤层。于是，如图2(c)所示，厚度约为50nm的多晶硅薄膜34就被提供在绝缘衬底1上。
然后，如图2(d)所示，根据等离子体CVD方法，用SiH4和N2O构成的混合气体，在绝缘衬底1的整个表面上淀积厚度约为100nm的第二二氧化硅膜层35。而且，如图2(d)所示，根据等离子体CVD方法，用SiH4气体，在二氧化硅膜35的整个表面上淀积厚度约为50nm的非晶硅膜36。
辐射准分子激光以加热非晶硅膜36，致使非晶硅膜36被晶化，以便生长多晶硅层，致使形成多晶硅薄膜37，并改善键合强度。
接着，用腐蚀方法清除多晶硅薄膜37的不必要部分以及至少一部分存在于单晶硅薄膜34上的第二二氧化硅膜35。接着，留下器件的有源区，并用腐蚀方法清除硅薄膜的不必要部分，致使得到图1(e)所示的小岛形。
接着，根据等离子体CVD，用TEOS和氧化物构成的混合气体，淀积厚度约为350nm的二氧化硅膜。根据是为各向异性腐蚀的RIE，淀积的二氧化硅膜被回腐蚀大约400nm。然后，如图2(f)所示，根据等离子体CVD方法，用SiH4和N2O构成的混合气体，形成厚度约为60nm的二氧化硅膜38作为栅氧化物膜38。此处，第一二氧化硅膜图形与单晶硅薄膜图形之间的间距基本上等于第一二氧化硅膜厚度的二倍，致使氧化物膜被留在未曾经受小岛形腐蚀的多晶硅薄膜与单晶硅薄膜图形之间的谷状部分中，从而完全整平衬底。
后续的工序以与实施方案1相同的方式执行，其描述从略。
[实施方案3]
下面的描述将讨论作为本发明另一实施方案的采用TFT的有源矩阵衬底。有源矩阵衬底的剖面结构以与实施方案1的有源矩阵衬底20相同的方式安排，故仅仅描述本实施方案有源矩阵衬底与实施方案1的有源矩阵衬底20之间的差别。
本实施方案的多晶硅薄膜43(见图3(d))由晶体生长方向相同的多晶硅构成，因而是一致的，亦即所谓连续晶粒硅。
制作在常规连续晶粒硅区域中的N沟道TFT的迁移率约为200cm2/V·sec。另一方面，在液晶显示器有源矩阵衬底中，制作在单晶硅区域中的N沟道TFT的迁移率约为500cm2/V·sec。
在液晶显示器有源矩阵衬底中，不仅制作在多晶硅薄膜43区域中的驱动器，而且制作在多晶硅薄膜43中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜5区域中的器件的定时控制器在3.3V下可稳定地工作。
下面的描述将参照图3(a)-图3(d)来讨论上述有源矩阵衬底的制造方法。
在本发明的实施方案3中，如在实施方案1中那样，是为高应变点玻璃的#1737(Corning公司制造的碱土铝硼硅酸盐玻璃的商品名称)被用作绝缘衬底1，并根据等离子体CVD方法，用SiH4和N2O构成的混合气体，在绝缘衬底1的整个表面上淀积厚度约为200nm的二氧化硅膜层2。而且，根据等离子体CVD方法，用SiH4气体，在二氧化硅膜2的整个表面上淀积厚度约为50nm的非晶硅膜3。如图3(a)所示，根据等离子体CVD方法，用SiH4和N2O构成的混合气体，在非晶硅膜3的整个表面上淀积厚度约为200nm的第二二氧化硅膜41。
根据腐蚀方法，在上层第二二氧化硅膜41的预定区域中形成窗口部分。然后，为了控制窗口部分中非晶硅膜3表面的亲水性，如图3(b)所示，在非晶硅膜3表面上形成二氧化硅膜42，并用乙酸镍水溶液甩涂二氧化硅薄膜42的表面。
接着，在600℃下进行12小时固相生长，从而生长出晶体生长方向一致的多晶硅，亦即生长出所谓连续晶粒硅，以便形成多晶硅薄膜43。而且，清除多晶硅薄膜43上的第二二氧化硅膜41和42。然后，用腐蚀方法清除多晶硅薄膜43的预定区域。
接着，借助于预先对单晶硅衬底10的表面进行氧化或在表面上淀积氧化物膜，来形成厚度约为200nm的二氧化硅膜11，且制备具有借助于以预定能量注入剂量为5×1016/cm2的氢离子而得到的氢离子注入层12的单晶硅衬底10。单晶硅衬底被切割成比其中多晶硅薄膜43已经经受了腐蚀清除的预定区域至少小0.3微米，最好是不小于0.5微米的形状。
在对具有多晶硅薄膜43的衬底和单晶硅衬底10二者进行SC-1清洗之后，面对氢离子注入层12的单晶硅衬底10的表面，与已经经受腐蚀清除的区域相接触，以便被键合其上。此时，多晶硅薄膜43与单晶硅衬底10分隔开至少0.3微米，最好是不小于0.5微米。这防止了诸如Ni、Pt、Sn、Pd之类的金属原子扩散进入单晶硅区域，从而稳定了其性质。
然后，在300-600℃下，此处是在大约550℃下，对被键合的衬底进行热处理，并根据激光辐射或包括大约不低于700℃的峰值温度的灯退火，单晶硅衬底10的氢离子注入层12的温度被升高到氢从硅中分解的温度以上，致使单晶硅衬底10以脱落的方式在氢离子注入层12处被分离。
用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于用缓冲氢氟酸的湿法腐蚀方法轻度腐蚀大约10nm，来清除脱落之后在绝缘衬底1上留下的单晶硅衬底10表面的损伤层。于是，如图3(d)所示，厚度各约为50nm的多晶硅薄膜43和单晶硅薄膜5就被提供在绝缘衬底上。
接着，用腐蚀方法清除多晶硅薄膜43上的不必要部分以及存在于单晶硅薄膜5上的第二二氧化硅膜的至少一部分。而且，用腐蚀方法，在小岛形中清除多晶硅薄膜43和单晶硅薄膜5的不必要部分，以便对应于器件的形状。接着，留下器件的有源区，并用腐蚀方法清除硅薄膜的不必要部分，致使得到小岛图形。
接着，根据等离子体CVD，用TEOS和O2构成的混合气体，淀积厚度约为350nm的二氧化硅膜。根据是为各向异性腐蚀的RIE，淀积的二氧化硅膜被回腐蚀大约400nm。然后，根据等离子体CVD方法，用SiH4和N2O构成的混合气体，形成厚度约为60nm的二氧化硅膜(未示出)作为栅氧化物膜。此处，第一二氧化硅膜图形与单晶硅薄膜图形之间的间距基本上等于第一二氧化硅膜厚度的二倍，致使氧化物膜被留在多晶硅薄膜与单晶硅薄膜图形之间的谷状部分中，即在间隙部分上形成侧壁，致使间隙部分平滑，从而完全整平衬底。
接着，在器件有源区附近的二氧化硅膜中，形成窗口部分，并注入高剂量的P+离子(15keV，5×1015/cm2)，以便对为了促进二氧化硅膜晶体生长而加入到掩模中的Ni进行吸杂，并根据RTA方法，在大约800℃下进行1分钟热处理。虽然提供了物理空间以防止Ni原子在处理时扩散进入单晶硅，但少量的Ni原子还是有可能混入到单晶硅中，致使最好也对单晶硅的有源区进行吸杂，但在空间优先的情况下，就设计而言可以省略吸杂。
后续的工序以与实施方案1相同的方式执行，其描述从略。
[实施方案4]
下面的描述将讨论作为本发明另一实施方案的采用TFT的有源矩阵衬底50。有源矩阵衬底50以与实施方案1的有源矩阵衬底20相同的方式安排，故仅仅描述有源矩阵衬底50与有源矩阵衬底20之间的差别。
有源矩阵衬底20中的二氧化硅膜2的厚度约为200nm。另一方面，本发明的有源矩阵衬底50中的二氧化硅膜52的厚度约为350nm，且形成有深度约为150nm的凹陷部分55(见图4(b))。
而且，有源矩阵衬底20中的二氧化硅膜11的厚度约为200nm。另一方面，本发明的有源矩阵衬底50的二氧化硅膜61的厚度约为400nm。
制作在常规多晶硅区域中的N沟道TFT的迁移率约为100cm2/V·sec。另一方面，在液晶显示器有源矩阵衬底50中，制作在单晶硅区域中的N沟道TFT的迁移率约为500cm2/V·sec。
在液晶显示器有源矩阵衬底50中，不仅制作在多晶硅薄膜54区域中的驱动器，而且制作在多晶硅薄膜54中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜55区域中的器件的定时控制器在3.3V下可稳定地工作。
而且，其上已经形成有厚度约为400nm的二氧化硅膜61的单晶硅衬底60，被用于本实施方案。与其中采用具有大约200nm的二氧化硅膜11的单晶硅衬底10的实施方案1中TFT阈值不均匀性为0.3V(±σ)的情况相比，在本实施方案中已经得到的TFT阈值不均匀性约为0.15V(±σ)，是前述数值的一半，致使改善了工作稳定性，特别是在低的电压下。这是基于下列原因：上述安排降低了固定电荷的影响，这些电荷由下列因素引起：(a)彼此键合的单晶硅衬底与玻璃衬底之间的界面上的沾污，或(b)晶格形变和不完整性。当二氧化硅膜61更厚时，阈值不均匀性进一步降低，但就(a)二氧化硅膜制作工艺的效率(氧化所用的时间)以及(b)高度差异的调整而言，适当的数值约为200-400nm。在主要关注不均匀性的情况下，适当的数值约为400nm，而在主要关注差异和效率的情况下，适当的数值约为200nm。
在差异不引起问题的情况下，不小于400nm无疑是较好的。
下面的描述将参照图4(a)-图4(h)来讨论上述有源矩阵衬底50的制造方法。
是为高应变点玻璃的#1737(Corning公司制造的碱土铝硼硅酸盐玻璃的商品名称)被用作绝缘衬底1，并根据等离子体CVD方法，用SiH4和N2O构成的混合气体，在绝缘衬底1的整个表面上淀积厚度约为350nm的二氧化硅膜52。如图4(a)所示，根据等离子体CVD方法，采用SiH4气体，在二氧化硅膜52的整个表面上淀积厚度约为50nm的非晶硅膜53。
辐射准分子激光来加热非晶硅膜53，致使非晶硅膜53被晶化，以便生长多晶硅层，致使形成多晶硅薄膜54。
如图4(b)所示，根据腐蚀方法，部分地清除预定区域中的多晶硅薄膜54和二氧化硅膜52，致使形成深度约为200nm的凹陷部分55。
接着，借助于对单晶硅衬底60的表面进行氧化或在表面上淀积氧化物膜，来形成厚度约为400nm的二氧化硅膜61，且制备已经以预定能量注入了剂量为5×1016/cm2的氢离子的氢离子注入层62的单晶硅衬底60。
单晶硅衬底60被切割成比凹陷部分55的形状小0.5微米的形状。
在对具有多晶硅薄膜54的衬底1和单晶硅衬底60二者进行SC-1清洗之后，面对氢离子注入层62的被切割的单晶硅衬底60的表面，与凹陷部分55的底部表面相接触，以便被键合其上。
然后，在300-650℃下，此处是在大约550℃下，对被键合的衬底进行热处理，并根据激光辐射或包括大约不低于700℃的峰值温度的灯退火，单晶硅衬底60的氢离子注入层62的温度被升高到氢从硅中分解的温度以上，致使单晶硅衬底60以脱落的方式在氢离子注入层62处被分离。
用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于用缓冲氢氟酸的湿法腐蚀方法轻度腐蚀大约10nm，来清除剥离之后在绝缘衬底1上留下的单晶硅衬底10表面的损伤层。
于是，如图4(d)所示，厚度各约为50nm的多晶硅薄膜54和单晶硅薄膜55就被提供在绝缘衬底1上。
然后，在大约800℃下执行灯退火1分钟。接着，留下器件的有源区，并用腐蚀方法清除硅薄膜54和55的不必要部分，致使得到图4(e)所示的小岛图形。
接着，根据等离子体CVD方法，用TEOS和O2构成的混合气体，淀积厚度约为350nm的第一二氧化硅膜。根据是为各向异性腐蚀的RIE，淀积的二氧化硅膜被回腐蚀大约400nm。然后，如图4(f)所示，根据等离子体CVD方法，用SiH4和N2O构成的混合气体，形成厚度约为60nm的二氧化硅膜56作为栅氧化物膜。
然后，在与实施方案1相同的工艺中制作TFT。
[实施方案5]
下面的描述将讨论作为本发明另一实施方案的采用TFT的有源矩阵衬底。有源矩阵衬底的结构以与实施方案4的有源矩阵衬底相同的方式安排，故仅仅描述本实施方案的有源矩阵衬底与实施方案4的有源矩阵衬底之间制造方法的差别。
在实施方案4中，制备有已经以预定能量注入了剂量为5×1016/cm2的氢离子的单晶硅衬底60。另一方面，在本实施方案中，制备有已经以预定能量注入了剂量为3×1016/cm2的氢离子的单晶硅衬底。
而且，在实施方案4中，以脱落的方式在氢离子注入部分62处分离单晶硅，并在得到单晶硅薄膜55之前，于大约550℃下进行热处理。另一方面，在本实施方案中，在形成多晶硅层时，辐射大约60-80％的准分子激光器能量，并在多晶硅层生长过程中对整个表面进行辐照，致使表面被整个地加热。
制作在常规多晶硅区域中的N沟道TFT的迁移率约为100cm2/V·sec。另一方面，在液晶显示器有源矩阵衬底中，制作在单晶硅区域中的N沟道TFT的迁移率约为600cm2/V·sec。注意，在实施方案4的液晶显示器有源矩阵衬底中，制作在常规单晶硅区域中的TFT的迁移率约为500cm2/V·sec。这一迁移率的差异是由下列原因引起的：由于在本实施方案中得到的单晶硅薄膜处于氢离子的注入量被减小的条件下，故有可能降低注入氢离子时造成的单晶硅的损伤，致使改善了TFT的性质。
而且，在液晶显示器有源矩阵衬底中，不仅制作在多晶硅薄膜区域中的驱动器，而且制作在多晶硅薄膜中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜区域中的器件的定时控制器在3.3V下可稳定地工作。
[实施方案6]
下面的描述将讨论作为另一实施方案的采用TFT的有源矩阵衬底。此有源矩阵衬底的结构与实施方案1的有源矩阵衬底的结构是相同的，故其描述从略。
在本实施方案中，制作在多晶硅区域中的TFT的栅长度被设定为5微米，而制作在单晶硅区域中的TFT的栅长度被设定为0.8微米。制作在多晶硅区域中的TFT的栅氧化物膜厚度被设定为80nm，而制作在单晶硅区域中的TFT的栅氧化物膜厚度被设定为50nm。当这些TFT分别在8V和3V的电源电压下工作时，其工作被稳定。
然而当栅长度为0.8微米的TFT被制作在多晶硅区域中且工作于3V下，此TFT的性质变化，且衬底承受源漏之间压力的能力不足，致使常常制造出无法使用的衬底。
而且，当栅长度为1.5微米的TFT被制作在多晶硅区域中且工作于3V下时，在阈值电压及其变化方面存在着一些实际问题。
本发明被这样描述之后，显然可以作出各种改变。这些改变不被认为偏离了本发明的构思和范围，且对本技术领域的熟练人员来说，显然所有这些修正都被认为包括在下列权利要求的范围内。
而且，本发明的各个实施方案不局限于这些内容，而是不言自明，例如多晶硅的形成方法、或层间绝缘膜的材料、层间绝缘膜的厚度等能够用本技术领域一般熟练人员所知的方法来实现。而且，不言自明，提出用于相同目的的其它材料导致相同的效果。
[实施方案7]
下面的描述参照图5-图8来讨论本发明的一个实施方案。
图5是作为本发明一个实施方案所描述的SOI衬底201的剖面图。此SOI衬底201用灵活切割方法制造成：单晶二氧化硅膜203被层叠在是为非晶非碱性玻璃衬底的高应变点非碱性玻璃衬底202的表面上，且热氧化的单晶硅薄膜205被键合到此表面。
在图5中，单晶硅薄膜205小于高应变点非碱性玻璃衬底202，这来自通常出售的高应变点非碱性玻璃衬底与硅晶片之间的一种尺寸关系。于是，单晶硅薄膜205可以同高应变点非碱性玻璃衬底202一样大。而且，图5仅仅是模型图，致使厚度关系不是事实上的。通常，高应变点非碱性玻璃衬底202的厚度约为0.7mm，而二氧化硅膜203和204的厚度约为50-300nm。
而且，单晶硅薄膜205的厚度约为40-200nm。当单晶硅薄膜205的厚度，亦即氢离子的注入深度是例如200nm薄时，有可能得到已经完全耗尽的晶体管，致使有可能大幅度改善性质，并使工艺方便。同时，当厚度小于40nm时，沿厚度造成大的不均匀性，致使制造中的安全系数下降。于是，上述设定值使得能够保持安全系数，致使有可能得到高的元件性质。
图6示出了单晶硅片206未曾被键合到高应变点非碱性玻璃衬底202的情况。如图6所示，在用诸如化学气相淀积(CVD工艺)之类的成膜工艺得到薄膜的情况下，单晶硅片的二氧化硅膜204仅仅被形成在单晶硅片206的表面上。在用稍后描述的热氧化工艺来成膜的情况下，膜被形成在单晶硅片206的前后二个表面上。而且，当单晶硅片206被灵活切割工艺分离时，正面侧上的二氧化硅膜也被清除，致使导致图5所示的单晶硅薄膜205。
图7(a)-图7(g)示出了上述SOI衬底201的制造过程。高应变点非碱性玻璃衬底202的亲水性原本不足，致使如图7(a)-图7(b)所示形成厚度为50-300nm的二氧化硅膜203，以便提高亲水性。可以如下形成膜：将TEOS(原硅酸四乙酯)气体和氧气送入真空工作室，并根据例如等离子体化学气相淀积(等离子体CVD)进行等离子体放电。在等离子体CVD中，借助于由等离子体放电激发材料气体而形成膜，致使等离子体CVD适合于在温度不能被提高到不低于600℃的高应变点非碱性玻璃衬底202上形成膜。成膜工艺被具体详述如下。
用作材料气体的TEOS气体和氧气被送到真空工作室中，真空度被调整到133-1330Pa。衬底温度被保持在大约200-400℃。放置衬底的板也用作高频电源的电极，处于射频频带(RF频带)内的13.56MHz的高频被施加在另一电极和板之间，以便引起等离子体放电。高频功率密度约为0.1W/cm2。由于等离子体放电，故有可能在大约1分钟内形成厚度约为50-300nm的二氧化硅膜203。
此处，等离子体频率不一定要限制为RF频带，也可以是微波频带(大约2.456GHz)。而且，高应变点非碱性玻璃衬底202的亲水性不足是由其化学组成引起。二氧化硅在亲水性方面是优异的，但仅仅在衬底中包含50％，致使导致亲水性不足。如上所述，涂敷了上述厚度的二氧化硅膜203，致使有可能得到足够的亲水性。
同时，单晶硅片206为6、8、12英寸的碟状。而且，通常掺有一定浓度的诸如硼和磷之类的杂质，且其电阻率被设定为例如10Ωcm的低电阻率。最可能的晶体取向是(100)面。如图7(c)-7(d)所示，用热氧化等方法制作厚度约为50-300nm的二氧化硅膜204，致使杂质不从表面弥散。可以用干氧氧化方法作为此热氧化方法，但在工艺中的氧化速度慢，致使需要很长时间来形成厚度为300nm的氧化物膜。于是，可以执行氧化速度快的热解氧化或蒸汽氧化之类的工艺。
然后，如图7(e)所示，注入氢离子。如何进行注入的例子如下：加速电压为12-36kV，而注入量为4-6×1016/cm-2。如参考号210所示，氢离子的注入引起在单晶硅片206的位于加速电压所预定的深度(如上所述为40-200nm)处的表面上形成氢离子注入部分。
用借助于以纯水稀释氨水和过氧化氢溶液得到的所谓SC-1溶液，对已经以这种方式制备的高应变点非碱性玻璃衬底202和单晶硅片206进行冲洗，以便清除其表面上的颗粒并激活表面。SC-1溶液的准备方法如下：以1∶2∶12之类的含量比混合28％的市售氨水、35％的过氧化氢溶液、以及电阻率不低于10MΩcm的纯水。将高应变点非碱性玻璃衬底202和单晶硅片206浸入在SC-1溶液中1-10分钟，以便清除表面上的颗粒。然后用流动的纯水冲洗大约10分钟，以便从表面清除溶液，并用甩干机等使表面干燥。
当已经用这种方式冲洗过的高应变点非碱性玻璃衬底202与单晶硅片206彼此靠近时，范德瓦尔斯力就将它们彼此键合。图7(f)示出了这一情况。此时，单晶硅片206的上侧面朝下，且从中已经注入了氢离子的氢离子注入表面被键合在高应变点非碱性玻璃衬底202上。在以最佳方式执行冲洗，且表面上的颗粒被清除并充分激活的情况下，键合所需的力很小(例如几百克)。为此，基于范德瓦尔斯力的吸引力反比于原子间距的6次方变化。当表面上的原子彼此靠近到距离能够与固体原子间距可比拟时，表面就彼此键合。在高应变点非碱性玻璃衬底202是透明衬底的情况下，借助于观察背面干涉颜色消失，有可能识别衬底彼此键合的情况。
如上所述，借助于将高应变点非碱性玻璃衬底202和单晶硅片206彼此靠近，使之彼此键合，并对其进行热处理，致使单晶硅片206已经以这种方式与高应变点非碱性玻璃衬底202的键合成为化学上完整的键。亦即，表面上的氢被热耗散，且衬底上原子的自由键彼此连接，致使增强了粘附性。本发明的发明人证实了这种键合与Tokukaihei11-163363(日本专利)不同，是在不低于300℃的温度下进行，而不要求800-1200℃的高温。同时，用作衬底的高应变点非碱性玻璃的应变点不高于700℃，致使当衬底在更高的温度下被加热时，衬底被形变。于是，在如本发明这样采用高应变点非碱性玻璃作为衬底的情况下，为了增强粘附性而执行热处理的最高温度被限制在大约650℃，且本发明的发明人证实了，即使当最高温度为600℃时，也有可能得到足够的键合强度。
已经彼此键合的高应变点非碱性玻璃衬底202和单晶硅片206之间界面处的键合强度为每平方厘米1×105达因。这一数值与CVD装置形成的薄膜的键合强度可比拟。借助于进行从端部剥离被键合的单晶硅薄膜205的实验来评估键合强度。根据“弹性理论”(LD Landau和EM Lifshitz著，Tsunezo Sato译，Tokyo Tosyo(日本)出版)，当薄膜(厚度为h)借助于反抗分离表面上的表面附着的外力而被从物体剥离时，α(单位长度的键合强度)由下式表示。
α = Eh 3 24 ( 1 - σ 2 ) ( ∂ 2 ξ / ∂ x 2 ) 2
此处，E是杨式模量，σ是泊松比，h是薄膜厚度，x是薄膜被键合于其上的平坦表面的水平方向轴，而ζ是沿薄膜垂线方向被剥离的膜的位移。借助于计算沿垂线方向的位移ζ对x轴的二阶偏微分系数而得到键合强度。
而且，当执行用来增强键合强度的热处理时，玻璃衬底的热膨胀系数大于单晶硅片206的热膨胀系数，在稳定地键合它们方面是重要的。室温下硅的热膨胀系数约为2.6×10-6/℃，而在500℃下约为4.1×10-6/℃。同时，高应变点非碱性玻璃衬底由在室温到700℃范围内能够得到热膨胀系数与单晶硅相同的或更高的衬底的材料制成，例如由碱土铝硼硅酸盐玻璃、钡铝硼硅酸盐玻璃、碱土锌铅铝硼硅酸盐玻璃、或碱土锌铝硼硅酸盐玻璃制成，且在50-300℃的温度范围内的热膨胀系数为4.7×10-6/℃。于是，在50-300℃的温度范围内，高应变点非碱性玻璃衬底202的热膨胀系数就高于单晶硅的热膨胀系数。注意，在本发明中，非晶非碱性玻璃衬底包含不多于1％的碱金属，具体的例子是Corning公司制造的#1737。
将彼此键合的高应变点非碱性玻璃衬底202和单晶硅片206置于热处理炉子中，它们从而被弯曲。图8示出了这一状态。当它们在上述热膨胀系数关系下被暴露于热处理的高温中时，高应变点非碱性玻璃衬底202沿凸出方向向下弯曲。此时，位于被范德瓦尔斯力键合到单晶硅片206的高应变点非碱性玻璃衬底202附近的单晶硅片206，沿水平方向被拉伸，但高应变点非碱性玻璃衬底202沿凸出方向向下被弯曲，致使当单晶硅片206被从端部剥离时施加的力与高应变点非碱性玻璃衬底202被弯曲的方向完全相同。这引起当单晶硅片206被剥离键合表面时施加的力被抵消，致使单晶硅片206不被剥离。这导致键合。图8示出了大约600℃下的这种情况。
但除非氢离子注入部分210被加热到不低于600℃，不导致氢脆引起的氢离子注入部分210上的氢离子的分离。于是，借助于在600℃下加热氢离子注入部分210，有可能执行(a)用来增强键合强度的热处理，以及(b)用来同时有效地分离单晶硅片206的热处理。其例子如下：当在600℃下进行30-60分钟热处理时，键合表面的键合强度被增强，且单晶硅片206在氢离子注入部分210处被分离。图5和图7(g)示出了这一状态。
当在进行热处理过程中执行TDS(温度解吸附光谱术)评估时，有可能观察到氢在明显高于300℃下离开单晶硅片206或二氧化硅膜203和204表面的情况。当氢离开时，氢从单晶硅片206的氢离子注入部分210急剧地耗散，单晶硅片206从而被分离成单晶硅薄膜205和单晶硅片206a，致使有可能得到高应变点非碱性玻璃衬底202上的单晶硅薄膜205。借助于执行上述工艺，提供了SOI衬底201，它包括厚度约为40-200nm的单晶硅薄膜205。重要的是，制作在这种厚度范围内的晶体管的沟道部分被完全耗尽。
注意，上述的描述讨论了在单个阶段中执行的热处理。但也可以借助于执行多个阶段中的热处理来增强键合强度。确切地说，可以分别执行用来增强键合强度的热处理(温度范围为300-550℃)以及用于分离的热处理。在此情况下，如上所述，在不低于300℃下，键合强度被增强。于是，在300-550℃的温度下执行用来增强键合强度的第一热处理，其中单晶硅片206在例如不超过15分钟的短时间内，在氢离子注入部分210处不被分离。因此，在600-700℃下执行第二热处理，致使有可能减少次品的数量，在这些次品中，膜从键合表面剥离，且单晶硅片206本身在热处理之后剥离。
而且，上述描述示出了采用电炉来进行热处理的例子，但也可以利用根据例如激光的光(灯)退火的包括峰值温度大约不低于850℃的瞬时加热退火方法来执行热处理。当高应变点玻璃衬底202在电炉中被加热到应变点以上时，发生高应变点玻璃衬底202的收缩。另一方面，采用灯等的快速热退火或采用激光的热退火(激光退火)防止了整个衬底的收缩，并引起退火的部分被加热，从而改善了晶化或分离效率。而且，有可能改善SOI衬底201的制造产率。
在高应变点非碱性玻璃衬底202由可透射可见光的材料制成的情况下，例如上述方法制造的SOI衬底201被如下加工：在单晶硅薄膜205层上制作薄膜晶体管，以便用于TFT液晶显示器(LCD)、TFT有机电致发光(OLED即有机发光二极管)等。本发明的SOI衬底201被引入到这种有源矩阵驱动的显示平板中，致使有可能均匀、稳定、并改善晶体管的性质。结果，也有可能将有源矩阵驱动器、外围驱动器、定时控制器等集成为一个系统。而且，单晶硅片206被键合到所要求的部分，致使有可能覆盖大尺寸衬底。
如上所述，借助于将用灵活切割工艺得到的单晶硅薄膜205键合到衬底，来制造本发明的SOI衬底201，且即使在300℃下键合，此SOI衬底201也有可能得到足够的键合强度。基于这一性质，是为非晶碱金属玻璃衬底的高应变点非碱性玻璃衬底202被用作此衬底。
于是，不必使用其组分已经被调整的晶化玻璃或耐热玻璃，致使有可能利用通常用于有源矩阵驱动的液晶平板的高应变点非碱性玻璃以低的成本来制造SOI衬底。而且，由于执行热处理的温度低，故有可能防止碱金属扩散进入半导体层几位数。于是，有可能制作比常规情况薄的用来防止弥散的二氧化硅膜203和204，致使有可能改善产率。
而且，采用了其热膨胀系数在从室温到700℃范围内与单晶硅同样高或更高的高应变点非碱性玻璃衬底。致使在执行用来(a)在600℃的最高温度下将单晶硅片206分离成单晶硅薄膜205以及(b)加强单晶硅片206与高应变点非碱性玻璃衬底202之间的键合强度的热处理时，有可能防止衬底破裂并防止单晶硅薄膜205被剥离。
上述描述讨论了最可能具有(100)面的单晶硅片206，但也有可能用同样的方式来制造包括例如(110)面和(100)面的其它晶体取向的一开始就具有平坦得无须对表面进行研磨的硅膜表面的SOI衬底。
而且，与(100)面的SOI衬底相比，在(110)面的SOI衬底中，最大数目的彼此最近邻原子被排列在(110)面上。于是，当制备单晶硅片206时，被分离的表面非常平坦，致使有可能减少制作在SOI衬底201上的硅晶体管中的有缺陷部分的百分比。
而且，当采用(111)面的SOI衬底时，分离表面完全相同于单晶硅的解理表面，彼此最近邻的原子存在着稍微偏离(111)面的角度。于是，当单晶硅片206被分离时，被分离的表面非常平坦，致使有可能减少制作在SOI衬底201上的硅晶体管中的有缺陷部分的百分比。
[实施方案8]
下面的描述将参照图9(a)和图10来讨论本发明的另一个实施方案。
图9(a)-9(h)各示出了作为本发明另一个实施方案的制造SOI衬底211的过程。SOI衬底211与前述SOI衬底201相似，相同的参考号表示相应的部分，其描述从略。值得注意的是，如图9(h)所示，在SOI衬底211中，多晶硅薄膜212和单晶硅薄膜205被制作在同一个高应变点非碱性玻璃衬底202上。
首先，如图9(a)和图9(b)所示，根据等离子体化学气相淀积(PECVD)方法，在高应变点非碱性玻璃衬底202上形成厚度约为300nm的绝缘膜213作为下方涂敷膜。下方涂敷膜的顶层有亲水性优异的二氧化硅膜制成。接着，如图9(c)所示，根据PECVD方法，形成厚度约为30-200nm的非晶硅膜214，并在400-500℃下对非晶硅膜214进行去氢化退火，以便对非晶硅膜214去氢。然后，如图9(d)和图9(e)所示，用准分子激光器熔融并晶化(激光晶化)其上要用非晶硅膜214制作TFT的区域214a，致使形成多晶硅薄膜212。重要的是，此时多晶硅薄膜212的厚度对应于稍后形成的单晶硅薄膜205的厚度，例如40-200nm。
在执行激光晶化之后，如图9(e)-9(f)所示，用腐蚀方法清除单晶硅薄膜205与之键合的区域214b的硅膜。此时，在关注多晶硅薄膜212的表面由于与光抗蚀剂接触而被沾污的情况下，在涂敷光抗蚀剂之前，在多晶硅薄膜212的表面上形成厚度约为30-100nm的二氧化硅膜。而且，若有需要，则对部分多晶硅薄膜212进行沿绝缘膜213厚度方向的腐蚀清除，致使单晶硅薄膜205的厚度与多晶硅薄膜212的厚度完全相同。
接着，已经注入了氢离子的单晶硅片206被切割成一定形状，以便覆盖已经经受过腐蚀清除的区域214b，且如图9(g)-9(h)所示，单晶硅片206被键合到已经经受过图7(f)-7(g)中那样的腐蚀清除的区域214b，并在大约600℃下进行热处理，致使单晶硅片206在氢离子注入部分210处被分离。这就得到单晶硅薄膜205。
即使当存在薄膜205和212二者时，或当如SOI衬底201那样仅仅存在单晶硅薄膜205时，制作TFT的工艺也如图10所示。图10是采用SOI衬底211的薄膜晶体管221的剖面图例子。下面的描述简要地说明了制作薄膜晶体管221的过程。首先，对应于制作的晶体管的尺寸，对薄膜205和212进行图形化。接着，形成栅绝缘膜222。主要由二氧化硅组成的膜最适合于用作栅绝缘膜222，且其厚度例如为30-200nm。当在200-400℃下形成栅绝缘膜222时，栅绝缘膜222的密度变差，致使在成膜之后在600℃下对栅绝缘膜222进行致密化退火。此致密化退火还将已经注入氢离子的多晶硅膜的结晶物质恢复成无氢离子的结晶物质。
然后，形成厚度约为300nm的栅电极膜223，并对栅电极膜223进行图形化，以便被适当地成形。而且，栅电极膜223被用作掩模，并将离子注入到薄膜205和212中，致使形成n+或p+区224。此时，在本发明中，单晶硅薄膜205的厚度被设定为不大于200nm，致使有可能完全耗尽沟道区225。
接着，在形成厚度约为400nm的层间绝缘膜226之后，在能够与源/漏电极接触的位置提供孔。然后，形成厚度约为400nm的源/漏金属膜227，并对源/漏金属膜227进行图形化。根据情况而安排n型MOSFET，以便在注入时具有LDD结构，从而得到高可靠性。
在以这种方式制造的薄膜晶体管221中，在借助于键合和分离得到单晶硅薄膜205的部分中，用作沟道部分的硅膜是单晶硅膜，致使不存在来自多晶硅薄膜212中遇到的晶粒边界的导电，从而得到最佳的性质。而且，单晶硅薄膜205上的所有晶体管的性质是均匀的。于是，在LCD显示器中采用上述部分的情况下，这被用作源驱动器部分或外围电路。另一方面，用多晶硅薄膜212形成的薄膜晶体管部分，被用作性质比较差的图象元件或栅驱动器部分。
根据本发明人提出的制造结果，单晶硅晶体管如下：在NMOSFET中，场效应迁移率为500cm2/V·sec，阈值为1.0V，关断电流为1×10-12A，而在PMOSFET中，场效应迁移率为250cm2/V·sec，阈值为-1.0V，关断电流为1×10-12A，致使得到均匀性优异的薄膜晶体管。
利用上述安排，有可能得到被键合的单晶硅薄膜205的区域214b的高度与多晶硅薄膜212的区域214a的高度基本上相等的SOI衬底211。结果，有可能对区域214a和214b同时执行包括小岛形腐蚀的后续各个工艺。而且，形成了台阶小的晶体管的电路，致使在液晶平板的情况下，此方法在控制单元厚度方面是有优点的。
[实施方案9]
下面的描述将参照图11(a)-11(h)以及图16来讨论本发明的一个实施方案。
图11(a)-11(h)各示出了根据本实施方案的制造有源矩阵衬底320(半导体器件)的工艺的例子。如图11(h)所示，有源矩阵衬底320包括：绝缘衬底301；二氧化硅膜302和311；多晶硅薄膜304；单晶硅薄膜305；栅氧化物膜306；栅电极321；层间绝缘膜322；以及金属布线324。有源矩阵衬底320还包括用作开关元件的薄膜晶体管(TFT)。有源矩阵衬底320被用于例如液晶显示器件等中。
绝缘衬底301由高应变点玻璃制成。此处，是为由碱土铝硼硅酸盐玻璃制成的高应变点玻璃的代码1737(商品名称，由Corning公司制造)，被用作绝缘衬底301。
注意，对绝缘衬底301的材料没有特别的限制，而是有可能采用下列的材料：钡铝硼硅酸盐玻璃、硼硅酸盐玻璃、碱土锌铅铝硼硅酸盐玻璃、以及碱土锌铝硼硅酸盐玻璃，这些都是高应变点玻璃。
二氧化硅膜302被形成在绝缘衬底301的基本上整个表面上。二氧化硅膜302的厚度约为100nm。
多晶硅薄膜304和二氧化硅膜311被形成在二氧化硅膜302上。多晶硅薄膜304被形成为小岛形，且其厚度约为50nm。二氧化硅膜311被形成在二氧化硅膜302上，以便不位于多晶硅薄膜304区域，成小岛形，且其厚度约为200nm。单晶硅薄膜305被形成在二氧化硅膜311上，以便具有与二氧化硅膜311相同的形状，成小岛形。单晶硅薄膜305的厚度约为50nm。
彼此邻近的多晶硅薄膜304区域和单晶硅薄膜305区域，被彼此分隔开至少0.3微米，最好不小于0.5微米。
这防止了稍后所述多晶硅薄膜304制作工艺中所用的诸如Ni、Pt、Sn、Pd之类的金属原子扩散到单晶硅区域中，从而稳定了其性质。
由二氧化硅组成的栅氧化物膜306被形成在由二氧化硅膜302、多晶硅薄膜304、以及单晶硅薄膜305的表面构成的整个表面上。栅氧化物膜306的厚度约为60nm。
栅电极321被形成在小岛形多晶硅薄膜304和单晶硅薄膜305表面上的栅氧化物膜306上。栅电极321由多晶硅和硅化钨构成。注意，对栅电极321的材料没有特别的限制，而是可以采用例如多晶硅、其它的硅化物或多硅化物、高熔点金属等。
由二氧化硅组成的层间绝缘膜322被形成在具有栅电极321的栅氧化物膜306的整个表面上。但层间绝缘膜322具有接触孔323(见图11(g))作为窗口，而由AlSi之类的金属组成的金属布线324，被形成在接触孔323上。金属布线324从小岛形多晶硅薄膜304和单晶硅薄膜305的表面延伸。
而且，有源矩阵衬底320包括用于液晶显示器的SiNx(氮化硅)(未示出)、树脂整平膜、通孔、透明电极等。而且，制作有定时控制器和微处理器等，其中用于显示器的驱动器和TFT被制作在多晶硅薄膜区域，而定时控制器控制着驱动器执行驱动的时刻。当然，驱动器可以由单晶硅制成。在此情况下，性能被进一步改善，且器件区可以更小，得到最佳的单元，并实现了低功耗，但成本更高，致使要根据使用目的来进行选择。
下面的描述将参照图11(a)-11(h)来讨论有源矩阵衬底320的制造方法。
首先，根据等离子体化学气相淀积(以下称为P-CVD)方法，用TEOS(原硅酸四乙酯，亦即Si(OC2H5)4)和O2(氧)，在由代码1737(由Corning公司制造)组成的绝缘衬底301的整个表面上淀积厚度约为100nm的二氧化硅膜302。
接着，根据P-CVD，用SiH4气体，在二氧化硅膜302上淀积厚度约为50nm的非晶硅膜303(见图11(a))。
而且，辐射准分子激光，以加热非晶硅膜303，致使非晶硅膜303被晶化，以便生长多晶硅层，致使形成多晶硅薄膜304。
注意，用来形成多晶硅薄膜304的非晶硅膜303的热处理不局限于基于准分子激光的辐射加热，而可以是基于其它激光的辐射加热，或可以是采用例如炉子的热处理。而且，为了促进晶体生长，可以将Ni、Pt、Sn和Pd中的至少一种加入到非晶硅膜303。
接着，对多晶硅薄膜304的预定区域进行腐蚀清除(图11(b))。
同时，制备单晶硅衬底310。在单晶硅衬底310中，借助于预先对单晶硅衬底310的表面进行氧化或在表面上淀积氧化物膜(二氧化硅膜)而形成厚度约为200nm的二氧化硅膜311。而且，在已经掺有每立方厘米3×1015的硼的单晶硅衬底310中，提供有借助于以预定能量(此处约为24keV)注入剂量不低于每平方厘米1016，此处是剂量为每平方厘米5×1016的氢离子而得到的氢离子注入部分312。根据硼杂质的浓度，N沟道TFT的阈值被设定为适当的数值。
而且，根据切割或KOH之类的各向异性腐蚀，单晶硅衬底310被切割成比已经被腐蚀清除的多晶硅薄膜304的预定区域小至少0.3微米，最好是小0.5微米以上的形状。
接着，在具有多晶硅薄膜304的衬底和单晶硅衬底310二者经受SC-1清洗以便清除颗粒并激活表面之后，面向氢离子注入部分312的被切割的单晶硅衬底310的表面，在室温下被键合(图11(c))到已经经受过腐蚀清除的区域(图11(b))。SC-1清洗是一种通常称为RCA清洗的清洗方法，冲洗溶液由氨、过氧化氢、以及纯水构成。
然后，在300-600℃下，此处是在大约550℃下，对被键合的衬底进行热处理，并将单晶硅衬底310的氢离子注入层312的温度提高到氢从硅中分解的温度以上，致使单晶硅衬底310在氢离子注入部分312处以解理的方式被分离。
注意，对热处理没有特别的限制，而是可以根据激光辐射或包括大约不低于700℃的峰值温度的灯退火，将单晶硅衬底310的氢离子注入部分312的温度提高到不低于氢从硅中分离的温度。
而且，用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于采用缓冲氢氟酸的湿法腐蚀轻度腐蚀大约20nm，而清除分离之后留在绝缘衬底301上的单晶硅衬底表面的损伤层。于是，厚度各为大约50nm的多晶硅薄膜304和单晶硅薄膜305就被提供在绝缘衬底301上(图11(d))。
注意，在室温下键合衬底之后，在300-350℃下加热单晶硅衬底310大约30分钟之后，当单晶硅衬底310在大约550℃下被热解理时，减少了剥离的出现。
而且，在此阶段，有可能在硅与衬底之间得到足够的键合强度，但为了进一步改善键合强度，在执行上述解理之后，在大约800℃下进行1分钟灯退火。这一工艺也可以执行来激活被注入的源/漏杂质。
接着，留下用作器件激活区的部分，并用腐蚀方法清除硅薄膜304和305的不必要部分，致使得到小岛形图形(图11(e))。
根据P-CVD方法，用TEOS和氧，淀积厚度约为350nm的二氧化硅膜(用于回腐蚀的二氧化硅膜)。根据是为各向异性腐蚀的RIE(反应离子腐蚀)，淀积的二氧化硅膜被回腐蚀大约400nm。然后，根据P-CVD方法，用SiH4和N2O构成的混合气体，形成厚度约为60nm的栅氧化物膜306(二氧化硅膜)(图11(f))。
此时，当形成的多晶硅薄膜304与单晶硅薄膜305的图形之间的间距小时，其间的台阶被填充，而当间距大时，则形成侧壁。
然后，在与熟知的制作p-Si(多晶硅)型TFT矩阵衬底相同的工艺中进行制作，亦即，在形成多晶硅、硅化物、或多硅化物构成的栅电极321之后，注入P+和B+离子，淀积层间绝缘膜(二氧化硅膜)322，并形成接触孔323(图11(g))。然后在接触孔323中形成金属(AlSi)布线324(图11(h))。
注意，基于腐蚀方法，对已经形成在绝缘衬底301上的单晶硅薄膜305和多晶硅薄膜304进行图形化，以便制作MOS晶体管，并将不低于每平方厘米1015的P+离子注入到N型MOS晶体管和P型MOS晶体管源/漏区的至少一部分中。然后，根据RTA(快速热退火，以下称为RTA)、激光、和炉子等执行热处理，且不仅对多晶硅薄膜304区域，而且对单晶硅薄膜305区域，进行金属原子的吸杂，从而得到性质不均匀性很小且性质稳定的TFT。
接着，相继形成用于液晶显示器的SiNx(氮化硅)、树脂整平膜、通孔、以及透明电极。而且，在多晶硅薄膜304区域中制作用于显示的驱动器和TFT。然后，在单晶硅薄膜305区域中制作定时控制器和微处理器等。
顺便说一下，在单晶硅衬底310与绝缘衬底301键合之后，当单晶硅衬底310从绝缘衬底301解理时(见图11(c)和图11(d))，是否以最佳的方式进行键合和解理，依赖于何种材料被用来构成绝缘衬底301。
下面的描述将参照图16来讨论下列材料的归一化线膨胀(ΔL/L)：(a)单晶硅衬底310的材料，(b)绝缘衬底301的材料(代码1737(Corning公司制造))，以及(c)由钡硼硅酸盐玻璃制成的代码7059(Corning公司制造)。注意，归一化线膨胀(以下称为线膨胀)是温度变化引起的长度变化(ppm)。亦即，L是原来的长度，而ΔL是膨胀的(变化的)长度。
于是，代码1737的线膨胀系数(℃-1)随其在大约600℃下被加热的时间基本上是恒定的，致使代码1737与硅的线膨胀之间差异很小。在从室温(大约25℃(图16示出了不低于100℃的情况))到大约600℃的范围内，线膨胀的差异约为250ppm以内。
同时，代码7059的线膨胀系数在大约600℃处突然增大，致使代码7059与硅之间的线膨胀差异在大约600℃处增大到大约800ppm。
于是，在采用代码7059作为绝缘衬底301的情况下，即使如采用代码1737的情况那样衬底能够被彼此键合，但解理的成功率也非常低。亦即，当进行解理时，会导致单晶硅衬底310的损伤、键合界面的剥离、或晶体中的缺陷。
于是，绝缘衬底301由通常在从不低于室温到不高于大约600℃的温度范围内被键合的材料制成，此处的绝缘衬底301由在室温到600℃的温度差别中相对于单晶硅衬底310的材料(硅)的线膨胀系数差异不大于大约250ppm的材料制成。此处的线膨胀被归一化。
而且考虑了施加在单晶硅薄膜305的键合表面上的应力。此处，用显微拉曼测量设备(例如JASCO公司制造的NR-1800U)测量了单晶硅薄膜305的拉曼位移。在此情况下，拉曼位移峰值位置的偏离为520.52±0.12cm-1(σ＝0.12cm-1)。于是发现没有应力被施加在单晶硅薄膜305上。
在用激光生长晶体的情况下，拉曼位移峰值的偏离通常保持大约3-5cm-1(相当于109Pa)的大的应力。
同时，单晶硅衬底310在室温下经由二氧化硅膜被键合到玻璃衬底之类的绝缘衬底301，致使有可能基本上消除施加在被键合的硅界面上的应力。亦即，拉曼位移峰值位置的偏离被设定在520.5±1(519.5-521.5)cm-1，致使有可能基本上消除施加在被键合的硅界面上的应力。
于是，有可能防止(a)施加在界面上的应力的不均匀性和差异造成的硅晶体畸变引起的迁移率下降和不均匀性，或(b)界面中的缺陷以及与缺陷组合造成的界面固定电荷，以及(c)界面中局域态造成的阈值偏移和阈值不均匀性，以及(d)性质稳定性的下降，等等，与利用激光进行硅膜晶体生长情况下的TFT相比，没有报废。
注意，在本实施方案中，在借助于提高氢原子的注入能量以便使氢原子的峰值位置更深而增大单晶硅薄膜305的厚度的情况下，当厚度为50-100nm时，情况没有大的变化，但当厚度为300-600nm时，沟道部分不完全被耗尽，致使TFT的S值(亚阈值系数)逐渐增大，且关断电流大幅度提高。
于是，虽然依赖于沟道部分中的杂质掺杂浓度，但考虑到对不均匀性的覆盖度，必须将单晶硅薄膜305的厚度设定为不大于600nm，最好不大于500nm，不大于100nm更好。
而且，制作在常规多晶硅区域中的TFT的迁移率(载流子迁移率)约为100cm2/V·sec(N沟道)。另一方面，在液晶显示器有源矩阵衬底320中，制作在单晶硅区域中的TFT的迁移率约为550cm2/V·sec(N沟道)。
而且，在液晶显示器有源矩阵衬底320中，不仅制作在多晶硅薄膜304区域中的驱动器，而且制作在多晶硅薄膜304区域中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜305区域中的器件的定时控制器和微处理器等，在3.3V下可稳定地工作。
注意，在液晶显示器有源矩阵衬底320中，晶体管被制作在多晶硅薄膜304区域和单晶硅薄膜305区域中，致使制作在不同区域中的导电类型彼此完全相同的晶体管，其迁移率、亚阈值系数、以及阈值中的至少一个，依赖于区域而彼此不同。于是，有可能在适当的区域中制作对应于所要求的性质的晶体管。
而且，在液晶显示器有源矩阵衬底320中，集成电路被制作在多晶硅薄膜304区域和单晶硅薄膜305区域中，致使有可能在适当的区域中制作对应于所要求性质的集成电路，并有可能提供诸如工作速度和工作电源电压之类的性能彼此不同的制作在各个区域中的集成电路。亦即，有可能设计其栅长度、栅氧化物膜厚度、电源电压、以及逻辑电平中至少一个依赖于区域彼此不同的集成电路。
在液晶显示器有源矩阵衬底320中，集成电路被制作在多晶硅薄膜304区域和单晶硅薄膜305区域中，致使有可能对制作在各个区域中的集成电路采用依赖于各个区域彼此不同的设计规则。这是基于下列原因：特别是在短沟道长度的情况下，在单晶硅部分中不存在晶粒边界，致使TFT性质不均匀性不会增大，但在多晶硅部分中，晶粒边界的影响迅速增大TFT性质的不均匀性，致使必须相对于各个部分改变设计规则。于是，有可能在适当区域中制作对应于此设计规则的集成电路。
注意，在本发明中，得到的单晶硅区域的尺寸由于LSI制造设备而受到限制，但这一尺寸足以制作(a)其中要求高速、低功耗、以及不均匀性小的高速逻辑，(b)定时控制器、高速DAC(具有电流缓冲器)等。
而且，单晶硅薄膜305的厚度和多晶硅薄膜304的厚度基本上彼此相等。
于是，有可能同时执行包括小岛形腐蚀的后续工艺，致使有可能制作台阶小的晶体管和电路。于是，在例如液晶平板的情况下，这在控制单元厚度方面是有利的。
顺便说一下，在有源矩阵衬底320中，制作在多晶硅区域(多晶硅薄膜304)中的TFT的栅长度被设定为5微米，而制作在单晶硅区域(单晶硅薄膜305)中的TFT的栅长度被设定为0.8微米。制作在多晶硅区域中的TFT的栅氧化物膜厚度被设定为80nm，而制作在单晶硅区域中的TFT的栅氧化物膜厚度被设定为50nm。当各个TFT分别工作于8V和3V的电源电压下时，工作稳定。
当栅长度为0.8微米的TFT被制作在多晶硅区域中，并工作于3V时，TFT的性质变化，且衬底缺乏承受源漏之间压力的能力，致使容易制造出无法使用的衬底。
而且，栅长度为1.5微米的TFT被制作在多晶硅区域中，并工作于3V，存在着阈值电压及其不均匀性的实际问题。
[实施方案10]
下面的描述将参照图12(a)-12(h)来讨论本发明的另一个实施方案。注意，相同的参考号被用于具有与实施方案9中元件相同功能的元件，其描述从略。
图12(a)-12(h)各示出了根据本实施方案的制造有源矩阵衬底330(半导体器件)的方法的例子。如图12(h)所示，有源矩阵衬底330包括：绝缘衬底301；二氧化硅膜332、311、335；多晶硅薄膜337；单晶硅薄膜334；栅氧化物膜338；栅电极321；层间绝缘膜322；以及金属布线324。有源矩阵衬底330还包括用作开关元件的薄膜晶体管(TFT)。
如在实施方案9中那样，二氧化硅膜(第一二氧化硅膜)332被形成在绝缘衬底301的基本上整个表面上，二氧化硅膜332的厚度约为350nm。
二氧化硅膜(绝缘膜)335和二氧化硅膜311被形成在二氧化硅膜332上。二氧化硅膜335的厚度约为100nm。二氧化硅膜311被形成在二氧化硅膜332上，使之不位于多晶硅薄膜335区域中，以便成为小岛形，且其厚度约为200nm。
多晶硅薄膜337被形成在二氧化硅膜335上，以便成为小岛形。多晶硅薄膜337的厚度约为50nm。
在除了多晶硅薄膜337区域之外的区域中，在二氧化硅膜332中形成深度约为150nm的凹陷部分333(见图12(a))。在凹陷部分333中，形成有二氧化硅膜311以及提供在二氧化硅膜311上的形状与二氧化硅膜311相同的单晶硅薄膜334。
多晶硅薄膜337区域与单晶硅薄膜334区域彼此分隔开至少0.3微米，最好是不小于0.5微米。这样，有可能防止诸如Ni、Pt、Sn和Pd之类的金属原子扩散到单晶硅区域中。
形成栅氧化物膜336，以便覆盖二氧化硅膜332、多晶硅薄膜337、以及单晶硅薄膜334的整个表面。栅氧化物膜336的厚度约为60nm。
栅电极321被形成在小岛形多晶硅薄膜337和单晶硅薄膜334上部表面上的栅氧化物膜336上。
而且，层间绝缘膜322、接触孔323(见图12(g))、以及金属布线324如在有源矩阵衬底320中那样被形成。而且，形成有用于液晶显示器的SiNx(氮化硅)、树脂整平膜、通孔、以及透明电极。在多晶硅薄膜区域中，形成用于显示器的TFT。在单晶硅薄膜区域中，形成有定时控制器和微处理器。
下面的描述将参照图12(a)-12(h)来讨论有源矩阵衬底330的制造方法。
首先，根据P-CVD方法，用TEOS(原硅酸四乙酯，亦即Si(OC2H5)4)和O2(氧)构成的混合气体，在由代码1737(由Corning公司制造)组成的绝缘衬底301的整个表面上淀积厚度约为350nm的二氧化硅膜332。而且，二氧化硅膜层332的预定区域被腐蚀大约150nm，以便形成凹陷部分333(图12(a))。
同时，制备单晶硅衬底310。借助于预先对单晶硅衬底310的表面进行氧化或在表面上淀积氧化物膜(二氧化硅膜)，而在单晶硅衬底310上形成厚度约为200nm的二氧化硅膜311。而且，掺有每立方厘米3×1015的硼的单晶硅衬底310包括借助于以预定能量注入剂量为每平方厘米5×1016的氢离子而得到的氢离子注入部分312。
而且，根据切割或KOH之类的各向异性腐蚀，单晶硅衬底310被切割成比凹陷部分333小至少0.3微米，最好是小不少于0.5微米的形状。
接着，在具有凹陷部分333的绝缘衬底301和切割的单晶硅衬底310二者经受SC-1清洗以便清除颗粒并激活表面之后，面向氢离子注入部分312的单晶硅衬底310的表面，在室温下被键合到凹陷部分333(图12(b))。
然后，在300-600℃下，此处是在大约550℃下，对被键合的衬底进行热处理，并将单晶硅衬底310的氢离子注入层312的温度提高到氢从硅中分离的温度以上，于是，单晶硅衬底310在氢离子注入部分312处以解理的方式被分离。
而且，用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于采用缓冲氢氟酸的湿法腐蚀方法轻度腐蚀大约10nm，而清除分离之后留在绝缘衬底301上的单晶硅衬底310表面的损伤层。于是，厚度约为50nm的多晶硅薄膜343就被提供在绝缘衬底301上(图12(c))。
然后，根据P-CVD方法，用SiH4和N2O构成的混合气体，在绝缘衬底301的基本上整个表面上淀积厚度约为100nm的二氧化硅膜335。而且，根据P-CVD方法，用SiH4气体，在二氧化硅膜335的基本上整个表面上淀积厚度约为50nm的非晶硅膜336(图12(d))。
而且，辐射准分子激光以加热非晶硅膜336，致使非晶硅膜336晶化，以便生长多晶硅层，致使形成多晶硅薄膜337。这一热处理改善了单晶硅薄膜334的键合强度。
接着，用腐蚀方法，清除多晶硅薄膜337的不必要部分以及位于单晶硅薄膜334上的至少部分单晶SiO2薄膜335。然后，留下器件的有源区，并用腐蚀方法清除硅薄膜的不必要部分，致使得到小岛形图形(图12(e))。
而且，根据P-CVD方法，用TEOS和O2构成的混合气体，淀积厚度约为350nm的二氧化硅膜。根据是为各向异性腐蚀的RIE方法，淀积的二氧化硅膜被回腐蚀大约400nm。然后，根据P-CVD方法，用SiH4和N2O构成的混合气体，形成厚度约为60nm的二氧化硅膜338(图12(f))。
此时，当形成的多晶硅薄膜334与单晶硅薄膜337图形之间的间距小时，其间的台阶被填充，而当间距大时，则形成侧壁。
然后，如在实施方案9中那样，制作栅电极321和层间绝缘膜(二氧化硅膜)322，并在开出接触孔323(图12(g))之后，在接触孔323中形成金属布线324(图12(h))。
此处，制作在常规多晶硅区域中的N沟道TFT的迁移率约为100cm2/V·sec。另一方面，在液晶显示器有源矩阵衬底330中，制作在单晶硅区域中的N沟道TFT的迁移率约为550cm2/V·sec。
在有源矩阵衬底330中，不仅制作在多晶硅薄膜337区域中的驱动器，而且制作在多晶硅薄膜337区域中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜334区域中的器件的定时控制器，在3.3V下可稳定地工作。
[实施方案11]
下面的描述将参照图13(a)-13(f)来讨论本发明的另一个实施方案。注意，相同的参考号被用于具有与实施方案10中元件相同功能的元件，其描述从略。
图13(a)-13(f)各示出了根据本实施方案的制造有源矩阵衬底(半导体器件)的方法的例子。如图13(h)所示，有源矩阵衬底包括：绝缘衬底301；二氧化硅膜362、311、335；多晶硅薄膜367；单晶硅薄膜364；以及栅氧化物膜368。如上述实施方案9和10中那样，有源矩阵衬底还包括薄膜晶体管(TFT)(未示出)；栅电极；层间绝缘膜；以及金属布线。
如在实施方案10中那样，二氧化硅膜(第一二氧化硅膜)362被形成在绝缘衬底301的基本上整个表面上，二氧化硅膜362的厚度约为50nm。
二氧化硅膜(绝缘膜)335和二氧化硅膜311被形成在二氧化硅膜362上。二氧化硅膜335的厚度约为100nm。二氧化硅膜311被形成在二氧化硅膜336上，使之不位于多晶硅薄膜335区域中，以便成为小岛形，且其厚度约为200nm。
单晶硅薄膜364被形成在二氧化硅膜311上，以便形成为与二氧化硅膜311相同的小岛形。单晶硅膜364的厚度约为100nm。而且，多晶硅薄膜367被形成在二氧化硅膜335上，以便形成为小岛形。多晶硅薄膜367的厚度约为50nm。
形成栅氧化物膜368，以便覆盖二氧化硅膜362、多晶硅薄膜367、以及单晶硅薄膜364的整个表面。栅氧化物膜368的厚度约为60nm。
而且，栅电极(未示出)被形成在小岛形多晶硅薄膜367和单晶硅薄膜364表面上的栅氧化物膜368上。栅电极以相同于实施方案10的有源矩阵衬底330中的方式由多晶硅、硅化物、或多硅化物等构成。
而且，如在有源矩阵衬底330中那样，形成有层间绝缘膜(未示出)、接触孔、以及金属布线。同样，形成有用于液晶显示器的SiNx(氮化硅)、树脂整平膜、通孔、以及透明电极。在多晶硅薄膜区域中，形成用于显示器的驱动器和TFT。在单晶硅薄膜区域中，形成有定时控制器和微处理器。
下面的描述将参照图13(a)-13(f)来讨论有源矩阵衬底的制造方法。
首先，根据P-CVD方法，用TEOS(原硅酸四乙酯，亦即Si(OC2H5)4)和O2(氧)构成的混合气体，在由代码1737(由Corning公司制造)组成的绝缘衬底301的整个表面上淀积厚度约为50nm的二氧化硅膜362(图13(a))。
同时，制备已经被切割成适当形状的单晶硅衬底310。在单晶硅衬底310中，借助于预先对单晶硅衬底310的表面进行氧化或在表面上淀积氧化物膜(二氧化硅膜)，而形成厚度约为200nm的二氧化硅膜311。而且，在掺有大约每立方厘米3×1015的硼的单晶硅衬底310中，提供有借助于以预定能量注入剂量为每平方厘米5×1016的氢离子而得到的氢离子注入部分312。
而且，在根据用来激活表面的颗粒清除和SC-1清洗而激活绝缘衬底301和单晶硅衬底310二者之后，面向氢离子注入部分312的被切割的单晶硅衬底310的表面，在室温下被键合到绝缘衬底301(图13(b))。
然后，在300-600℃下，此处是在大约550℃下，对被键合的衬底进行热处理，并将单晶硅衬底310的氢离子注入部分312的温度提高到氢从硅中分离的温度以上，致使单晶硅衬底310在氢离子注入部分312处以解理的方式被分离。
而且，用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于采用缓冲氢氟酸的湿法腐蚀方法轻度腐蚀大约20nm，而清除分离之后留在绝缘衬底301上的单晶硅衬底表面的损伤层。于是，厚度约为80nm的单晶硅薄膜364就被提供在绝缘衬底301上(图13(c))。
接着，根据P-CVD方法，用SiH4和N2O构成的混合气体，在绝缘衬底301的基本上整个表面上淀积厚度约为100nm的二氧化硅膜335。而且，根据P-CVD方法，用SiH4气体，在二氧化硅膜335的基本上整个表面上淀积厚度约为50nm的非晶硅膜366(图13(d))。
而且，辐射准分子激光以加热非晶硅膜366，致使非晶硅膜366晶化，以便生长多晶硅层，致使形成多晶硅薄膜367。这一热处理改善了单晶硅薄膜364的键合强度。
接着，留下用作器件有源区的部分，并用腐蚀方法，从单晶硅薄膜364清除至少不必要部分，致使形成小岛形图形(图13(e))。
接着，根据P-CVD方法，用TEOS和O2构成的混合气体，淀积厚度约为350nm的二氧化硅膜，并将厚度约为350nm的光抗蚀剂涂敷到二氧化硅膜的整个表面作为树脂整平膜。然后，根据RIE方法，用O2和CF4构成的混合气体，整个地回腐蚀树脂整平膜和部分地回腐蚀二氧化硅膜335。
然后，根据P-CVD方法，用SiH4和N2O构成的混合气体，形成厚度约为60nm的栅氧化物膜368(图13(f))。
然后，如在实施方案9和10中那样，在与p-Si(多晶硅)型TFT有源矩阵衬底的熟知制作工艺相同的工艺中进行制作，亦即，制作由多晶硅、硅化物、或多硅化物构成的栅电极。然后注入P+和B+离子，淀积层间绝缘膜(二氧化硅膜)，并开出接触孔。然后，在接触孔中形成金属布线。
此处，制作在常规多晶硅区域中的N沟道TFT的迁移率约为100cm2/V·sec。另一方面，在根据本实施方案的有源矩阵衬底中，制作在单晶硅区域中的N沟道TFT的迁移率约为550cm2/V·sec。
在有源矩阵衬底中，不仅制作在多晶硅薄膜367区域中的驱动器，而且制作在多晶硅薄膜367区域中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜364区域中的器件的定时控制器和微处理器等，在3.3V下可稳定地工作。
[实施方案12]
下面的描述将参照图14(a)-143(e)来讨论本发明的另一个实施方案。注意，相同的参考号被用于具有与实施方案9中元件相同功能的元件，其描述从略。
根据本实施方案的有源矩阵衬底不同于根据实施方案9的有源矩阵衬底320之处在于，制作多晶硅薄膜343而不是多晶硅薄膜304。除此之外，有源矩阵衬底以相同于有源矩阵衬底320的方式安排。于是，仅仅描述本实施方案的有源矩阵衬底与实施方案9的有源矩阵衬底320之间的差别。
多晶硅薄膜343由其晶体生长被金属协助促进的多晶硅，亦即所谓连续晶粒硅构成。
下面的描述将参照图14(a)-14(e)来讨论采用多晶硅薄膜343的有源矩阵衬底的制造方法。
首先，根据P-CVD方法，用TEOS(原硅酸四乙酯，亦即Si(OC2H5)4)和O2(氧)构成的混合气体，在由代码1737(由Corning公司制造)组成的绝缘衬底301的整个表面上淀积厚度约为100nm的二氧化硅膜332。
接着，根据P-CVD方法，用SiH4气体，在二氧化硅膜302上淀积厚度约为50nm的非晶硅膜303。然后，根据P-CVD方法，用SiH4和N2O构成的混合气体，在绝缘衬底301的基本上整个表面上淀积厚度约为200nm的二氧化硅膜341(第二二氧化硅膜)(图14(a))。
而且，根据腐蚀方法，在上层二氧化硅膜341的预定区域内形成窗口部分。然后，为了控制窗口部分中的非晶硅膜303表面的亲水性，在非晶硅膜303的表面上形成氧化物层342，并用乙酸镍水溶液甩涂氧化物膜342的表面(图14(b))。
接着，在600℃下进行12小时固相生长，致使生长其晶体生长已经被金属协助促进的多晶硅，亦即生长所谓的连续晶粒硅，以便形成厚度约为50nm的多晶硅薄膜343。而且清除多晶硅薄膜343上的二氧化硅膜341和342。然后，用腐蚀方法清除多晶硅薄膜343的预定区域(图14(c))。
同时，制备单晶硅衬底310。在单晶硅衬底310中，借助于预先对单晶硅衬底310的表面进行氧化或在表面上淀积氧化物膜(二氧化硅膜)，而形成厚度约为200nm的二氧化硅膜311。而且，在掺有大约每立方厘米3×1015的硼的单晶硅衬底310中，提供有借助于以预定能量注入剂量为每平方厘米5×1016的氢离子而得到的氢离子注入部分312。
而且，根据切割或KOH之类的各向异性腐蚀，单晶硅衬底310被切割成比其中已经用腐蚀方法清除了多晶硅薄膜343的预定区域小至少0.3微米，最好是小不少于0.5微米的形状。这样，有可能防止用于稍后制造工艺中的诸如Ni、Pt、Sn和Pd之类的金属原子扩散进入单晶硅区域中。
接着，在根据用来激活表面的颗粒清除和SC-1清洗而激活具有多晶硅薄膜343的衬底和单晶硅衬底310二者之后，面向氢离子注入部分312的被切割的单晶硅衬底310的表面，在室温下(图14(d))被键合到已经经受过腐蚀清除的区域(图14(c))。
然后，根据激光辐射或包括大约不低于700℃的峰值温度的灯退火方法，将单晶硅衬底310的氢离子注入部分312的温度提高到氢从硅中分离的温度以上，致使单晶硅衬底310在氢离子注入部分312处以解理的方式被分离。
接着，用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于采用缓冲氢氟酸的湿法腐蚀方法轻度腐蚀大约10nm，而清除分离之后留在绝缘衬底301上的单晶硅衬底310表面的损伤层。于是，厚度约为50nm的多晶硅薄膜305就被提供在绝缘衬底301上(图14(e))。
接着，在器件有源区附近的二氧化硅膜中形成窗口部分，并注入高浓度的P+离子(15keV，每平方厘米5×1015)，以便对加入到掩模中以促进二氧化硅膜的晶体生长的Ni进行吸杂，并根据RTA在大约800℃下执行1分钟热处理。虽然提供了物理空间，致使Ni原子不扩散到单晶硅中，但存在着少量Ni原子可能混入单晶硅的可能性，致使最好也对单晶硅的有源区进行吸杂，但在空间被优先考虑的情况下，可以略去吸杂。
接着，器件的有源区被留下，并用腐蚀方法清除多晶硅薄膜343的不必要部分和单晶硅薄膜305的不必要部分，致使得到小岛形图形(相当于图11(e))。
后续的工艺(相当于图11(f)-11(h))以相同于实施方案9的方式执行，故其描述从略。
此处，制作在常规连续晶粒硅区域中的N沟道TFT的迁移率约为200cm2/V·sec。另一方面，在根据本实施方案的有源矩阵衬底中，制作在单晶硅区域中的N沟道TFT的迁移率约为550cm2/V·sec。
在有源矩阵衬底中，不仅制作在多晶硅薄膜367区域中的驱动器，而且制作在多晶硅薄膜367区域中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜305区域中的器件的定时控制器和微处理器，在3.3V下可稳定地工作。
注意，虽然在图14(b)所示工艺中，用乙酸镍水溶液甩涂表面，但对工艺没有特别的限制。例如，也可以使用乙醇等。
[实施方案13]
下面的描述将参照图15(a)-15(h)来讨论本发明的另一个实施方案。注意，相同的参考号被用于具有与实施方案9中元件相同功能的元件，其描述从略。
根据本实施方案的有源矩阵衬底350不同于根据实施方案9的有源矩阵衬底320之处在于，制作绝缘膜352和非晶硅膜353而不是二氧化硅膜302和非晶硅膜303。除此之外，有源矩阵衬底350以相同于有源矩阵衬底320的方式安排。于是，仅仅描述有源矩阵衬底350与有源矩阵衬底320之间的差别。
如图15(h)所示，有源矩阵衬底350包括绝缘衬底301中的深度约为150nm的凹陷部分351，并形成有厚度约为350nm的二氧化硅膜和由氮化硅膜等构成的绝缘膜352。
在二氧化硅膜302上，形成有多晶硅薄膜354和二氧化硅膜311。多晶硅薄膜354被形成为如多晶硅薄膜304那样的小岛形，且厚度约为50nm。二氧化硅膜311被形成在二氧化硅膜352上，成小岛形，以便不位于多晶硅薄膜354区域上，且厚度约为200nm。在二氧化硅膜311上，形成以同样方式成形为小岛形的单晶硅薄膜305。单晶硅薄膜305的厚度约为50nm。
注意，在本实施方案中，二氧化硅膜311的厚度约为400nm。
下面的描述将参照图15(a)-15(h)来讨论有源矩阵衬底350的制造方法。
首先，根据P-CVD方法，用SiH4和N2O构成的混合气体，在代码1737(Corning公司制造)构成的绝缘衬底301的整个表面上淀积厚度约为350nm的绝缘膜352。接着，根据P-CVD方法，用SiH4气体，在绝缘膜352的整个表面上淀积厚度约为50nm的非晶硅膜353(图15(a))。
而且，辐射准分子激光以加热非晶硅膜353，致使非晶硅膜353被晶化，以便生长多晶硅层，致使形成多晶硅薄膜354。
用腐蚀方法清除多晶硅薄膜354和绝缘膜352的预定区域大约150nm，致使形成厚度约为200nm的凹陷部分351(图15(b))。
同时，制备单晶硅衬底310。在单晶硅衬底310中，借助于预先对单晶硅衬底310的表面进行氧化或在表面上淀积氧化物膜(二氧化硅膜)，形成厚度约为400nm的二氧化硅膜311。而且，在单晶硅衬底310中，提供有借助于在预定能量(此处约为24keV)下注入剂量不低于每平方厘米1016的氢离子，此处是借助于注入剂量为每平方厘米5×1016的氢离子而得到的氢离子注入部分312。
而且，根据切割或各向异性腐蚀等，单晶硅衬底310被切割成比已经被腐蚀清除了的多晶硅薄膜345的预定区域小至少0.5微米的形状。
接着，在根据用来激活表面的颗粒清除和SC-1清洗而激活具有多晶硅薄膜354的衬底和单晶硅衬底310二者之后，面向氢离子注入部分312的被切割的单晶硅衬底310的表面，在室温下被键合到凹陷部分351(图15(c))。
然后，在300-600℃下进行热处理，此处是在大约500℃下进行热处理，以便将单晶硅衬底310的氢离子注入部分312的温度提高到氢从硅中分离的温度以上，致使单晶硅衬底310在氢离子注入部分312处以解理的方式被分离。
而且，用各向同性等离子体腐蚀或湿法腐蚀方法，此处是借助于执行基于采用缓冲氢氟酸的湿法腐蚀方法轻度腐蚀大约10nm，而清除分离之后留在绝缘衬底301上的单晶硅衬底310表面的损伤层。于是，厚度约为50nm的多晶硅薄膜354和单晶硅薄膜305就被提供在绝缘衬底301上(图15(d))。
然后，在大约800℃下进行1分钟灯退火。
接着，器件的有源区被留下，并用腐蚀方法清除硅薄膜354和305的不必要部分，致使得到小岛形图形(图15(e))。
接着，根据P-CVD方法，用TEOS和O2构成的混合气体，淀积厚度约为350nm的二氧化硅膜。根据是为各向异性腐蚀的RIE(反应离子刻蚀)方法，淀积的二氧化硅膜被回腐蚀大约400nm。然后，根据P-CVD方法，用SiH4和N2O构成的混合气体，形成厚度约为60nm的栅氧化物膜306(二氧化硅膜)(图15(f))。
后续的工艺(图15(g)-15(h))(相当于图11(g)和图11(h))以相同于实施方案9的方式执行，故其描述从略。
制作在常规连续晶粒硅区域中的N沟道TFT的迁移率约为100cm2/V·sec。另一方面，在液晶显示器有源矩阵衬底350中，制作在单晶硅区域中的N沟道TFT的迁移率约为550cm2/V·sec。
在有源矩阵衬底350中，不仅制作在多晶硅薄膜354区域中的驱动器，而且制作在多晶硅薄膜354区域中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜305区域中的器件的定时控制器和微处理器等，在3.3V下可稳定地工作。
而且，其上已经形成了厚度约为400nm的二氧化硅膜311的单晶硅衬底310，被用于有源矩阵衬底350。与其中采用具有厚度约为200nm的二氧化硅膜311的单晶硅衬底310的实施方案9中的TFT的阈值不均匀性为0.3V(±σ)的情况相比，在本实施方案中已经得到的TFT的阈值不均匀性约为0.15V(±σ)，这是前述数值的一半，致使特别是在低电压下的稳定性得以改善。
这是基于下列原因：上述安排降低了下列因素引起的固定电荷的影响：(a)彼此键合的单晶硅衬底与玻璃衬底之间的界面上的沾污，或(b)晶格的形变和不完整性。当二氧化硅膜311变厚时，阈值的不均匀性被进一步降低，但就(a)二氧化硅膜制作工艺的效率(氧化所需的时间)和(b)相对于差别的折中而言，适当的数值约为200-400nm。在主要关心不均匀性的情况下，适当的数值约为400nm，而在主要关心间隙和效率的情况下，适当的数值约为200nm。
在对差别不造成问题的情况下，不言自明，不小于400nm更好。
注意，可以执行下列工艺。在形成凹陷部分351之后，根据PECVD方法，用TEOS和O2气体，淀积厚度为几十nm的二氧化硅膜，以便整个地覆盖绝缘衬底301。然后，将单晶硅衬底310与绝缘衬底301彼此键合。这样就改善了键合强度，致使有可能更稳定地键合并具有良好的成品率。
此处，上面的描述讨论了采用单晶硅衬底310的情况，其中剂量为每平方厘米5×1016的氢离子以预定能量被注入，而下面的描述讨论采用单晶硅衬底的情况，其中剂量为每平方厘米3×1016的氢离子以预定能量被注入。
在单晶硅衬底310(氢离子剂量为每平方厘米5×1016)中，在大约550℃下进行热处理，以便得到单晶硅薄膜305，但在单晶硅衬底(氢离子剂量为每平方厘米3×1016)中，在形成多晶硅层时辐射大约60-80％能量的准分子激光脉冲，并如在多晶硅层生长中那样对整个表面进行辐射，致使表面被整个地加热。
制作在常规多晶硅区域中的N沟道TFT的迁移率约为100cm2/V·sec。另一方面，在上述情况下，制作在单晶硅区域中的N沟道TFT的迁移率约为600cm2/V·sec。
注意，在采用单晶硅衬底310的有源矩阵衬底350中(见图15(h))，制作在单晶硅区域中的N沟道TFT的迁移率约为550cm2/V·sec。
这一差别是由下列原因引起的：由于采用单晶硅衬底(氢离子剂量为每平方厘米3×1016)得到的单晶硅薄膜处于氢离子注入量被降低的情况下，故有可能降低注入氢离子时造成的单晶硅的损伤，致使TFT的性质得以改善。
而且，在采用单晶硅衬底(氢离子剂量为每平方厘米3×1016)的情况下，不仅制作在多晶硅薄膜区域中的驱动器，而且制作在多晶硅薄膜区域中的各个器件，都要求7-8V的信号和电源电压。另一方面，是为制作在单晶硅薄膜区域中的器件的定时控制器和微处理器等，在3.3V下可稳定地工作。
这样就描述了本发明，显然，可以对本发明进行各种改变。这些改变不被认为偏离了本发明的构思与范围，对于本技术领域的熟练人员来说，这些修正显然被包括在下列权利要求的范围之内。
而且，本发明的各个实施方案不局限于这些内容，而是不言自明，例如，可以利用本技术领域熟练人员所知的方法来实现多晶硅的形成方法、或层间绝缘膜的材料、层间绝缘膜的厚度等。而且，不言自明，通常用于同样目的的其他材料导致同样的效果。
而且，在上述实施方案9、10、12、13中，可以在腐蚀部分多晶硅薄膜或绝缘衬底301并形成凹陷部分之后，在与形成在绝缘衬底301上的单晶硅薄膜键合的表面上，淀积二氧化硅膜。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即单晶硅薄膜具有键合到绝缘衬底的表面，且此表面被氧化，或在此表面上淀积二氧化硅膜。
而且，绝缘衬底还可以具有淀积在键合于单晶硅薄膜的表面上的二氧化硅膜。注意，淀积在键合于单晶硅薄膜的表面上的二氧化硅膜的厚度应该不小于100nm，不小于500nm更好。在这种安排中，多晶硅膜经由氧化物层或二氧化硅膜被键合到绝缘衬底，致使有可能防止下列问题：(a)由施加在被键合的硅界面上的应力引起的硅晶体畸变所造成的迁移率下降，或(b)界面中的缺陷以及与缺陷组合造成的界面固定电荷，以及(c)由界面中局域态造成的阈值偏移，以及(d)性质稳定性的下降。
而且，在上述安排中，不必使用晶化玻璃，如日本专利申请公开Tokukaihei 11-163363中所述，此晶化玻璃的组分已经被调整，以便防止当用热处理改善键合强度时由相对于玻璃衬底的热膨胀率差异所引起的损伤。于是，不存在晶化玻璃被碱金属沾污的问题，致使有可能防止当用热处理改善键合强度时由相对于玻璃衬底的热膨胀率差异所引起的损伤和剥离，且即使采用一般低成本的高应变点玻璃时，也完成了脱落。
因此，不存在由晶化玻璃制成的绝缘衬底被碱金属沾污的问题，且也能够实现成本的降低。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即半导体器件是包括各由提供在绝缘衬底上的多个MOSFET组成的集成电路的有源矩阵衬底。
利用上述结构，由于半导体器件是包括各由绝缘衬底上的多个MOS(金属氧化物半导体)FET组成的集成电路的有源矩阵衬底，故有可能得到具有上述特性的有源矩阵衬底。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即绝缘衬底由高应变点玻璃制成，其中二氧化硅层被提供在至少具有单晶硅的区域表面上。
如所述，由于可以用通常用于有源矩阵液晶平板的高应变点玻璃，而不是用其组分已经调整的晶化玻璃来制造绝缘衬底，故有可能以低的成本来制造半导体器件。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即绝缘衬底由其上各具有二氧化硅膜的下列至少任何一种玻璃制成：钡铝硼硅酸盐玻璃、碱土铝硼硅酸盐玻璃、硼硅酸盐玻璃、碱土锌铅铝硼硅酸盐玻璃、以及碱土锌铝硼硅酸盐玻璃。
利用上述结构，由于绝缘衬底由所述玻璃，亦即通常用于有源矩阵液晶平板的高应变点玻璃制成，故有可能以低的成本来制造适合于有源矩阵衬底的半导体器件。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即提供在绝缘衬底上的单晶硅薄膜区域和提供在绝缘衬底上的多晶硅薄膜区域被彼此分隔开至少不小于0.3微米。
利用上述结构，由于单晶硅薄膜区域和多晶硅薄膜区域被彼此分隔开至少不小于0.3微米，故有可能防止诸如Ni、Pt、Sn和Pd之类的金属原子从多晶硅扩散到单晶硅中，从而稳定半导体器件的性质。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即分别提供在不同区域上的导电类型彼此完全相同的晶体管，其迁移率、亚阈值系数、以及阈值中的至少一个彼此不同。
利用上述结构，由于分别提供在不同区域上的导电类型彼此完全相同的晶体管，其迁移率、亚阈值系数、以及阈值中的至少一个彼此不同，故有可能根据所要求的性质而在各个适当的区域上提供所需的晶体管。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即分别提供在不同区域上的集成电路，其栅长度、栅氧化物膜厚度、电源电压、以及逻辑电平中的至少一个彼此不同。
利用上述结构，由于分别提供在不同区域上的集成电路，其栅长度、栅氧化物膜厚度、电源电压、以及逻辑电平中的至少一个彼此不同，故有可能根据所要求的安排和性质而在各个适当的区域上提供所需的集成电路。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即分别提供在不同区域上的集成电路，其设计规则彼此不同。
利用上述结构，由于分别提供在不同区域上的集成电路，其设计规则彼此不同，故有可能根据设计规则在各个适当的区域上提供适当的集成电路。
除了上述结构之外，根据本发明的半导体器件中，单晶硅薄膜的厚度可以被调整为不大于上限600nm，即使当厚度d具有包括最大耗尽深度Wm变化的小的数值，亦即其杂质浓度为实际下限每立方厘米1015时。根据杂质的量Ni来确定杂质浓度。
此处，Wm＝[4εs kTln(Ni/ni)q2Ni]1/2，其中，ni表示本征载流子浓度，k表示波尔兹曼常数，T表示绝对温度，εs表示硅的介电常数，q表示电荷，而Ni表示杂质浓度。
利用上述结构，由于单晶硅薄膜的厚度不大于600nm，故有可能进一步降低半导体器件的S值，还有可能降低关断电流。
除了上述结构之外，根据本发明的半导体器件可以具有这样的安排，即单晶硅薄膜的厚度不大于100nm。
利用上述结构，由于单晶硅薄膜的厚度不大于100nm，故有可能进一步降低半导体器件的S值，还有可能降低关断电流。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即在不低于300℃到不高于650℃范围内的单一温度步骤中执行热处理。
利用上述结构，由于在单一温度步骤中执行热处理，故有可能在单一步骤中进行热处理。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即在不低于300℃到不高于650℃范围内的多个温度步骤中执行热处理。
利用上述结构，由于在多个温度步骤中执行热处理，故有可能减少单晶硅剥离时出现破裂。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即在生长多晶硅层时，Ni、Pt、Sn和Pd中的至少一个被加入到非晶硅膜。
利用上述结构，由于加热之前生长多晶硅层时，Ni、Pt、Sn和Pd中的至少一个被加入到非晶硅膜，故有可能促进多晶硅层的晶体生长。于是能够提高多晶硅层的迁移率，从而在制作驱动电路等方面具有优点。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即借助于根据激光辐射方法，将单晶硅衬底的氢离子注入部分的温度升高到氢从硅中分离的温度，来执行单晶硅衬底以脱落的方式在氢离子注入部分处分离的步骤。
利用上述结构，由于单晶硅衬底的氢离子注入部分的温度被激光辐射升高，故有可能仅仅升高小范围区域的温度，从而抑制了单晶硅的损伤。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即借助于执行包括大约不低于700℃的峰值温度的灯退火，单晶硅衬底在氢离子注入部分处以脱落的方式被分离。
利用上述结构，由于借助于执行包括大约不低于700℃的峰值温度的灯退火(快速热退火，以下称为RTA)，单晶硅衬底在氢离子注入部分处以脱落的方式被分离，故有可能进一步改善键合强度，且由于已经被氢离子注入损伤了的单晶硅薄膜的脱落界面和内部的恢复，还有可能改善晶体管的性质。注意，晶体管的性质随灯退火峰值温度的提高而被改善；但峰值温度的提高也增大了衬底的弯曲和膨胀/收缩。于是应该根据衬底的尺寸和/或器件的类型来适当地设定温度和保持时间。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即单晶硅薄膜的最大尺寸不大于10cm。
利用上述结构，由于具有最大尺寸不大于10cm的单晶硅薄膜，故即使当采用通常用于有源矩阵液晶显示器平板等的相对于单晶硅的热膨胀率差异大于石英玻璃相对于单晶硅的热膨胀率差异的高应变点玻璃时，也有可能防止诸如裂纹或剥离之类的硅的破裂。注意，单晶硅薄膜的最大尺寸表示厚度小的单晶硅薄膜的表面各个外形长度中的最大长度。例如，当单晶硅薄膜为碟形时，它表示其直径，而当单晶硅薄膜为薄的实心矩形时，它表示上表面矩形的对角线。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即单晶硅薄膜的最大尺寸不大于5cm。
利用上述结构，由于具有最大尺寸不大于5cm的单晶硅薄膜，故即使当采用通常用于有源矩阵液晶显示器平板等的相对于单晶硅的热膨胀率差异大于石英玻璃相对于单晶硅的热膨胀率差异的高应变点玻璃时，也有可能更安全地防止诸如裂纹或剥离之类的硅的破裂。
除了上述结构之外，根据本发明的半导体器件的制造方法还可以包括下列步骤：用各向同性等离子体腐蚀或湿法腐蚀方法，从单晶硅薄膜表面清除损伤层；用腐蚀方法，将多晶硅薄膜和单晶硅薄膜图形化成小岛形；用各向异性腐蚀方法，部分地或整个地回腐蚀已经淀积在多晶硅薄膜和单晶硅薄膜整个表面上的第一二氧化硅膜；以及淀积第二二氧化硅膜作为栅绝缘膜，其中在多晶硅薄膜和单晶硅薄膜已经被提供在绝缘衬底上之后，执行这些步骤。
在上述结构中，采用一般的多晶硅TFT制作工艺，于是用常规工艺来制造具有上述特性的TFT。
在上述制造方法中，多晶硅薄膜与单晶硅薄膜之间的未曾经受小岛形腐蚀的空间，其长度最好基本上等于第一二氧化硅膜厚度的二倍，致使氧化物膜被留在多晶硅薄膜与单晶硅薄膜图形之间的谷状部分中，从而整个地整平衬底。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即(a)形成在多晶硅薄膜上的图形与(b)形成在单晶硅薄膜上的图形之间的未曾经受用来形成小岛形的腐蚀的空间，其长度基本上等于第一二氧化硅膜厚度的二倍。
除了上述结构之外，根据本发明的半导体器件的制造方法还可以包括下列步骤：借助于根据腐蚀方法将已经形成在绝缘衬底上的单晶硅薄膜和多晶硅薄膜图形化成小岛形而制作MOS晶体管；以及将不低于每平方厘米1015和不高于每平方厘米5×1015的P+离子注入到N型MOS晶体管的至少源区和漏区的各个部分以及P型MOS晶体管的源区和漏区的各个部分。
利用上述结构，由于不低于每平方厘米1015和不高于每平方厘米5×1015的P+离子被注入到N型MOS晶体管的至少源区和漏区的各个部分以及P型MOS的源区和漏区的各个部分，故借助于执行根据RTA、激光、炉子等的热处理，以及不仅对多晶硅薄膜区域，而且对单晶硅薄膜区域执行金属原子吸杂，有可能得到性质不均匀性小且性质稳定的TFT。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即单晶硅薄膜的厚度基本上等于多晶硅薄膜的厚度。
利用上述结构，由于单晶硅薄膜的厚度基本上等于多晶硅薄膜的厚度，故有可能同时执行几乎所有的后续工艺，包括用来形成小岛形的腐蚀步骤，并能够制作不引起大的间隙的晶体管或电路。于是，在例如液晶平板的情况下，有可能得到控制单元厚度方面的优点。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即预先形成的二氧化硅膜的厚度不小于200nm，不小于300nm更好。
当二氧化硅膜变厚时，阈值的不均匀性被进一步减小，但就(a)二氧化硅膜形成工艺的效率(氧化所需的时间)以及(b)对差异的折中而言，适当的数值约为200-400nm。在主要关心不均匀性的情况下，适当的数值约为400nm，而在主要关心差异和效率的情况下，适当的数值约为200-400nm，250-350nm更好。当二氧化硅膜厚时，特别是在低电压下的稳定性得到改善。这是基于下列原因：上述安排降低了下列因素引起的固定电荷的影响：(a)彼此键合的单晶硅衬底和玻璃衬底之间界面上的沾污，或(b)晶格的形变和不完整性。
因此，有可能得到在阈值不均匀性与二氧化硅薄膜形成工艺的差异和效率之间具有适当平衡的半导体器件。
除了上述结构之外，根据本发明的半导体器件的制造方法可以具有这样的安排，即非晶非碱性玻璃衬底的热膨胀率与单晶硅片的同样高或更高。
利用上述结构，当单晶硅薄膜被暴露于高温用来执行促进分离和加强对衬底的键合力的热处理时，衬底沿凸出方向向下弯曲。这是因为在热处理的温度范围内，衬底的热膨胀大于单晶硅的热膨胀(2.6×10-6℃-1)。此时，位于衬底附近的单晶硅片部分被范德瓦尔斯力沿水平方向拉伸，但衬底沿凸出方向向下弯曲，致使当单晶硅片从端部被剥离时施加的力与衬底弯曲的方向完全相同。这引起单晶硅片被剥离键合表面时施加的力被抵消，致使单晶硅片不被剥离。这引起键合。以这种方式，有可能防止单晶硅薄膜从衬底被分离或衬底破裂。
更具体地说，在用来消散已经注入在单晶硅片中的氢离子以便从单晶硅片分离氢离子的工艺中的热处理中，以及在用来提高单晶硅片对衬底的键合力的工艺中的热处理中，衬底沿凸出方向向下弯曲，且当单晶硅片从端部被剥离时施加的力与衬底弯曲的方向完全相同。于是，单晶硅片不被剥离。结果，有可能防止单晶硅薄膜从衬底被分离或衬底破裂。
而且，根据本发明的SOI衬底可以被这样安排，即非晶非碱性玻璃衬底是下列玻璃中的任何一种：碱土铝硼硅酸盐玻璃、钡铝硼硅酸盐玻璃、碱土锌铅铝硼硅酸盐玻璃、以及碱土锌铝硼硅酸盐玻璃。
利用上述结构，有可能得到其热膨胀系数与单晶硅一样高或更高的衬底。
而且，根据本发明的SOI衬底可以被这样安排，即单晶硅片的键合表面由(111)面、或(110)面、或(100)面构成。
利用上述结构，用具有上述晶体取向的单晶硅片，有可能以同样的方式来制造具有一开始就不需要研磨表面的平坦硅膜表面的SOI衬底。
而且，与具有最可能沿(100)取向的单晶硅片的SOI衬底相比，(110)方向的SOI衬底的最大数目的彼此最近邻原子被排列在(110)面上。于是，当单晶硅片被分离时，被分离的表面非常平坦，致使有可能降低制作在SOI衬底上的硅晶体管的有缺陷部分的份额。
而且，当采用(111)方向的SOI衬底时，被分离的表面与单晶硅本体易于解理的表面完全相同，彼此最近邻原子与(111)面存在小的偏离角。于是，当单晶硅片被分离时，被分离的表面非常平坦，致使有可能降低制作在SOI衬底上的硅晶体管的有缺陷部分的份额。
而且，根据本发明的SOI衬底的制造方法可以具有这样的安排，即在不低于300℃到不高于700℃的温度范围内，以多个温度步骤执行热处理。
利用上述结构，借助于在多个阶段执行热处理，有可能减少单晶硅薄膜的剥离。确切地说，借助于执行2阶段热处理：在单晶硅片不从应用表面分离的温度下执行的用来增强键合强度的第一热处理，以及用来分离的第二热处理，有可能减少在热处理之后膜从键合表面剥离且单晶硅片本身剥离的次品的数量。
而且，根据本发明的SOI衬底的制造方法可以具有这样的安排，即氢离子注入的深度为40-200nm。
利用上述结构，如所述，当单晶硅薄膜的厚度，亦即氢离子的注入深度，薄如200nm时，有可能得到已经完全耗尽的晶体管，致使有可能大幅度改善性能并简化工艺。同时，当厚度小于40nm时，单晶硅薄膜变得易于破裂，致使制造过程的安全系数下降。
根据本发明的半导体器件可以具有这样的安排，即绝缘衬底由碱土铝硅酸盐玻璃制成的高应变点玻璃构成，它具有其中已经至少在包含单晶硅的区域上形成了二氧化硅层的表面。
利用上述结构，由于不必使用其组分已经调整的晶化玻璃，并能够用通常用于例如有源矩阵液晶平板的高应变点玻璃来制造绝缘衬底，故有可能以低的成本制造半导体器件。
根据本发明的半导体器件可以具有这样的安排，即绝缘衬底由下列玻璃中的任何一种制成：钡铝硼硅酸盐玻璃、碱土铝硼硅酸盐玻璃、硼硅酸盐玻璃、碱土锌铅铝硼硅酸盐玻璃以及碱土锌铝硼硅酸盐玻璃。
利用上述结构，由于使用通常用于例如有源矩阵液晶平板的所述高应变点玻璃来制造绝缘衬底，故有可能以低的成本制造适合于有源矩阵衬底的半导体器件。
根据本发明的半导体器件可以具有这样的安排，即半导体器件是包括由提供在绝缘衬底上的多个MOSFET、双极晶体管、或SIT组成的集成电路的有源矩阵衬底。
利用上述结构，由于半导体器件是包括各由绝缘衬底上的多个MOS(金属氧化物半导体)FET组成的集成电路的有源矩阵衬底，故有可能得到具有上述特性的有源矩阵衬底。
根据本发明的半导体器件可以具有这样的安排，即形成在绝缘衬底上的单晶硅薄膜区域与形成在绝缘衬底上的多晶硅薄膜区域被分隔开不小于0.3微米。
根据本发明的半导体器件可以具有这样的安排，即形成在绝缘衬底上的单晶硅薄膜区域与形成在绝缘衬底上的多晶硅薄膜区域被分隔开不小于0.5微米。
利用上述结构，有可能防止诸如Ni、Pt、Sn、Pd之类的金属原子从多晶硅扩散到单晶硅中，从而稳定半导体器件的性质。
根据本发明的半导体器件可以具有这样的安排，即分别提供在不同区域上的导电类型彼此完全相同的晶体管，其迁移率、亚阈值系数、以及阈值中的至少一个彼此不同。
利用上述结构，由于分别提供在不同区域上的导电类型彼此完全相同的晶体管，其迁移率、亚阈值系数、以及阈值中的至少一个彼此不同，故有可能根据所要求的性质而在各个适当的区域上提供所需的晶体管。
根据本发明的半导体器件可以具有这样的安排，即分别提供在不同区域上的集成电路，其栅长度、栅氧化物膜厚度、电源电压、以及逻辑电平中的至少一个彼此不同。
利用上述结构，由于分别提供在不同区域上的集成电路，其栅长度、栅氧化物膜厚度、电源电压、以及逻辑电平中的至少一个彼此不同，故有可能根据所要求的安排和性质而在各个适当的区域上提供所需的集成电路。
根据本发明的半导体器件可以具有这样的安排，即分别提供在不同区域上的集成电路，其设计规则彼此不同。
利用上述结构，由于分别提供在不同区域上的集成电路，其设计规则彼此不同，故有可能根据设计规则在各个适当的区域上提供适当的集成电路。
根据本发明的半导体器件，单晶硅薄膜的厚度d可以被调整为不大于上限600nm，即使当厚度d具有包括最大耗尽长度Wm变化的小的数值，亦即其杂质浓度为实际下限每立方厘米1015时。根据杂质的量Ni来确定杂质浓度。
此处，Wm＝[4εskTln(Ni/ni)q2Ni]1/2，其中，ni表示本征载流子浓度，k表示波尔兹曼常数，T表示绝对温度，εs表示硅的介电常数，q表示电荷，而Ni表示杂质浓度。
利用上述结构，由于单晶硅薄膜的厚度不大于600nm，故有可能进一步降低半导体器件的S值(亚阈值系数)，还有可能降低关断电流。
根据本发明的半导体器件可以具有这样的安排，即单晶硅薄膜的厚度大约不大于100nm。
利用上述结构，有可能进一步降低半导体器件的S值(亚阈值系数)，还有可能降低关断电流。
根据本发明的半导体器件可以具有这样的安排，即在不低于300℃到不高于650℃范围内的单一温度步骤中执行热处理。
利用上述方法，由于在单一温度步骤中执行热处理，故有可能在单一步骤中进行热处理。
根据本发明的半导体器件可以具有这样的安排，即在生长多晶硅层时，Ni、Pt、Sn、Pd中的至少一个被加入到非晶硅膜。
利用上述方法，由于在加热之前生长多晶硅层时，Ni、Pt、Sn、Pd中的至少一个被加入到非晶硅膜，故有可能促进多晶硅层的晶体生长。于是能够提高多晶硅层的迁移率，从而在制作驱动电路等方面具有优点。
根据本发明的半导体器件可以具有这样的安排，即借助于根据激光辐射方法，将单晶硅衬底的氢离子注入部分的温度升高到氢从硅中分解的温度或以上，来执行单晶硅衬底在氢离子注入部分处以解理方式被分离的步骤。
利用上述方法，由于单晶硅衬底的氢离子注入部分的温度被激光辐射升高，故有可能仅仅升高小范围区域的温度，从而抑制了单晶硅的损伤。
根据本发明的半导体器件可以具有这样的安排，即借助于执行包括大约不低于700℃的峰值温度的灯退火，单晶硅衬底在氢离子注入部分处以解理的方式被分离。
利用上述方法，由于借助于执行包括大约不低于700℃的峰值温度的灯退火(快速热退火)，单晶硅衬底在氢离子注入部分处以解理的方式被分离，故有可能进一步改善键合强度，且由于已经被氢离子注入损伤了的单晶硅薄膜的脱落界面和内部的恢复，还有可能改善晶体管的性质。注意，晶体管的性质随灯退火峰值温度的提高而被改善；但峰值温度的提高也增大了衬底的弯曲和膨胀/收缩。于是应该根据衬底的尺寸和/或器件的类型来适当地设定温度和保持时间。
根据本发明的半导体器件的制造方法还可以包括下列步骤：用各向同性等离子体腐蚀或湿法腐蚀方法，从单晶硅薄膜表面清除损伤层；用腐蚀方法，将多晶硅薄膜和单晶硅薄膜图形化成小岛形；用各向异性腐蚀方法，部分地或整个地回腐蚀已经淀积在多晶硅薄膜和单晶硅薄膜整个表面上的第一二氧化硅膜；以及淀积二氧化硅膜以便形成栅绝缘膜，其中在多晶硅薄膜和单晶硅薄膜已经被提供在绝缘衬底上之后，执行这些步骤。
利用上述方法，执行典型的多晶硅TFT制作步骤，致使有可能用常规的步骤来制造具有上述迁移率的TFT。
根据本发明的半导体器件的制造方法还可以包括下列步骤：用各向同性等离子体腐蚀或湿法腐蚀方法，从单晶硅薄膜表面清除损伤层；用腐蚀方法，将多晶硅薄膜和单晶硅薄膜图形化成小岛形；将树脂整平膜涂敷到已经淀积在多晶硅薄膜和单晶硅薄膜整个表面上的用于回腐蚀的二氧化硅膜的整个表面；用各向异性腐蚀方法，整个地回腐蚀树脂整平膜并部分地回腐蚀用于回腐蚀的二氧化硅膜；以及淀积二氧化硅膜以便形成栅绝缘膜，其中在多晶硅薄膜和单晶硅薄膜已经被提供在绝缘衬底上之后，执行这些步骤。
利用上述方法，氧化物膜(二氧化硅膜)被留在多晶硅薄膜与单晶硅薄膜图形之间的谷状部分中，从而整个地整平衬底。
根据本发明的半导体器件的制造方法还可以包括下列步骤：借助于根据腐蚀方法将已经形成在绝缘衬底上的单晶硅薄膜和多晶硅薄膜图形化成小岛形而制作MOS晶体管；以及将不低于每平方厘米1015和不高于每平方厘米5×1015的P+离子注入到N型MOS晶体管的至少源区和漏区的各个部分以及P型MOS晶体管的源区和漏区的各个部分。
利用上述方法，由于不低于每平方厘米1015和不高于每平方厘米5×1015的P+离子被注入到N型MOS晶体管的至少源区和漏区的各个部分以及P型MOS晶体管的源区和漏区的各个部分，故借助于执行根据RTA、激光、炉子等的热处理，以及不仅对多晶硅薄膜区域，而且对单晶硅薄膜区域执行金属原子吸杂，有可能得到性质不均匀性小且性质稳定的TFT。
根据本发明的半导体器件可以具有这样的安排，即单晶硅薄膜的厚度基本上等于多晶硅薄膜的厚度。
利用上述方法，有可能同时执行几乎所有的后续工艺，包括用来形成小岛形的腐蚀步骤，并能够制作不引起大的台阶的晶体管或电路。于是，在例如液晶平板的情况下，有可能得到控制单元厚度方面的优点。
根据本发明的半导体器件可以具有这样的安排，即借助于预先对单晶硅衬底的表面进行氧化或在表面上淀积二氧化硅膜而形成的二氧化硅膜的厚度不小于200nm。
通常，当二氧化硅膜变厚时，阈值的不均匀性被进一步减小，但就(a)二氧化硅膜形成工艺的效率(氧化所需的时间)以及(b)对差异的折中而言，适当的数值约为200-400nm。在主要关心不均匀性的情况下，适当的数值约为400nm，而在主要关心差异和效率的情况下，适当的数值约为200-400nm，250-350nm更好。当二氧化硅膜厚时，特别是在低电压下的工作稳定性得到改善。这是基于下列原因：上述安排降低了下列因素引起的固定电荷的影响：(a)彼此键合的单晶硅衬底与玻璃衬底之间界面上的沾污，或(b)晶格的形变和不完整性。
因此，利用上述方法，有可能得到在阈值不均匀性与二氧化硅薄膜形成工艺的差异和效率之间具有适当平衡的半导体衬底。
根据本发明的半导体器件可以具有这样的安排，即单晶硅薄膜的最大尺寸不大于10cm。
利用上述方法，由于具有最大尺寸不大于10cm的单晶硅薄膜，故即使当采用通常用于有源矩阵液晶显示器平板等的相对于单晶硅的热膨胀率差异大于石英玻璃相对于单晶硅的热膨胀率差异的高应变点玻璃时，也有可能防止诸如裂纹或剥离之类的硅的破裂。注意，单晶硅薄膜的最大尺寸表示厚度小的单晶硅薄膜的表面各个外形长度中的最大长度。例如，当单晶硅薄膜为碟形时，它表示其直径，而当单晶硅薄膜为薄的实心矩形时，它表示上表面矩形的对角线。
根据本发明的半导体器件可以具有这样的安排，即单晶硅薄膜的最大尺寸不大于5cm。
利用上述方法，由于具有最大尺寸不大于5cm的单晶硅薄膜，故即使当采用通常用于有源矩阵液晶显示器平板等的相对于单晶硅的热膨胀率差异大于石英玻璃相对于单晶硅的热膨胀率差异的高应变点玻璃时，也有可能更安全地防止诸如裂纹或剥离之类的硅的破裂。
根据本发明的半导体器件可以具有这样的安排，即在从室温到不高于600℃的温度范围内，绝缘衬底与单晶硅薄膜的归一化线膨胀差异不大于大约250ppm。
利用上述方法，绝缘衬底与单晶硅薄膜之间的线膨胀系数的差异小。于是，在绝缘衬底上形成单晶硅薄膜的步骤中，有可能防止(a)当单晶硅薄膜以解理的方式在氢离子注入部分处被分割时，由热膨胀系数的差异引起的被键合的表面的损伤和剥离，或(b)晶体中的缺陷。而且，有可能改善热键合强度。
制造半导体器件的方法可以具有这样的安排，即注入到氢离子注入部分中的氢离子的剂量不低于每平方厘米1016，或约为每平方厘米3×1016。
利用上述方法，有可能改善制作在单晶硅薄膜区域中的TFT的迁移率等。
这样就描述了本发明，显然，对本发明可以进行各种改变。这些变化不被认为是偏离了本发明的构思与范围，对于本技术领域熟练人员来说，显然所有这些修正都被包括在下列权利要求的范围内。

Claims (35)

1.一种半导体器件，其特征在于，在绝缘衬底的不同区域上分别形成多晶硅薄膜和单晶硅薄膜，所述多晶硅薄膜和单晶硅薄膜作为半导体器件的用以形成器件的有源层使用。
2.权利要求1所述的半导体器件，其特征在于：单晶硅薄膜具有键合到绝缘衬底的表面，且此表面被氧化，或此表面上淀积了二氧化硅膜。
3.权利要求1所述的半导体器件，其特征在于：半导体器件是一种有源矩阵衬底，它包括各由多个提供在绝缘衬底上的MOSFET组成的集成电路。
4.权利要求1所述的半导体器件，其特征在于：绝缘衬底由高应变点玻璃制成，其中二氧化硅层被提供在具有单晶硅的区域的表面上。
5.权利要求4所述的半导体器件，其特征在于：绝缘衬底由钡铝硼硅酸盐玻璃、碱土铝硼硅酸盐玻璃、硼硅酸盐玻璃、碱土锌铅铝硼硅酸盐玻璃、以及碱土锌铝硼硅酸盐玻璃中的任何一种制成。
6.权利要求1所述的半导体器件，其特征在于：提供在绝缘衬底上的单晶硅薄膜区域与提供在绝缘衬底上的多晶硅薄膜区域被彼此分隔开等于或大于0.3微米。
7.权利要求3所述的半导体器件，其特征在于：分别提供在不同区域上的导电类型彼此相同的各个晶体管，在迁移率、亚阈值系数、以及阈值中的任何一个方面彼此不同。
8.权利要求3所述的半导体器件，其特征在于：分别提供在不同区域上的集成电路，在栅长度、栅氧化物膜厚度、电源电压、以及逻辑电平中的一个方面彼此不同。
9.权利要求3所述的半导体器件，其特征在于：分别提供在不同区域上的集成电路，在设计规则方面彼此不同。
10.权利要求1所述的半导体器件，其特征在于：单晶硅薄膜的厚度等于或小于600nm。
11.权利要求1所述的半导体器件，其特征在于：单晶硅薄膜的厚度等于或小于100nm。
12.权利要求1所述的半导体器件，其特征在于：所述多晶硅薄膜的面积大于所述单晶硅薄膜的面积。
13.一种SOI衬底，在衬底上粘合有已经注入了氢离子的单晶硅片，通过在所述氢离子注入层分断，在所述单晶硅片上形成单晶硅薄膜，所述SOI的特征在于：
所述衬底为非晶非碱性玻璃衬底，该非晶非碱性玻璃衬底的热膨胀率等于所述单晶硅的热膨胀率，或高于所述单晶硅的热膨胀率。
14.权利要求13所述的SOI衬底，其特征在于：非晶非碱性玻璃衬底是碱土铝硼硅酸盐玻璃、钡铝硼硅酸盐玻璃、碱土锌铅铝硼硅酸盐玻璃和碱土锌铝硼硅酸盐玻璃中的任何一种。
15.权利要求13所述的SOI衬底，其特征在于：单晶硅片的键合表面由(111)面、或(110)面、或(100)面构成。
16.包含权利要求13所述的SOI衬底的显示器件，其特征在于：非晶非碱性玻璃衬底由能够透射可见光的非晶玻璃材料制成。
17.一种制造SOI衬底的方法，它包括下列步骤：
将其中已经注入了氢离子的单晶硅片键合到衬底；以及
借助于执行热处理，在氢离子注入部分处分离所述单晶硅片，所述方法的特征在于：
非晶非碱性玻璃衬底被用作所述衬底，且所述热处理在小于600℃下执行，以便形成单晶硅薄膜。
18.权利要求17所述的方法，其特征在于：热处理在从等于或高于300℃到等于或低于700℃的多步温度下执行。
19.一种制造SOI衬底的方法，它包括下列步骤：
将其中已经注入了氢离子的单晶硅片键合到衬底；以及
借助于执行热处理，在氢离子注入部分处分离所述单晶硅片，所述方法的特征在于：
非晶非碱性玻璃衬底被用作所述衬底，且所述热处理根据包括等于或高于850℃的峰值温度的灯退火而被执行，以便形成单晶硅薄膜。
20.权利要求17或19所述的方法，其特征是还包含下列步骤：
在非晶非碱性玻璃衬底的表面上相继淀积二氧化硅膜和非晶硅膜；
借助于对非晶硅膜进行热晶化而生长多晶硅层，以便形成多晶硅薄膜；
用腐蚀方法清除预定区域的多晶硅层，并用腐蚀方法，沿二氧化硅膜的厚度方向清除一部分对应于此预定区域的二氧化硅膜；
对单晶硅片的表面进行氧化，或在单晶硅片的表面上淀积二氧化硅膜，并在单晶硅片中注入氢离子；
将其中注入了氢离子的单晶硅片切割成一定形状，以便覆盖已经经受过腐蚀的预定区域；
将已经切割成预定形状的单晶硅片的氢离子注入表面键合到已经经受过腐蚀的预定区域；以及
根据由热处理引起的氢脆来分离单晶硅片，以便形成单晶硅薄膜。
21.权利要求17或19所述的方法，其特征在于：氢离子的注入深度为40-200nm。
22.一种半导体器件，在绝缘衬底不同区域上分别形成多晶硅薄膜和单晶硅薄膜，
所述半导体器件的特征在于：选择所述绝缘衬底与所述单晶硅薄膜的标称线性膨胀之间的差在室温以上600℃以下的温度范围内为等于或小于250ppm的所述绝缘衬底的材料。
23.一种半导体器件，在绝缘衬底不同区域上分别形成多晶硅薄膜和单晶硅薄膜，
所述半导体器件的特征在于：形成所述单晶硅薄膜，使得拉曼位移的峰值位置偏离量在520.5±1.0cm-1之内。
24.权利要求22或23所述的半导体器件，其特征在于：绝缘衬底由碱土铝硅酸盐玻璃制成的高应变点玻璃构成，它具有其中已经在包含单晶硅的区域上形成了二氧化硅层的表面。
25.权利要求22或23所述的半导体器件，其特征在于：绝缘衬底由钡铝硼硅酸盐玻璃、碱土铝硼硅酸盐玻璃、硼硅酸盐玻璃、碱土锌铅铝硼硅酸盐玻璃、以及碱土锌铝硼硅酸盐玻璃中的任何一种制成。
26.权利要求22或23所述的半导体器件，其特征在于：此半导体器件是有源矩阵衬底，该衬底包括由提供在绝缘衬底上的多个MOSFET、双极晶体管、或SIT构成的集成电路。
27.权利要求22或23所述的半导体器件，其特征在于：形成在绝缘衬底上的单晶硅薄膜区域与形成在绝缘衬底上的多晶硅薄膜区域分隔开等于或大于0.3微米。
28.权利要求22或23所述的半导体器件，其特征在于：形成在绝缘衬底上的单晶硅薄膜区域与形成在绝缘衬底上的多晶硅薄膜区域分隔开等于或大于0.5微米。
29.权利要求22或23所述的半导体器件，其特征在于：分别提供在不同区域上的导电类型彼此相同的各个晶体管，其迁移率、亚阈值系数、阈值中的任何一个彼此不同。
30.权利要求22或23所述的半导体器件，其特征在于：分别提供在不同区域上的各个集成电路，其栅长度、栅氧化物膜厚度、电源电压、逻辑电平中的一个彼此不同。
31.权利要求22或23所述的半导体器件，其特征在于：分别提供在不同区域上的各个集成电路的设计规则彼此不同。
32.权利要求22或23所述的半导体器件，其特征在于：单晶硅薄膜的厚度等于或小于600nm。
33.权利要求22或23所述的半导体器件，其特征在于：单晶硅薄膜的厚度等于或小于100nm。
34.权利要求22或23所述的半导体器件，其特征在于：单晶硅薄膜的最大尺寸等于或小于10cm。
35.权利要求22或23所述的半导体器件，其特征在于：单晶硅薄膜的最大尺寸等于或小于5cm。
CNB031085326A 2002-03-26 2003-03-26 半导体器件及其制法、soi衬底及其制法和其显示器件 Expired - Fee Related CN1276512C (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP86999/2002 2002-03-26
JP86999/02 2002-03-26
JP2002086999A JP2003282885A (ja) 2002-03-26 2002-03-26 半導体装置およびその製造方法
JP2002243927A JP4772258B2 (ja) 2002-08-23 2002-08-23 Ｓｏｉ基板の製造方法
JP243927/2002 2002-08-23
JP243927/02 2002-08-23
JP2002280036A JP2004119636A (ja) 2002-09-25 2002-09-25 半導体装置およびその製造方法
JP280036/02 2002-09-25
JP280036/2002 2002-09-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101074046A Division CN100454521C (zh) 2002-03-26 2003-03-26 半导体器件及其制法

Publications (2)

Publication Number Publication Date
CN1450649A CN1450649A (zh) 2003-10-22
CN1276512C true CN1276512C (zh) 2006-09-20

Family

ID=28046113

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031085326A Expired - Fee Related CN1276512C (zh) 2002-03-26 2003-03-26 半导体器件及其制法、soi衬底及其制法和其显示器件

Country Status (5)

Country Link
US (3) US7119365B2 (zh)
KR (1) KR100532557B1 (zh)
CN (1) CN1276512C (zh)
FR (1) FR2837980B1 (zh)
TW (1) TWI235486B (zh)

Families Citing this family (174)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555449B1 (en) 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US20030228689A1 (en) * 2002-05-31 2003-12-11 Isis Pharmaceuticals Inc. Antisense modulation of G protein-coupled receptor kinase 6 expression
JP4873858B2 (ja) 2002-08-19 2012-02-08 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク エッジ領域を最小にするために基板のフィルム領域のレーザ結晶化処理方法及び装置並びにそのようなフィルム領域の構造
US7718517B2 (en) 2002-08-19 2010-05-18 Im James S Single-shot semiconductor processing system and method having various irradiation patterns
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
WO2005029551A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions
WO2005029546A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination
WO2005029549A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for facilitating bi-directional growth
US7164152B2 (en) * 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
WO2005034193A2 (en) 2003-09-19 2005-04-14 The Trustees Of Columbia University In The City Ofnew York Single scan irradiation for crystallization of thin films
JP4004448B2 (ja) * 2003-09-24 2007-11-07 富士通株式会社 半導体装置およびその製造方法
JP4610982B2 (ja) * 2003-11-11 2011-01-12 シャープ株式会社 半導体装置の製造方法
WO2005048221A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
JP2005202801A (ja) * 2004-01-16 2005-07-28 Sharp Corp 表示装置
JP4540359B2 (ja) * 2004-02-10 2010-09-08 シャープ株式会社 半導体装置およびその製造方法
JP4219838B2 (ja) * 2004-03-24 2009-02-04 シャープ株式会社 半導体基板の製造方法、並びに半導体装置の製造方法
JP4319078B2 (ja) 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
KR101140450B1 (ko) * 2004-08-18 2012-04-30 코닝 인코포레이티드 변형된 반도체-온-절연체 구조 및 변형된 반도체-온-절연체구조의 제조방법
KR101121798B1 (ko) * 2004-08-18 2012-03-20 코닝 인코포레이티드 고 변형 유리/유리-세라믹 함유 반도체-온-절연체 구조물
US7645337B2 (en) 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
US7736964B2 (en) * 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
KR100612885B1 (ko) * 2004-12-30 2006-08-14 삼성전자주식회사 국부적으로 단결정 실리콘층이 집적된 기판의 제조방법
US7348610B2 (en) * 2005-02-24 2008-03-25 International Business Machines Corporation Multiple layer and crystal plane orientation semiconductor substrate
US8221544B2 (en) 2005-04-06 2012-07-17 The Trustees Of Columbia University In The City Of New York Line scan sequential lateral solidification of thin films
JPWO2006117900A1 (ja) * 2005-04-26 2008-12-18 シャープ株式会社 半導体装置の製造方法及び半導体装置
JP2008198628A (ja) * 2005-05-11 2008-08-28 Sharp Corp 半導体装置及びその製造方法並びに液晶表示装置
US7635637B2 (en) * 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
WO2007067541A2 (en) 2005-12-05 2007-06-14 The Trustees Of Columbia University In The City Of New York Systems and methods for processing a film, and thin films
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
TWI382470B (zh) * 2006-05-31 2013-01-11 Corning Inc 使用輻射退火製造半導體在絕緣體上結構
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP5594753B2 (ja) * 2006-07-13 2014-09-24 国立大学法人東北大学 トランジスタ及び半導体装置
US20080142475A1 (en) * 2006-12-15 2008-06-19 Knowles Electronics, Llc Method of creating solid object from a material and apparatus thereof
JP2008153411A (ja) * 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
KR101397567B1 (ko) 2007-01-24 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막의 결정화 방법 및 반도체장치의 제작방법
US7755113B2 (en) * 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
WO2008123117A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
WO2008123116A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
CN101281912B (zh) * 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
US7875881B2 (en) * 2007-04-03 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US20080248629A1 (en) * 2007-04-06 2008-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
CN101657882B (zh) * 2007-04-13 2012-05-30 株式会社半导体能源研究所 显示器件、用于制造显示器件的方法、以及soi衬底
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
KR101440930B1 (ko) * 2007-04-20 2014-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작방법
KR101436115B1 (ko) * 2007-04-27 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법, 및 반도체장치의 제조방법
JP5289805B2 (ja) * 2007-05-10 2013-09-11 株式会社半導体エネルギー研究所 半導体装置製造用基板の作製方法
US7825007B2 (en) * 2007-05-11 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method of joining a plurality of SOI substrates on a glass substrate by a heat treatment
US7851804B2 (en) * 2007-05-17 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2008142911A1 (en) * 2007-05-18 2008-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8803781B2 (en) * 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US8513678B2 (en) * 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
EP1993126B1 (en) * 2007-05-18 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor substrate
TWI476927B (zh) * 2007-05-18 2015-03-11 Semiconductor Energy Lab 半導體裝置的製造方法
EP1993127B1 (en) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
US7745268B2 (en) * 2007-06-01 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device with irradiation of single crystal semiconductor layer in an inert atmosphere
KR101495153B1 (ko) * 2007-06-01 2015-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작 방법 및 반도체장치
JP4858491B2 (ja) * 2007-06-18 2012-01-18 セイコーエプソン株式会社 シリコン基材の接合方法、液滴吐出ヘッド、液滴吐出装置および電子デバイス
JP4967842B2 (ja) * 2007-06-18 2012-07-04 セイコーエプソン株式会社 シリコン基材の接合方法、液滴吐出ヘッド、液滴吐出装置および電子デバイス
CN101681843B (zh) * 2007-06-20 2012-05-09 株式会社半导体能源研究所 半导体装置的制造方法
KR101484296B1 (ko) 2007-06-26 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제작방법
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
CN101743616B (zh) * 2007-06-28 2012-02-22 株式会社半导体能源研究所 半导体装置的制造方法
US7807520B2 (en) * 2007-06-29 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8431451B2 (en) * 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5498670B2 (ja) * 2007-07-13 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5442224B2 (ja) * 2007-07-23 2014-03-12 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
US20090032873A1 (en) * 2007-07-30 2009-02-05 Jeffrey Scott Cites Ultra thin single crystalline semiconductor TFT and process for making same
US7795114B2 (en) * 2007-08-10 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of SOI substrate and semiconductor device
JP2009076890A (ja) * 2007-08-31 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置、及び電子機器
JP5250228B2 (ja) * 2007-09-21 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI437696B (zh) 2007-09-21 2014-05-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TW200942935A (en) 2007-09-21 2009-10-16 Univ Columbia Collections of laterally crystallized semiconductor islands for use in thin film transistors and systems and methods for making same
JP5452900B2 (ja) * 2007-09-21 2014-03-26 株式会社半導体エネルギー研究所 半導体膜付き基板の作製方法
JP2009094488A (ja) * 2007-09-21 2009-04-30 Semiconductor Energy Lab Co Ltd 半導体膜付き基板の作製方法
JP5385289B2 (ja) * 2007-09-25 2014-01-08 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 横方向に結晶化した薄膜上に作製される薄膜トランジスタデバイスにおいて高い均一性を生成する方法
US8067793B2 (en) * 2007-09-27 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including storage capacitor with yttrium oxide capacitor dielectric
US8101500B2 (en) 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
KR101499175B1 (ko) * 2007-10-04 2015-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법
JP5522917B2 (ja) * 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法
JP5490393B2 (ja) * 2007-10-10 2014-05-14 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP2009135430A (ja) * 2007-10-10 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5527956B2 (ja) * 2007-10-10 2014-06-25 株式会社半導体エネルギー研究所 半導体基板の製造方法
JP5499455B2 (ja) * 2007-10-22 2014-05-21 株式会社デンソー ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
US7851318B2 (en) * 2007-11-01 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same, and method for manufacturing semiconductor device
WO2009057669A1 (en) * 2007-11-01 2009-05-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing photoelectric conversion device
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5548356B2 (ja) * 2007-11-05 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103354204A (zh) 2007-11-21 2013-10-16 纽约市哥伦比亚大学理事会 用于制备外延纹理厚膜的系统和方法
WO2009067688A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
WO2009084287A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置およびその製造方法
CN101855704B (zh) * 2007-12-27 2012-07-18 夏普株式会社 半导体装置、带有单晶半导体薄膜的基板和它们的制造方法
US7842583B2 (en) * 2007-12-27 2010-11-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US20090179160A1 (en) * 2008-01-16 2009-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate manufacturing apparatus
JP5404064B2 (ja) 2008-01-16 2014-01-29 株式会社半導体エネルギー研究所 レーザ処理装置、および半導体基板の作製方法
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
US8119490B2 (en) * 2008-02-04 2012-02-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
WO2009111340A2 (en) 2008-02-29 2009-09-11 The Trustees Of Columbia University In The City Of New York Flash lamp annealing crystallization for large area thin films
US8003483B2 (en) 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
US8278713B2 (en) 2008-03-28 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7939389B2 (en) 2008-04-18 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5548395B2 (ja) * 2008-06-25 2014-07-16 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
KR101629193B1 (ko) * 2008-06-26 2016-06-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
JP5700617B2 (ja) 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US7943414B2 (en) * 2008-08-01 2011-05-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG159476A1 (en) * 2008-08-28 2010-03-30 Semiconductor Energy Lab Method for manufacturing semiconductor layer and semiconductor device
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
JP5478166B2 (ja) * 2008-09-11 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG160300A1 (en) 2008-10-03 2010-04-29 Semiconductor Energy Lab Method for manufacturing soi substrate
SG161151A1 (en) * 2008-10-22 2010-05-27 Semiconductor Energy Lab Soi substrate and method for manufacturing the same
JP5496608B2 (ja) 2008-11-12 2014-05-21 信越化学工業株式会社 Ｓｏｉ基板の作製方法
KR20110094022A (ko) 2008-11-14 2011-08-19 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막 결정화를 위한 시스템 및 방법
SG182208A1 (en) * 2008-12-15 2012-07-30 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
JP5503995B2 (ja) * 2009-02-13 2014-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010239123A (ja) * 2009-03-12 2010-10-21 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
SG183670A1 (en) * 2009-04-22 2012-09-27 Semiconductor Energy Lab Method of manufacturing soi substrate
KR101651206B1 (ko) * 2009-05-26 2016-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판의 제작 방법
US8278187B2 (en) * 2009-06-24 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate by stepwise etching with at least two etching treatments
SG176602A1 (en) * 2009-06-24 2012-01-30 Semiconductor Energy Lab Method for reprocessing semiconductor substrate and method for manufacturing soi substrate
KR101644249B1 (ko) 2009-06-30 2016-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
WO2011011764A2 (en) * 2009-07-23 2011-01-27 Gigasi Solar, Inc. Systems, methods and materials involving crystallization of substrates using a seed layer, as well as products produced by such processes
EP2599110A4 (en) 2009-07-28 2014-04-23 Gigasi Solar Inc SYSTEMS, METHODS AND MATERIALS FOR CRYSTALLIZING SUBSTRATES THROUGH UNDERGLASHING GLASSES AND PRODUCTS MANUFACTURED BY SUCH METHODS
WO2011020124A2 (en) * 2009-08-14 2011-02-17 Gigasi Solar, Inc. Backside only contact thin-film solar cells and devices, systems and methods of fabricating same, and products produced by processes thereof
GB0914251D0 (en) * 2009-08-14 2009-09-30 Nat Univ Ireland Cork A hybrid substrate
SG178061A1 (en) * 2009-08-25 2012-03-29 Semiconductor Energy Lab Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing soi substrate
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP2011077504A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP5713603B2 (ja) * 2009-09-02 2015-05-07 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US8021960B2 (en) * 2009-10-06 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
US20110165721A1 (en) * 2009-11-25 2011-07-07 Venkatraman Prabhakar Systems, methods and products including features of laser irradiation and/or cleaving of silicon with other substrates or layers
JP5926887B2 (ja) * 2010-02-03 2016-05-25 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
US20110207306A1 (en) * 2010-02-22 2011-08-25 Sarko Cherekdjian Semiconductor structure made using improved ion implantation process
JP4948629B2 (ja) * 2010-07-20 2012-06-06 ウシオ電機株式会社 レーザリフトオフ方法
JP5917036B2 (ja) 2010-08-05 2016-05-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
WO2012060430A1 (ja) 2010-11-05 2012-05-10 シャープ株式会社 半導体基板、半導体基板の製造方法、薄膜トランジスタ、半導体回路、液晶表示装置、エレクトロルミネセンス装置、無線通信装置、及び発光装置
JP5902917B2 (ja) 2010-11-12 2016-04-13 株式会社半導体エネルギー研究所 半導体基板の作製方法
US8558195B2 (en) 2010-11-19 2013-10-15 Corning Incorporated Semiconductor structure made using improved pseudo-simultaneous multiple ion implantation process
US8008175B1 (en) 2010-11-19 2011-08-30 Coring Incorporated Semiconductor structure made using improved simultaneous multiple ion implantation process
US8196546B1 (en) 2010-11-19 2012-06-12 Corning Incorporated Semiconductor structure made using improved multiple ion implantation process
CN102074660A (zh) * 2010-12-01 2011-05-25 郑州大学 一种顶发射有机电致发光器件
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP5695535B2 (ja) 2011-09-27 2015-04-08 株式会社東芝 表示装置の製造方法
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
RU2497231C1 (ru) * 2012-04-19 2013-10-27 Федеральное государственное бюджетное учреждение науки Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) Способ изготовления структуры кремний-на-изоляторе
RU2498450C1 (ru) * 2012-04-26 2013-11-10 Федеральное государственное бюджетное учреждение науки Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) Способ изготовления структуры полупроводник-на-изоляторе
US9396948B2 (en) * 2013-05-03 2016-07-19 Texas Instruments Incorporated Layer transfer of silicon onto III-nitride material for heterogenous integration
CN103528735B (zh) * 2013-10-31 2015-11-18 南京信息工程大学 一种微型光纤法布里-珀罗压力传感器及其制作方法
CN103952766B (zh) * 2014-05-12 2016-08-24 山东大学 一种利用离子注入制备磷酸钛氧钾薄膜的方法
CN105095551A (zh) * 2014-05-22 2015-11-25 上海北京大学微电子研究院 面向soi工艺的供电电源电压的系统级优化方法
KR102365963B1 (ko) * 2015-06-23 2022-02-23 삼성디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 갖는 액정 표시 장치
CN105043606B (zh) * 2015-07-10 2017-11-03 东南大学 一种电容式压力传感器及其制备方法
CN107104037B (zh) * 2017-05-25 2019-06-21 中国工程物理研究院激光聚变研究中心 一种超薄单晶硅片的制备方法
JP6834932B2 (ja) * 2017-12-19 2021-02-24 株式会社Sumco 貼り合わせウェーハ用の支持基板の製造方法および貼り合わせウェーハの製造方法
JP7083645B2 (ja) 2018-01-11 2022-06-13 Ｊｓｗアクティナシステム株式会社 レーザ処理装置、レーザ処理方法及び半導体装置の製造方法
WO2020172299A1 (en) * 2019-02-19 2020-08-27 Applied Materials, Inc. Polysilicon liners
KR102743023B1 (ko) * 2020-03-11 2024-12-16 가부시끼가이샤 레조낙 내식성 부재
CN112259678B (zh) * 2020-10-19 2022-07-19 济南晶正电子科技有限公司 一种用于改善薄膜层炸裂的方法及薄膜材料
CN113745099A (zh) * 2021-09-06 2021-12-03 长江存储科技有限责任公司 多晶硅层、其制作方法以及半导体器件
CN114113156B (zh) * 2021-10-26 2024-05-17 浙江大学 一种无衬底单原子层金属薄膜的机械减薄制备装置及方法
CN114267589A (zh) * 2021-12-27 2022-04-01 西安奕斯伟材料科技有限公司 一种晶圆表面损伤深度测量方法及系统
CN116845027B (zh) * 2023-09-01 2023-11-21 青禾晶元(天津)半导体材料有限公司 一种fd-soi衬底的制备方法及soi器件

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
GB9204537D0 (en) * 1992-03-03 1992-04-15 Pilkington Plc Alkali-free glass compositions
JPH0611729A (ja) * 1992-06-29 1994-01-21 Kodo Eizo Gijutsu Kenkyusho:Kk 液晶表示装置およびその製造方法
JP2933509B2 (ja) 1994-07-08 1999-08-16 日本電気株式会社 半導体装置
JP3109968B2 (ja) 1994-12-12 2000-11-20 キヤノン株式会社 アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法
US6524977B1 (en) * 1995-07-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Method of laser annealing using linear beam having quasi-trapezoidal energy profile for increased depth of focus
FR2744285B1 (fr) 1996-01-25 1998-03-06 Commissariat Energie Atomique Procede de transfert d'une couche mince d'un substrat initial sur un substrat final
JPH09121039A (ja) 1996-10-28 1997-05-06 Canon Inc 半導体部材
JPH10293322A (ja) 1997-04-21 1998-11-04 Canon Inc 液晶表示装置およびその製造方法
JP3531415B2 (ja) 1997-04-22 2004-05-31 セイコーエプソン株式会社 Ｓｏｉ基板とその製造方法及びこれを用いた半導体装置及び液晶パネル
JP3738798B2 (ja) 1997-07-03 2006-01-25 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法及び液晶パネルの製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH1197379A (ja) 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
KR100296110B1 (ko) 1998-06-09 2001-08-07 구본준, 론 위라하디락사 박막트랜지스터 제조방법
JP2000021782A (ja) 1998-06-30 2000-01-21 Sony Corp 単結晶シリコン層の形成方法及び半導体装置の製造方法
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4609867B2 (ja) 1998-07-29 2011-01-12 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び半導体装置の作製方法
WO2000032528A1 (en) 1998-11-30 2000-06-08 Corning Incorporated Glasses for flat panel displays
JP2001023948A (ja) 1999-07-05 2001-01-26 Canon Inc 半導体基板の製造方法
FR2802340B1 (fr) 1999-12-13 2003-09-05 Commissariat Energie Atomique Structure comportant des cellules photovoltaiques et procede de realisation
JP3997682B2 (ja) 2000-03-13 2007-10-24 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
JP4507395B2 (ja) 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP2002217417A (ja) 2001-01-12 2002-08-02 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate

Also Published As

Publication number Publication date
CN1450649A (zh) 2003-10-22
FR2837980B1 (fr) 2007-04-06
FR2837980A1 (fr) 2003-10-03
US7619250B2 (en) 2009-11-17
TW200306002A (en) 2003-11-01
US20070063281A1 (en) 2007-03-22
US20030183876A1 (en) 2003-10-02
US7884367B2 (en) 2011-02-08
US7119365B2 (en) 2006-10-10
US20100019242A1 (en) 2010-01-28
KR20030077410A (ko) 2003-10-01
TWI235486B (en) 2005-07-01
KR100532557B1 (ko) 2005-12-01

Similar Documents

Publication Publication Date Title
CN1276512C (zh) 半导体器件及其制法、soi衬底及其制法和其显示器件
CN1492481A (zh) 单晶硅及soi基板、半导体装置及其制造方法、显示装置
CN1897258A (zh) 半导体器件及其制法、soi衬底及其制法和其显示器件
CN1135601C (zh) 半导体衬底的制造方法
CN1056940C (zh) 半导体部件及其制造方法
CN1139969C (zh) 半导体基片及其制备方法
CN1150594C (zh) 半导体产品的制造方法
CN1294618C (zh) 半导体器件及剥离方法以及半导体器件的制造方法
CN1042375C (zh) 半导体基体材料的制作方法
CN1160758C (zh) 半导体器件及其制造方法
CN1123915C (zh) 半导体制品的制造方法
CN1052339C (zh) 半导体基体材料的制作方法
CN1104036C (zh) 半导体产品的制造工艺
CN1089486C (zh) 形成晶体性半导体膜的方法
CN1294619C (zh) 半导体器件及其制造方法
CN1055784C (zh) 半导体器件及其制造方法
CN1052817C (zh) 具有窄带隙－源区结构的绝缘栅器件及其制造方法
CN1132223C (zh) 半导体衬底及其制造方法
CN1114936C (zh) 半导体衬底及其制作方法
CN1099905A (zh) 半导体基片的制作方法
CN1259758A (zh) 半导体晶片的制造方法及其使用和利用方法
CN1272684A (zh) 衬底及其制造方法
CN1269599A (zh) 制造半导体部件的方法
CN1389900A (zh) 制造半导体器件的方法
CN1409373A (zh) 剥离方法及半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060920

Termination date: 20130326