JP3997682B2 - 電気光学装置の製造方法及び電気光学装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に表示画素と駆動回路とを同時形成する電気光学装置の製造方法及び電気光学装置に関する。特に、表示画素のスイッチング素子の半導体層としてポリシリコン層、駆動回路のスイッチング素子の半導体層として単結晶シリコン層が用いられた構造の電気光学装置の製造方法及び電気光学装置の製造方法に関する。
【０００２】
【従来の技術】
電気光学装置、例えば液晶装置においては、同一基板上に表示画素と駆動回路とが同時形成された構造が用いられている。このような構造においては、表示画素に配置されるスイッチング素子の駆動スピードは比較的遅くても良いのに対し、駆動回路におけるスイッチング素子の駆動には高速応答が要求される。このため、特開平５−１３４２７２号公報には、駆動回路のスイッチング素子の半導体層として単結晶シリコンを用い、表示画素のスイッチング素子の半導体層としてポリシリコンを用いる技術が記載されている。そして、このような異なる半導体層を効率良く同一基板上に形成する方法として、特開平５−１３４２７２号公報では、シリコン窒化膜を核としてシリコン膜を成長することにより半導体層を形成し、核となるシリコン窒化膜の大きさを異ならせることにより堆積されるシリコン膜を多結晶シリコン膜とするか単結晶シリコン膜とするかを決定している。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述の公報に記載される製造方法では、表面平滑性の良いシリコン膜が得ることが難しくＣＭＰ等の平坦化処理が必要になる。また核からシリコン膜を成長させることが困難で、実用化が難しい。シリコン窒化膜を核として使用した場合、特にチャネル領域が薄い単結晶シリコン膜で構成する場合、チャネルの空乏層が窒化膜の側で終端させ素子のしきい値ばらつきを大きくさせる問題がある。
【０００４】
本発明は、特開平５−１３４２７２号公報に記載される製法とは異なる製法により、駆動回路領域のスイッチング素子の半導体層として単結晶シリコンが用いられ、表示画素領域のスイッチング素子の半導体層としてポリシリコンが用いられた電気光学装置を容易に、効率良く製造し、高品質の電気光学装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
かかる課題を解決するため、本発明の電気光学装置の製造方法は、基板上に、少なくともポリシリコン膜からなる半導体層を有するスイッチング素子が配置された表示画素と、少なくとも該表示画素を駆動する単結晶シリコン膜からなる半導体層を有するスイッチング素子が配置された駆動回路とが配置された電気光学装置の製造方法において、（ａ）前記基板上に単結晶シリコン膜を形成する工程と、（ｂ）前記駆動回路に対応する前記単結晶シリコン膜上にマスクを形成する工程と、（ｃ）前記表示画素に対応する単結晶シリコン膜の表面に酸化膜を形成する工程と、（ｄ）前記単結晶シリコン膜のマスクが形成されていない領域に前記酸化膜を介して珪素イオンを注入して非単結晶膜を形成する工程と、（ｅ）前記珪素イオンが注入された領域をポリシリコン化する工程と、（ｆ）前記珪素イオンが注入された領域と珪素イオンが注入されていない領域をパターニングして、それぞれ前記ポリシリコン膜からなる半導体層と前記単結晶シリコン膜からなる半導体層を形成する工程と、を具備することを特徴とする。
【０００６】
本発明のこのような構成によれば、同一基板上に膜質の良いポリシリコン膜及び単結晶シリコン膜という異なる膜質のシリコン膜を容易に形成することができるという効果を有する。すなわち、前述の公開公報にて開示されている技術では、核の大きさを異ならせることにより異なる膜質のシリコン層を得ているため、核から成長させる際の縦方向及び横方向の成長の制御が難しく、シリコン層の膜厚や大きさの制御が困難であり、更に膜質を異ならせるための核の大きさの制御が困難であった。これに対し、本発明では、はじめに基板全面に単結晶シリコン膜が形成されるため面内における膜厚均一性が良い。更に、本発明では、単結晶シリコン膜のポリシリコン化の方法として、単結晶シリコン膜に珪素イオンを注入し、これを加熱またはレーザーアニール処理などをすることによりポリシリコン化する方法を採用しているため、珪素イオンの注入の有無によりポリシリコン膜となるか単結晶シリコン膜となるかが決定されるので、同じ基板上で異なる膜質のシリコン膜を容易に形成することができる。
また、前記（ｂ）工程後であって前記（ｄ）工程前に、（ｃ）前記単結晶シリコン膜表面に酸化膜を形成する工程を具備することを特徴とする。このような構成によれば、珪素イオンの注入前に単結晶シリコン膜の表面に酸化膜が形成された状態となるため、単結晶シリコン膜の表面は酸化膜により保護され、珪素イオンの注入によるシリコン膜表面の荒れを防止することができるという効果を有する。これにより、更に、表面平坦性の良いポリシリコンからなる半導体層を得ることができ、高品質のスイッチング素子を得ることができる。
【０００７】
また、前記（ｅ）工程において、前記珪素イオンが注入された領域は、加熱処理されることによりポリシリコン化することを特徴とする。このように、加熱処理することにより、ポリシリコン化が可能である。ポリシリコン化する際の加熱は６００〜７００℃程度の範囲で行えば良い。
【０００８】
また、前記（ｅ）工程後であって前記（ｆ）工程前に、（ｇ）前記マスクを除去する工程を更に具備し、前記（ｄ）工程において、前記加熱処理により前記マスクが覆われていない領域の非単結晶シリコン膜は結晶成長されることを特徴とする。このような構成とすることにより、加熱処理により表示画素領域におけるシリコン膜のポリシリコン化と、駆動回路領域における単結晶シリコン膜の工程を同時に行うことができる。
【０００９】
また、前記（ａ）工程は、（ｈ）水素イオンが注入された単結晶シリコン基板を前記基板上に貼り合わせる工程と、（ｉ）貼り合わされた前記基板と前記単結晶シリコン基板とを加熱処理することにより、前記基板上に前記単結晶シリコン膜を形成する工程とを具備することを特徴とする。このように、単結晶シリコン基板に水素イオンが注入されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて基板上に単結晶シリコン膜を形成することができ、基板面内で膜厚が均一で平坦性に優れた単結晶シリコン膜を形成することができる。
【００１１】
また、前記（ｃ）工程は、前記（ｂ）工程後であって前記（ｄ）工程前に行われ、前記酸化膜は前記単結晶シリコン膜表面を酸化して形成されてなることを特徴とする。このような構成とすることにより、マスクを形成した後に表面酸化膜が形成されるため、マスクが酸化膜形成時のマスクとなり、表示画素領域に対応する単結晶シリコン膜表面にのみ効率良く酸化膜を形成することができる。さらに、この酸化膜は単結晶シリコン膜表面を酸化して形成されたものであるので、表示画素におけるシリコン膜の厚みは、駆動回路におけるシリコン膜の厚みよりも薄くなる。これにより、表示画素では、膜厚の薄いポリシリコンからなる半導体層が形成され、駆動回路では、膜厚の厚い単結晶シリコンからなる半導体層が形成される。表示画素においては、半導体層の厚みを薄く、例えば３０〜７０ｎｍ、好ましくは３０〜５０ｎｍの膜厚とすることにより、電気光学装置に光が入射される場合、この光入射による半導体層のチャネル領域における光リークの発生が低減されるため、この半導体を有するスイッチング素子は、誤動作することはない。一方、駆動回路においては、半導体層の厚みを厚く、例えば８０〜２００ｎｍの膜厚とすることにより、ドレイン耐圧性を高めることができる。特に、ＳＯＩ基板を用いる場合においては、素子能力が極めて高いため、寄生バイポーラの発生による素子耐圧の低下を防止するため、またコンタクト抵抗の低減のため、半導体層の厚みを厚くする方が望ましく、例えば５０〜２００ｎｍ、更に好ましくは１００〜１６０ｎｍの厚みとすることが望ましい。
【００１２】
また、前記（ｅ）工程前に、（ｊ）前記酸化膜を除去する工程を更に具備することを特徴とする。このような構成とすることにより、シリコン膜がポリシリコン化される前に酸化膜を除去するため、酸化膜を除去する際に用いる弗化水素酸によりシリコン膜表面が荒れることを防止することができる。ここで、酸化膜の除去のタイミングとしては、ポリシリコン化された後とポリシリコン化される前の２つ場合が考えられる。ポリシリコン化された後に、酸化膜が除去される場合では、酸化膜の除去に用いられるエッチング液が、ポリシリコン膜の粒界が削れ、ポリシリコン膜表面が荒れてしまう。これに対し、ポリシリコン化される前に酸化膜が除去される場合では、酸化膜の除去に用いられるエッチング液により、単結晶シリコン膜表面が荒れることはない。従って、ポリシリコン化工程前に酸化膜が除去されることが望ましい。
【００１３】
また、前記マスクは窒化膜からなることを特徴とする。このような構成とすることにより、マスク除去に用いられるエッチング液によるシリコン膜表面の荒れを防止することができる。窒化膜、例えば窒化珪素膜などの除去に用いられるエッチング液としては、熱燐酸があり、これはシリコン膜表面を荒らすことがない。これに対し、マスクとして有機膜からなるレジスト膜を用いることもできるが、レジスト膜を用いた場合では、レジスト膜除去に用いられるエッチング液はシリコン膜表面を荒らす傾向にある。従って、好ましくは、マスクとして窒化膜が用いられることが望ましい。
【００１４】
本発明の電気光学装置は、上述の電気光学装置の製造方法により製造されたことを特徴とする。このような構成によれば、表示画素領域に配置されるスイッチング素子の半導体層はポリシリコンから形成され、駆動回路領域に配置されるスイッチング素子の半導体層は単結晶シリコンから形成される。従って、表示画素素領域においては、半導体層のチャネル領域に蓄積されるキャリアのライフタイムを短くすることができ、駆動回路領域においては、駆動能力を高く維持することができる。更に、表示画素領域及び駆動回路領域それぞれの領域内における半導体層の膜厚均一性が高いため、領域内で特性の安定したスイッチング素子を複数得ることができ、高品質の電気光学装置を得ることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１６】
（第一実施形態における電気光学装置）
図１から図３を用いて、第一実施形態における電気光学装置としての液晶装置の構造について説明する。図１は、液晶装置の表示画素を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路、駆動回路領域を示す図である。また、図２は、表示画素におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図３は、図２のＡ−Ａ’断面図及び駆動回路領域の断面図である。尚、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１７】
図１において、液晶装置２００は、互いに交差してなる走査線３ａとデータ線６ａとを有する表示画素が配置された表示画素領域と、これら走査線３ａとデータ線６ａに駆動信号をそれぞれ供給するための走査線駆動回路１０４、データ線駆動回路１０１等の駆動回路が配置された駆動回路領域とから構成される。
【００１８】
表示画素領域は、平行に配置された容量線３ｂ及び走査線３ａと、走査線３ａと交差して配置されたデータ線６ａと、これら走査線３ａとデータ線６ａとの交差部毎にマトリクス状に配置された画素電極９ａと、画素電極９ａを制御するための第１のスイッチング素子としての薄膜トランジスタ（以下、ＴＦＴと称する）３０とからなる。画像信号が供給されるデータ線６ａにはＴＦＴ３０のソースが電気的に接続され、走査信号が供給される走査線３ａにはＴＦＴ３０のゲートが電気的に接続している。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。
【００１９】
一方、駆動回路領域は、走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路３０１、プリチャージ回路２０１からなる。走査線駆動回路１０４は、外部制御回路から供給される電源、基準クロックＣＬＹ及びその反転クロック等に基づいて、所定タイミングで走査線３ａに走査信号Ｇ１、Ｇ２、…、Ｇｍをパルス的に線順次で印加する。データ線駆動回路１０１は、外部制御回路から供給される電源、基準クロックＣＬＸ及びその反転クロック等に基づいて、走査線駆動回路１０４が走査信号Ｇ１、Ｇ２、…、Ｇｍを印加するタイミングに合わせて、データ線６ａ毎にサンプリング回路駆動信号としてのシフトレジスタからの転送信号Ｘ１、Ｘ２、…、Ｘｎを、サンプリング回路３０１にサンプリング回路駆動信号線３０６を介して所定タイミングで供給する。プリチャージ回路２０１は、スイッチング素子として、例えばＴＦＴ２０２を各データ線６ａ毎に備えており、プリチャージ信号線２０４がＴＦＴ２０２のドレイン又はソース電極に接続されており、プリチャージ回路駆動信号線２０６がＴＦＴ２０２のゲート電極に接続されている。
【００２０】
駆動回路領域中に配置される第２のスイッチング素子としての駆動回路用ＴＦＴは、表示画素領域中に配置されるＴＦＴ３０と同一基板上で同一工程で形成されている。
【００２１】
後述するが、液晶装置は対向基板とＴＦＴアレイ基板との間に液晶層が挟持して構成されており、ＴＦＴアレイ基板は以下のように構成されている。すなわち、図２に示すように、ＴＦＴアレイ基板１０では、ガラス基板６０上にマトリクス状に複数の透明な画素電極９ａが設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは縦方向に延伸した形状に形成され、データ線６ａの一部はコンタクトホール５を介してポリシリコンからなる半導体層１ａ（幅の広い点線で囲まれた領域）のうち後述のソース領域に電気的に接続されている。また、画素電極９ａ（幅の狭い点線９ａ‘で囲まれた領域）の一部は、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうちチャネル領域１ａ’（右下がりの斜線が形成された領域）に一部が対向するように走査線３ａが配置され、走査線３ａの一部はゲート電極として機能する。容量線３ｂは、走査線３ａに沿ってほぼ平行に直線状に伸びた本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って突出した突出部を有し、この突出部にほぼ対応して半導体層１の一部である容量用電極１ｆが配置されている。、第１遮光膜１１ａは、表示画素領域において半導体層１ａのチャネル領域を含むＴＦＴをＴＦＴアレイ基板の側から見て覆う位置に設けられており、更に、容量線３ｂの本線部に対向して走査線３ａに沿って直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って隣接する段側（即ち、図中下向き）に突出した突出部とを有する。第１遮光膜１１ａの各段（画素行）における下向きの突出部の先端は、データ線６ａ下において次段における容量線３ｂの上向きの突出部の先端と重ねられている。この重なった箇所には、第１遮光膜１１ａと容量線３ｂとを相互に電気的接続するコンタクトホール１３が設けられている。即ち、本実施の形態では、第１遮光膜１１ａは、コンタクトホール１３により前段あるいは後段の容量線３ｂに電気的接続されている。また、容量線３ｂの突出部と容量用電極１ｆとは、後述するゲート絶縁膜２を誘電体層として蓄積容量を形成している。
【００２２】
図３に示すように、液晶装置２００は、対向基板２０とＴＦＴアレイ基板１０との間に液晶層５０を挟持して構成される。
【００２３】
ＴＦＴアレイ基板１０は、表示画素領域においては、例えば石英基板１１０上に、遮光膜１１ａが配置され、この遮光膜１１ａを覆って酸化シリコンからなる下地膜１２が配置されている。下地膜１２上には、ポリシリコンからなる半導体層１ａが配置されている。半導体層１ａは、その一部が容量用電極１ｆとなっており、この容量用電極１ｆと接続して、ＬＤＤ構造からなる半導体層を有している。このＬＤＤ（lightly doped drain）構造からなる半導体層は、チャネル領域１ａ’を挟んで両側に低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃが配置され、これらの領域を挟んで両側に高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅが配置された構造となっている。
【００２４】
半導体層１ａ上には、一部が蓄積容量形成用の誘電体膜としても機能する酸化シリコン膜からなるゲート絶縁膜２が形成されている。ゲート絶縁膜２上にはポリシリコンからなる走査線３ａ及び容量線３ｂが形成されている。走査線３ａの一部はゲート電極を兼ねており、ゲート電極はチャネル領域１ａ’に対応して配置される。これらの走査線３ａ及び容量線３ｂを含む半導体層１ａ上には第１層間絶縁膜４が形成され、この第１層間絶縁膜４上には、例えばアルミニウムからなるデータ線６ａが形成されている。データ線６ａは、第１層間絶縁膜４に形成されるコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続されている。さらに、データ線６ａを含む第１層間絶縁膜４上には、第２層間絶縁膜７が形成されている。第２層間絶縁膜７上には、ＩＴＯ（Indium Tin Oxide）膜からなる画素電極９ａが形成されており、この画素電極９ａは、第１層間絶縁膜４及び第２層間絶縁膜７に形成されたコンタクトホール８を介して高濃度ドレイン領域１ｅに電気的に接続されている。そして、画素電極９ａを含む第２層間絶縁膜７上に、ポリイミド膜が配向処理されて形成される配向膜１６が配置されている。
【００２５】
また、ＴＦＴアレイ基板１０の駆動回路領域においては、相補型トランジスタ構造などが採用されている。図３に示すように、相補型トランジスタ構造は、Ｎチャネル型ＴＦＴ４０７、Ｐチャネル型ＴＦＴ４０８を有している。図３に示すように、ガラス基板１１０上に配置された下地層１２上にＮチャネル型に対応るす半導体層４０１、Ｐチャネル型の半導体層４０２とが配置され、これらを覆うように、ゲート絶縁膜２が配置されている。半導体層４０１、４０２は単結晶シリコンからなる。半導体層４０１は、チャネル領域４０１ａを挟んで両側にソース領域４０１ｂ及びドレイン領域４０１ｃが配置され、半導体４０２は、チャネル領域４０２ａを挟んで両側にソース領域４０２ｂ及びドレイン領域４０２ｃが配置された構造となっている。ゲート絶縁膜２上には、半導体層４０１、４０２のそれぞれのチャネル領域４０１ａ、４０２ａに相当する位置にゲート電極４０３、４０４が配置されている。更に、ゲート電極４０３、４０４を覆って第１層間絶縁膜４が配置され、第１層間絶縁膜４上にはソース電極４０５ａ、４０６ａ、ドレイン電極４０５ｂ、４０６ｂが配置されている。ソース電極４０５ａ、ドレイン電極４０５ｂは、それぞれ、ソース領域４０１ｂ、ドレイン領域４０１ｃと第１層間絶縁膜に形成されたコンタクトホール４２０ａ、４２０ｂを介して電気的に接続されている。また、ソース電極４０６ａ、ドレイン電極４０６ｂは、それぞれ、ソース領域４０２ｂ、ドレイン領域４０２ｃと第１層間絶縁膜に形成されたコンタクトホール４２１ａ、４２１ｂを介して電気的に接続されている。さらにソース電極４０５ａ、４０６ａ及びドレイン電極４０５ｂ、４０６ｂを含む第１層間絶縁膜４上には、第２層間絶縁膜７、配向膜１６が順次積層されている。
【００２６】
他方、対向基板２０は、例えばガラス基板１２０上にマトリクス状に形成された遮光膜２３、これを覆って順次形成されたＩＴＯ膜からなる対向電極２１、ポリイミド膜が配向処理されて形成されたる配向膜２２とから構成されている。図３においては、駆動回路領域には配向膜１６のみが形成された状態となっているが、表示画素領域に少なくとも対向電極２１及び配向膜が形成されていれば良く、駆動回路領域に形成される膜について特に規制はない。
【００２７】
次にＴＦＴアレイ基板の製造方法について図４〜図８を用いて説明する。尚、図４から図８は、ＴＦＴアレイ基板側の表示画素領域及び駆動回路領域における各層の断面図を、図３に対応させて示す工程図である。
【００２８】
図４の工程（１）に示すように、まず石英基板１１０を用意する。ここで、好ましくはＮ2（窒素）等の不活性ガス雰囲気且つ約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前に石英基板１１０を同じ温度かそれ以上の温度で熱処理しておく。
【００２９】
このように処理された石英基板１１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタにより、１００〜５００ｎｍ程度の層厚、ここでは約２００ｎｍの層厚の遮光膜１１を形成する。
【００３０】
次に、工程（２）に示すように、フォトリソグラフィにより第１遮光膜１１ａのパターン（図６参照）に対応するレジスト膜５００を形成する。
【００３１】
次に、工程（３）に示すように、レジスト膜５００を介して遮光層１１に対しエッチングを行うことにより、遮光層１１ａを形成し、レジスト膜５００を除去する。
【００３２】
次に、工程（４）に示すように、該第１遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地膜１２を形成する。この下地膜１２の層厚は、例えば、約４００〜１２００ｎｍとする。ここでは、１１００ｎｍ程度とする。
【００３３】
次に、工程（５）に示すように、下地膜１２の表面を、グローバルに研磨して平坦化する。研磨による平坦化の手法としては、例えばＣＭＰ（化学的機械研磨）法を用いることができる。これにより、下地膜１２の膜厚を約６００ｎｍとした。
【００３４】
次に、工程（６）に示すように、基板１１０と単結晶シリコン基板２１０ａとの貼り合わせを行う。
【００３５】
貼り合わせに用いる単結晶シリコン基板２１０ａは、厚さ６００μｍあり、その表面があらかじめ５０〜８００ｎｍ、ここでは２００ｎｍ程度酸化されて、酸化膜２１０ｂが形成されている。これは貼り合わせ後に形成される単結晶シリコン層２１０と酸化膜層２１０ｂの界面を熱酸化で形成し、電気特性の良い界面を確保するためである。さらに、単結晶シリコン基板２１０ａには、水素イオン（Ｈ+）が例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０16ｃｍ-2にて注入されており、その注入深さは、基板表面から約３００ｎｍとなっている。図では、単結晶シリコン基板２１０ａのうち、点線より下側の領域に水素イオンが注入された状態となっている。
【００３６】
貼り合わせでは、基板１１０上の下地膜１２と単結晶シリコン基板２１０ａの酸化膜２１０ｂが接するように貼り合わされる。貼り合わせ工程は、例えば３００℃で２時間の熱処理によって２枚の基板を直接貼り合わせる方法が採用できる。
【００３７】
次に、工程（７）に示すように、貼り合わせた単結晶シリコン基板２１０ａの貼り合わせ面側の酸化膜２１０ｂと単結晶シリコン膜２１０を残したまま、単結晶シリコン基板２１０ａを、基板１０から剥離するための熱処理を行う。この基板の剥離現象は、単結晶シリコン基板中に導入された水素イオンによって、単結晶シリコン基板の表面近傍のある層でシリコンの結合が分断されるために生じるものである。例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理によって、貼り合わせた単結晶シリコン基板２１０ａが基板１０と分離し、基板１０表面には、約２００ｎｍ程度の膜厚の珪素酸化膜２１０ｂと７０ｎｍ程度の膜厚の単結晶シリコン膜２１０とが形成される。なお、基板１０上に貼り合わされる単結晶シリコン膜２１０は、前に述べた単結晶シリコン基板２１０ａに対して行われる水素イオン注入の加速電圧を変えることによって５０ｎｍ〜３０００ｎｍまで任意の膜厚で形成することが可能である。この後、単結晶シリコン膜２１０表面をタッチポリッシングし、平滑化する。単結晶シリコン膜の厚みは５０〜２００ｎｍが好ましく、本実施形態においては５５ｎｍとした。
【００３８】
本実施形態では、水素イオンを注入した単結晶シリコン基板を貼り合わせ後に熱処理によって分離するＳｍａｒｔ Ｃｕｔ法を用いて、基板上に単結晶シリコン膜を形成するＵｎｉ ｂｏｎｄ法を用いるため、基板全面に渡って膜厚均一性の高い単結晶シリコン膜を得ることができる。
【００３９】
この他に、単結晶シリコン膜を得るための手法としては、水素イオンを注入しない単結晶シリコン基板を基板に貼り合わせ、熱処理して貼り合わせた後、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法によってシリコン層２０６の膜厚を０．０５〜０．８μｍ程度までエッチングして形成しても良い。このＰＡＣＥ処理によって単結晶シリコン膜は、例えば膜厚１００ｎｍに対しその膜厚均一性は１０％以内のものが得られる。
【００４０】
また、単結晶シリコン膜を得るための他の手法としては、多孔質シリコン上に形成したエピタキシャルシリコン層を多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ
Ｔｒａｎｓｆｅｒ）法を用いることもでき、成膜方法には依存しない。
【００４１】
次に、単結晶シリコン膜２１０上に窒化珪素膜を２００ｎｍの厚みにて成膜した後、工程（８）に示すように、駆動回路領域のみに窒化珪素膜からなるマスク２１１が残るように、表示画素領域中に形成された窒化珪素膜をエッチングにより除去する。ここで、マスクとしては、窒化珪素膜といった無機膜以外に有機膜を用いることもできるが、マスクとして有機膜を用いる場合では、マスクを除去する際、後述するシリコンの注入によってレジストが固化し剥離できない可能性があるのに対して、窒化珪素膜といった無機膜では、前記のような問題がないため、無機膜を用いることが好ましい。
【００４２】
次に、工程（８）に示すように、マスク２１１を介して、珪素イオン（Ｓｉ＋）を、４０ｋｅＶの加速電圧で、３×１０15ｃｍ-2の量で注入する。これにより、表示画素領域においては、珪素同士の結合がきれた状態の膜２１０ｃが形成される。一方、駆動回路領域においては珪素イオンが注入されていない単結晶シリコン膜２１０のままとなる。
【００４３】
次に、工程（９）に示すように、マスク２１１を熱燐酸により剥離する。この後、窒素雰囲気中にて、６００〜７００℃の温度下、ここでは６４０℃の温度下で６時間加熱し、非単結晶シリコン膜の固相成長を行う。この工程により、表示画素領域においては、非単結晶シリコン膜２１０ｃがポリシリコン化されてポリシリコン膜２１０ｄが形成される。一方、駆動回路領域においては、単結晶シリコン膜２１０ｅが形成された構成となる。ここで、ポリシリコン化及び固相成長の手段としては、レーザーアニールを用いても良い。
【００４４】
次に、図５の工程（１０）に示すように、フォトリソグラフィ工程、エッチング工程等により、表示画素領域においては、図２及び図３に示した如き所定パターンの半導体層１ａ、半導体層１ａから延設された容量用電極１ｆを形成する。駆動回路領域においては半導体層４０１及び４０２を形成する。
【００４５】
本実施形態においては、珪素イオン注入後にシリコン膜をパターニングしているが、シリコン膜をパターニングしてから、駆動回路領域をマスクした状態で珪素イオンを注入することもできる。
【００４６】
次に、工程（１１）に示すように、表示画素領域における画素スイッチング用ＴＦＴ３０を構成する半導体層１ａ、容量用電極１ｆ、駆動回路領域におけるＮ型ＴＦＴを構成する半導体層４０１及びＰ型ＴＦＴを構成する半導体層４０２を、約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で３０分程度熱酸化することにより、約３０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成する。更に、３０〜５０ｎｍの厚みにて減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ）膜を形成し、熱酸化シリコン膜とＨＴＯ膜の二層からなるゲート絶縁膜２を形成する。この結果、半導体層１ａ、４０１、４０２及び第１蓄積容量電極１ｆの厚さは、約４０ｎｍの厚さ、ゲート絶縁膜２の厚さは、約６０〜８０ｎｍの厚さとなる。
【００４７】
次に、工程（１２）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板１０の表面の走査線３ａ（ゲート電極）に対応する部分にレジスト膜５０１を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント、ここではＰイオンを７０ｋｅＶの加速電圧、３ｅ１４／ｃｍ２のドーズ量にてドープする。
【００４８】
次に、工程（１３）に示すように、レジスト膜５０１を除去し、下地膜１２に、遮光膜１１ａに至るコンタクトホール１３を反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。この際、反応性イオンエッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。但し、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００４９】
次に、工程（１４）に示すように、減圧ＣＶＤ法等によりポリシリコン膜３を３５０ｎｍ程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン膜３の導電性を高めることができる。
【００５０】
次に、工程（１５）に示すように、レジスト膜を用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。
【００５１】
次に、工程（１６）に示すように、駆動回路領域のＰチャネルＴＦＴとなる半導体層４０２を除く基板全面にレジスト膜５０２を形成する。その後、このレジスト膜５０２及びゲート電極４０４をマスクとして、半導体層４０２にＢなどのIII族元素のドーパント、ここではＢＦ2イオンを９０ｋｅＶの加速電圧、２×１０15ｃｍ-2のドーズ量にてドープする。これにより、駆動回路領域におけるＰチャネルＴＦＴに対応するソース領域４０２ｂ及びドレイン領域４０２ｃが形成される。ドープ後、レジスト膜５０２は除去される。
【００５２】
次に、工程（１７）に示すように、駆動回路領域のＰチャネルＴＦＴとなる半導体層４０２を覆うようにレジスト膜５０３を形成する。その後、レジスト膜５０３及び走査線（ゲート電極）３ａ、容量線３ｂをマスクとして、半導体層４０１及び半導体層１ａに、ＰなどのＶ族元素のドーパント、ここでは、Ｐイオンを７０ｋｅＶの加速電圧、６×１０12ｃｍ-2のドーズ量にてドープする。これにより表示画素領域のＴＦＴの半導体層１ａにおいては、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃが形成される。また、駆動回路領域においては、ＮチャネルＴＦＴに対応するソース領域４０１ｂ及びドレイン領域４０１ｃが形成される。ドープ後、レジスト膜５０３は除去される。
【００５３】
続いて、工程（１８）に示すように、ゲート電極３ａよりも幅が広い形状を有し、更に駆動回路領域におけるＰチャネルＴＦＴの半導体層４０２を覆う形状を有するレジスト膜５０４を形成する。その後、レジスト膜５０４及びゲート電極４０３をマスクとして、半導体層１ａ及び半導体層４０１に、ＰなどのＶ族元素のドーパント、ここではＰイオンを７０ｋｅＶの加速電圧、４×１０15／ｃｍ-2のドーズ量にてドープする。これにより、表示画素領域のＴＦＴにおいては、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅが形成される。また、駆動回路領域のＮチャネル型ＴＦＴにおいては、更に低抵抗化されたソース領域４０１ｂ及びドレイン領域４０１ｃが得られる。ドープ後、レジスト膜５０４は除去される。
【００５４】
次に、工程（１９）に示すように、画素スイッチング用ＴＦＴ３０における走査線３ａと共に容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４を形成する。第１層間絶縁膜４の層厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００５５】
この後、半導体層にドープされた不純物イオンを活性化するために約８５０℃のアニール処理を２０分程度行う。
【００５６】
次に、工程（２０）に示すように、表示画素領域においては、データ線６ａに対するコンタクトホール５を、駆動回路領域においては、ソース電極４０５ａ、４０６ａ及びドレイン電極４０５ｂ、４０６ｂのそれぞれに対応するコンタクトホール４２０ａ、４２１ａ、４２０ｂ、４２１ｂを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより第１層間絶縁膜４をエッチングして形成する。
【００５７】
次に、図７の工程（２１）に示すように、第１層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
【００５８】
次に金属膜６を、フォトリソグラフィ工程、エッチング工程等によりパターニングし、工程（２２）に示すように、データ線６ａ、ソース電極４０５ａ、４０６ａ、ドレイン電極４０５ｂ、４０６ｂを形成する。
【００５９】
次に、工程（２３）に示すように、データ線６ａ、ソース電極４０５ａ、４０６ａ、ドレイン電極４０５ｂ、４０６ｂを含む第１層間絶縁膜４上に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜７を形成する。第２層間絶縁膜７の層厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００６０】
次に、図８の工程（２４）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的接続するためのコンタクトホール８を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【００６１】
次に、工程（２５）に示すように、第２層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積し、更に工程（２６）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。
【００６２】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【００６３】
他方、図７に示した対向基板２０については、ガラス基板１２０等が先ず用意される。このガラス基板１２０上に、例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッチング工程を経て、マトリクス状の遮光膜２３を形成する。尚、この遮光膜２３は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【００６４】
その後、基板１２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２（図３参照）が形成される。
【００６５】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するように図示しないシール材により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【００６６】
（第二実施形態における電気光学装置）
次に、第二実施形態における液晶装置について説明する。第一実施形態とは、ＴＦＴアレイ基板の製造方法が一部異なり、相違する点のみ以下に説明し、同じ構造及び製造方法については説明を省略する。
【００６７】
第二実施形態におけるＴＦＴアレイ基板の製造方法では、表示画素領域に対応する単結晶シリコン膜表面に酸化膜が形成された状態で珪素イオンが注入される点で、第一実施形態と異なり、図１２を用いて説明する。
【００６８】
まず、第一実施形態で説明した図４（１）〜（７）工程と同じ工程を経て、基板１１０上に遮光膜１１ａ、下地膜１２、酸化膜２１０ｂ、単結晶シリコン膜２１０が順次形成された基板を形成する。ここで、単結晶シリコン膜の厚みは６７ｎｍとした。
【００６９】
次に図１２（１）工程に示すように、単結晶シリコン膜２１０上に窒化珪素膜を２００ｎｍの厚みにて成膜した後、駆動回路領域のみに窒化珪素膜からなるマスク２１１が残るように、表示画素領域中に形成された窒化珪素膜をエッチングにより除去する。
【００７０】
次に、図１２（２）工程に示すように、表示画素領域に対応する単結晶シリコン膜２１０の表面を表面酸化し、約２４ｎｍの膜厚の酸化膜６００を形成する。この際、単結晶シリコン膜の厚みは、約４０ｎｍである。その後、酸化膜６００及びマスク２１１を介して単結晶シリコン膜２１０に、珪素イオンを６０ｋｅＶの加速電圧で、３×１０15ｃｍ-2の量で注入する。ここで、マスク２１１は窒化膜で形成されているため、単結晶シリコン膜２１０内に珪素イオンが注入されることはない。また、珪素イオンは酸化膜６００を通過して単結晶シリコン膜２１０内に珪素イオンが注入される。ここで、酸化膜６００は膜２１０ｃの保護膜として機能し、珪素イオンの注入による膜２１０ｃ表面の荒れを防止する。この後、窒化膜２１１を熱燐酸により除去する。更に、酸化膜６００を弗化水素酸により除去する。尚、次に説明するポリシリコン化工程の後に酸化膜を除去する工程を設けても良いが、ポリシリコン化前に酸化膜を除去する工程を設けることが望ましい。これは、ポリシリコン化された状態で酸化膜を剥離すると、剥離に用いられる弗化水素酸によりポリシリコン膜表面が荒れるためである。
【００７１】
次に、窒素雰囲気中にて６４０℃の温度下で６時間加熱し、非単結晶シリコン膜の固相成長を行う。この工程により、表示画素領域においては、膜２１０ｃがポリシリコン化されてポリシリコン膜が形成される。一方、駆動回路領域においては、単結晶シリコン膜２１０が形成された構成となる。その後、酸化膜６００をウエットエッチングにより除去する。
【００７２】
この後の工程では、第一実施形態の図５（１０）工程〜図８（２６）工程に記載される工程と同様の処理が行われる。
【００７３】
第２実施形態においては、酸化膜６００を介して単結晶シリコン膜に珪素イオンを注入するため、単結晶シリコン膜表面の荒れを防止することができ、品質の良い半導体層１ａを得ることができる。
【００７４】
（第三実施形態における電気光学装置）
次に、第三実施形態における液晶装置について説明する。第一実施形態においては、表示画素領域中における画素スイッチ用ＴＦＴに対応する半導体層１ａの膜厚が、駆動回路領域中におけるＴＦＴの半導体層４０１及び４０２の膜厚よりも薄い点で構造が異なる。そして、このような表示画素領域及び駆動回路領域それぞれに配置される半導体層の厚みを異ならせるために、第三実施形態の製造方法は第一実施形態の製造方法と一部異なる。以下に、第一実施形態の製造方法と異なる部分についてのみ説明し、同じ製造方法については説明を省略する。
【００７５】
第三実施形態におけるＴＦＴアレイ基板の製造方法では、表示画素領域に対応する単結晶シリコン膜表面を酸化し、表面酸化膜を形成することにより、表示画素領域及び駆動回路領域それぞれに配置される半導体層の厚みを異ならせる点で、第一実施形態と異なる。また、この表面酸化膜の除去は、ポリシリコン化工程の前に行われ、以下、図１３を用いて説明する。
【００７６】
まず、第一実施形態で説明した図４（１）〜（７）工程と同じ工程を経て、基板１１０上に遮光膜１１ａ、下地膜１２、酸化膜２１０ｂ、単結晶シリコン膜２１０が順次形成された基板を形成する。
【００７７】
次に図１３（１）工程に示すように、単結晶シリコン膜２１０上に窒化珪素膜を２００ｎｍの厚みにて成膜した後、駆動回路領域のみに窒化珪素膜からなるマスク２１１が残るように、表示画素領域中に形成された窒化珪素膜をエッチングにより除去する。
【００７８】
次に、図１３（２）工程に示すように、表示画素領域に対応する単結晶シリコン膜２１０の表面を酸化し、約２８０ｎｍの膜厚の酸化膜６０１を形成する。これにより表示画素のシリコンの残り膜厚は５５ｎｍになる。
【００７９】
次に、図１３（３）工程に示すように、酸化膜６０１をウエットエッチングにより除去する。これにより、表示画素領域においては膜厚が約４０ｎｍの単結晶シリコン膜２１０、駆動回路領域においては膜厚が約１００ｎｍの単結晶シリコン膜２１０が形成される。その後、マスク２１１を介して単結晶シリコン膜２１０に、珪素イオンを３０ｋｅＶの加速電圧で、３×１０15ｃｍ-2の量で注入する。ここで、マスク２１１は窒化膜で形成されているため、マスクで覆われている領域の単結晶シリコン膜２１０内に珪素イオンが注入されることはない。この後、窒化膜２１１を熱燐酸により除去する。
【００８０】
次に、窒素雰囲気中にて６４０℃の温度下で６時間加熱し、非単結晶シリコン膜の固相成長を行う。この工程により、表示画素領域においては、膜２１０ｃがポリシリコン化されて膜厚５５ｎｍのポリシリコン膜が形成される。一方、駆動回路領域においては、単結晶シリコン膜２１０が形成された構成となる。本実施形態では、酸化膜６０１の除去後に加熱によるポリシリコン化を行っているが、加熱によるポリシリコン化後に酸化膜６０１の除去を行っても良い。しかし、ポリシリコン化後に酸化膜６０１の除去を行うと、酸化膜除去に用いられるエッチング液によりポリシリコン膜の表面が荒れる場合があり、好ましくは、酸化膜６０１の除去後に、加熱によるポリシリコン化を行う方が良い。
【００８１】
この後の工程では、第一実施形態の図５（１０）工程〜図８（２６）工程に記載される工程と同様の処理が行われる。
【００８２】
ここで、表示画素領域には液晶装置としたときに光が入射されるため、この光入射による半導体層のチャネル領域における光リークの発生を防止するために、ポリシリコンからなる半導体層の膜厚を３０〜７０ｎｍ、更に好ましくは３０〜５０ｎｍと比較的薄くすることが望ましい。一方、駆動回路領域に配置されるＴＦＴの単結晶シリコンからなる半導体層では、ドレイン耐圧性を高めるために、半導体層の膜厚を５０〜２０ｎｍ、更に好ましくは１００〜１６０ｎｍと比較的厚くすることが望ましい。特に、ＳＯＩ基板を用いた製造方法の場合、周辺回路領域の素子能力が極めて高いため、寄生バイポーラの発生による素子耐圧の低下を防止するため、またコンタクト抵抗を低減するため、周辺回路領域における半導体の厚みを厚くする方が望ましい。第３実施形態においては、表示画素領域に配置されるＴＦＴに対応するポリシリコンからなる半導体層の厚みが、駆動回路領域における配置されるＴＦＴに対応する単結晶シリコンからなる半導体層の厚みよりも薄い構造となるため、表示画素領域における光リークの問題を解決しつつ、駆動回路領域におけるドレイン耐圧性を高めることができる。
【００８３】
（液晶装置の全体構成）
以上のように構成された液晶装置の各実施の形態の全体構成を図９及び図１０を参照して説明する。尚、図９は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１０は、対向基板２０を含めて示す図９のＨ−Ｈ’断面図である。
【００８４】
図９において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられている。シール材５２の外側の領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画素表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは画素表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画素表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画素表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、周辺見切りとしての第２遮光膜５３の下に隠れてプリチャージ回路を設けてもよい。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、図１０に示すように、図９に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【００８５】
（電子機器の構成）
上記の液晶装置を用いた電子機器の一例として、投射型表示装置の構成について、図１１を参照して説明する。図１１において、投射型表示装置１１００は、上述した液晶装置を３個用意し、夫々ＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇ及び９６２Ｂとして用いた投射型液晶装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、前述した光源装置９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射手段としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【００８６】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。従って、均一照明光学系９２３を用いることにより、光源装置９２０が出射光束の断面内で不均一な照度分布を有している場合でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを均一な照明光で照明することが可能となる。
【００８７】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４からプリズムユニット９１０の側に出射される。
【００８８】
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【００８９】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
【００９０】
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、不図示の駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。尚、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【００９１】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
【００９２】
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【図面の簡単な説明】
【図１】液晶装置における表示画素領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等、駆動回路領域の等価回路図である。
【図２】液晶装置におけるデータ線、走査線、画素電極、ＴＦＴ等が形成されたＴＦＴアレイ基板の表示画素領域の平面図である。
【図３】図２の線Ａ−Ａ’断面図である。
【図４】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その１）である。
【図５】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その２）である。
【図６】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その３）である。
【図７】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その４）である。
【図８】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その５）である。
【図９】液晶装置の各実施の形態におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１０】図９のＨ−Ｈ’断面図である。
【図１１】液晶装置を用いた電子機器の一例である投射型表示装置の構成図である。
【図１２】第二実施形態における液晶装置のＴＦＴアレイ基板の製造工程を示す工程図である。
【図１３】第三実施形態における液晶装置のＴＦＴアレイ基板の製造工程を示す工程図である。
【符号の説明】
１ａ…ポリシリコンからなる半導体層
１１０…石英基板
２００…液晶装置
２１０…単結晶シリコン膜
２１０ａ…単結晶シリコン基板
２１０ｂ…酸化膜
２１０ｃ…単結晶シリコン膜に珪素イオンが注入された膜
２１０ｄ…ポリシリコン膜
２１０ｅ…結晶成長された単結晶シリコン膜
２１１…窒化膜からなるマスク
４０１、４０２…単結晶シリコンからなる半導体層
６００、６０１…酸化膜
【発明の属する技術分野】
本発明は、基板上に表示画素と駆動回路とを同時形成する電気光学装置の製造方法及び電気光学装置に関する。特に、表示画素のスイッチング素子の半導体層としてポリシリコン層、駆動回路のスイッチング素子の半導体層として単結晶シリコン層が用いられた構造の電気光学装置の製造方法及び電気光学装置の製造方法に関する。
【０００２】
【従来の技術】
電気光学装置、例えば液晶装置においては、同一基板上に表示画素と駆動回路とが同時形成された構造が用いられている。このような構造においては、表示画素に配置されるスイッチング素子の駆動スピードは比較的遅くても良いのに対し、駆動回路におけるスイッチング素子の駆動には高速応答が要求される。このため、特開平５−１３４２７２号公報には、駆動回路のスイッチング素子の半導体層として単結晶シリコンを用い、表示画素のスイッチング素子の半導体層としてポリシリコンを用いる技術が記載されている。そして、このような異なる半導体層を効率良く同一基板上に形成する方法として、特開平５−１３４２７２号公報では、シリコン窒化膜を核としてシリコン膜を成長することにより半導体層を形成し、核となるシリコン窒化膜の大きさを異ならせることにより堆積されるシリコン膜を多結晶シリコン膜とするか単結晶シリコン膜とするかを決定している。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述の公報に記載される製造方法では、表面平滑性の良いシリコン膜が得ることが難しくＣＭＰ等の平坦化処理が必要になる。また核からシリコン膜を成長させることが困難で、実用化が難しい。シリコン窒化膜を核として使用した場合、特にチャネル領域が薄い単結晶シリコン膜で構成する場合、チャネルの空乏層が窒化膜の側で終端させ素子のしきい値ばらつきを大きくさせる問題がある。
【０００４】
本発明は、特開平５−１３４２７２号公報に記載される製法とは異なる製法により、駆動回路領域のスイッチング素子の半導体層として単結晶シリコンが用いられ、表示画素領域のスイッチング素子の半導体層としてポリシリコンが用いられた電気光学装置を容易に、効率良く製造し、高品質の電気光学装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
かかる課題を解決するため、本発明の電気光学装置の製造方法は、基板上に、少なくともポリシリコン膜からなる半導体層を有するスイッチング素子が配置された表示画素と、少なくとも該表示画素を駆動する単結晶シリコン膜からなる半導体層を有するスイッチング素子が配置された駆動回路とが配置された電気光学装置の製造方法において、（ａ）前記基板上に単結晶シリコン膜を形成する工程と、（ｂ）前記駆動回路に対応する前記単結晶シリコン膜上にマスクを形成する工程と、（ｃ）前記表示画素に対応する単結晶シリコン膜の表面に酸化膜を形成する工程と、（ｄ）前記単結晶シリコン膜のマスクが形成されていない領域に前記酸化膜を介して珪素イオンを注入して非単結晶膜を形成する工程と、（ｅ）前記珪素イオンが注入された領域をポリシリコン化する工程と、（ｆ）前記珪素イオンが注入された領域と珪素イオンが注入されていない領域をパターニングして、それぞれ前記ポリシリコン膜からなる半導体層と前記単結晶シリコン膜からなる半導体層を形成する工程と、を具備することを特徴とする。
【０００６】
本発明のこのような構成によれば、同一基板上に膜質の良いポリシリコン膜及び単結晶シリコン膜という異なる膜質のシリコン膜を容易に形成することができるという効果を有する。すなわち、前述の公開公報にて開示されている技術では、核の大きさを異ならせることにより異なる膜質のシリコン層を得ているため、核から成長させる際の縦方向及び横方向の成長の制御が難しく、シリコン層の膜厚や大きさの制御が困難であり、更に膜質を異ならせるための核の大きさの制御が困難であった。これに対し、本発明では、はじめに基板全面に単結晶シリコン膜が形成されるため面内における膜厚均一性が良い。更に、本発明では、単結晶シリコン膜のポリシリコン化の方法として、単結晶シリコン膜に珪素イオンを注入し、これを加熱またはレーザーアニール処理などをすることによりポリシリコン化する方法を採用しているため、珪素イオンの注入の有無によりポリシリコン膜となるか単結晶シリコン膜となるかが決定されるので、同じ基板上で異なる膜質のシリコン膜を容易に形成することができる。
また、前記（ｂ）工程後であって前記（ｄ）工程前に、（ｃ）前記単結晶シリコン膜表面に酸化膜を形成する工程を具備することを特徴とする。このような構成によれば、珪素イオンの注入前に単結晶シリコン膜の表面に酸化膜が形成された状態となるため、単結晶シリコン膜の表面は酸化膜により保護され、珪素イオンの注入によるシリコン膜表面の荒れを防止することができるという効果を有する。これにより、更に、表面平坦性の良いポリシリコンからなる半導体層を得ることができ、高品質のスイッチング素子を得ることができる。
【０００７】
また、前記（ｅ）工程において、前記珪素イオンが注入された領域は、加熱処理されることによりポリシリコン化することを特徴とする。このように、加熱処理することにより、ポリシリコン化が可能である。ポリシリコン化する際の加熱は６００〜７００℃程度の範囲で行えば良い。
【０００８】
また、前記（ｅ）工程後であって前記（ｆ）工程前に、（ｇ）前記マスクを除去する工程を更に具備し、前記（ｄ）工程において、前記加熱処理により前記マスクが覆われていない領域の非単結晶シリコン膜は結晶成長されることを特徴とする。このような構成とすることにより、加熱処理により表示画素領域におけるシリコン膜のポリシリコン化と、駆動回路領域における単結晶シリコン膜の工程を同時に行うことができる。
【０００９】
また、前記（ａ）工程は、（ｈ）水素イオンが注入された単結晶シリコン基板を前記基板上に貼り合わせる工程と、（ｉ）貼り合わされた前記基板と前記単結晶シリコン基板とを加熱処理することにより、前記基板上に前記単結晶シリコン膜を形成する工程とを具備することを特徴とする。このように、単結晶シリコン基板に水素イオンが注入されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて基板上に単結晶シリコン膜を形成することができ、基板面内で膜厚が均一で平坦性に優れた単結晶シリコン膜を形成することができる。
【００１１】
また、前記（ｃ）工程は、前記（ｂ）工程後であって前記（ｄ）工程前に行われ、前記酸化膜は前記単結晶シリコン膜表面を酸化して形成されてなることを特徴とする。このような構成とすることにより、マスクを形成した後に表面酸化膜が形成されるため、マスクが酸化膜形成時のマスクとなり、表示画素領域に対応する単結晶シリコン膜表面にのみ効率良く酸化膜を形成することができる。さらに、この酸化膜は単結晶シリコン膜表面を酸化して形成されたものであるので、表示画素におけるシリコン膜の厚みは、駆動回路におけるシリコン膜の厚みよりも薄くなる。これにより、表示画素では、膜厚の薄いポリシリコンからなる半導体層が形成され、駆動回路では、膜厚の厚い単結晶シリコンからなる半導体層が形成される。表示画素においては、半導体層の厚みを薄く、例えば３０〜７０ｎｍ、好ましくは３０〜５０ｎｍの膜厚とすることにより、電気光学装置に光が入射される場合、この光入射による半導体層のチャネル領域における光リークの発生が低減されるため、この半導体を有するスイッチング素子は、誤動作することはない。一方、駆動回路においては、半導体層の厚みを厚く、例えば８０〜２００ｎｍの膜厚とすることにより、ドレイン耐圧性を高めることができる。特に、ＳＯＩ基板を用いる場合においては、素子能力が極めて高いため、寄生バイポーラの発生による素子耐圧の低下を防止するため、またコンタクト抵抗の低減のため、半導体層の厚みを厚くする方が望ましく、例えば５０〜２００ｎｍ、更に好ましくは１００〜１６０ｎｍの厚みとすることが望ましい。
【００１２】
また、前記（ｅ）工程前に、（ｊ）前記酸化膜を除去する工程を更に具備することを特徴とする。このような構成とすることにより、シリコン膜がポリシリコン化される前に酸化膜を除去するため、酸化膜を除去する際に用いる弗化水素酸によりシリコン膜表面が荒れることを防止することができる。ここで、酸化膜の除去のタイミングとしては、ポリシリコン化された後とポリシリコン化される前の２つ場合が考えられる。ポリシリコン化された後に、酸化膜が除去される場合では、酸化膜の除去に用いられるエッチング液が、ポリシリコン膜の粒界が削れ、ポリシリコン膜表面が荒れてしまう。これに対し、ポリシリコン化される前に酸化膜が除去される場合では、酸化膜の除去に用いられるエッチング液により、単結晶シリコン膜表面が荒れることはない。従って、ポリシリコン化工程前に酸化膜が除去されることが望ましい。
【００１３】
また、前記マスクは窒化膜からなることを特徴とする。このような構成とすることにより、マスク除去に用いられるエッチング液によるシリコン膜表面の荒れを防止することができる。窒化膜、例えば窒化珪素膜などの除去に用いられるエッチング液としては、熱燐酸があり、これはシリコン膜表面を荒らすことがない。これに対し、マスクとして有機膜からなるレジスト膜を用いることもできるが、レジスト膜を用いた場合では、レジスト膜除去に用いられるエッチング液はシリコン膜表面を荒らす傾向にある。従って、好ましくは、マスクとして窒化膜が用いられることが望ましい。
【００１４】
本発明の電気光学装置は、上述の電気光学装置の製造方法により製造されたことを特徴とする。このような構成によれば、表示画素領域に配置されるスイッチング素子の半導体層はポリシリコンから形成され、駆動回路領域に配置されるスイッチング素子の半導体層は単結晶シリコンから形成される。従って、表示画素素領域においては、半導体層のチャネル領域に蓄積されるキャリアのライフタイムを短くすることができ、駆動回路領域においては、駆動能力を高く維持することができる。更に、表示画素領域及び駆動回路領域それぞれの領域内における半導体層の膜厚均一性が高いため、領域内で特性の安定したスイッチング素子を複数得ることができ、高品質の電気光学装置を得ることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１６】
（第一実施形態における電気光学装置）
図１から図３を用いて、第一実施形態における電気光学装置としての液晶装置の構造について説明する。図１は、液晶装置の表示画素を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路、駆動回路領域を示す図である。また、図２は、表示画素におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図３は、図２のＡ−Ａ’断面図及び駆動回路領域の断面図である。尚、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１７】
図１において、液晶装置２００は、互いに交差してなる走査線３ａとデータ線６ａとを有する表示画素が配置された表示画素領域と、これら走査線３ａとデータ線６ａに駆動信号をそれぞれ供給するための走査線駆動回路１０４、データ線駆動回路１０１等の駆動回路が配置された駆動回路領域とから構成される。
【００１８】
表示画素領域は、平行に配置された容量線３ｂ及び走査線３ａと、走査線３ａと交差して配置されたデータ線６ａと、これら走査線３ａとデータ線６ａとの交差部毎にマトリクス状に配置された画素電極９ａと、画素電極９ａを制御するための第１のスイッチング素子としての薄膜トランジスタ（以下、ＴＦＴと称する）３０とからなる。画像信号が供給されるデータ線６ａにはＴＦＴ３０のソースが電気的に接続され、走査信号が供給される走査線３ａにはＴＦＴ３０のゲートが電気的に接続している。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。
【００１９】
一方、駆動回路領域は、走査線駆動回路１０４、データ線駆動回路１０１、サンプリング回路３０１、プリチャージ回路２０１からなる。走査線駆動回路１０４は、外部制御回路から供給される電源、基準クロックＣＬＹ及びその反転クロック等に基づいて、所定タイミングで走査線３ａに走査信号Ｇ１、Ｇ２、…、Ｇｍをパルス的に線順次で印加する。データ線駆動回路１０１は、外部制御回路から供給される電源、基準クロックＣＬＸ及びその反転クロック等に基づいて、走査線駆動回路１０４が走査信号Ｇ１、Ｇ２、…、Ｇｍを印加するタイミングに合わせて、データ線６ａ毎にサンプリング回路駆動信号としてのシフトレジスタからの転送信号Ｘ１、Ｘ２、…、Ｘｎを、サンプリング回路３０１にサンプリング回路駆動信号線３０６を介して所定タイミングで供給する。プリチャージ回路２０１は、スイッチング素子として、例えばＴＦＴ２０２を各データ線６ａ毎に備えており、プリチャージ信号線２０４がＴＦＴ２０２のドレイン又はソース電極に接続されており、プリチャージ回路駆動信号線２０６がＴＦＴ２０２のゲート電極に接続されている。
【００２０】
駆動回路領域中に配置される第２のスイッチング素子としての駆動回路用ＴＦＴは、表示画素領域中に配置されるＴＦＴ３０と同一基板上で同一工程で形成されている。
【００２１】
後述するが、液晶装置は対向基板とＴＦＴアレイ基板との間に液晶層が挟持して構成されており、ＴＦＴアレイ基板は以下のように構成されている。すなわち、図２に示すように、ＴＦＴアレイ基板１０では、ガラス基板６０上にマトリクス状に複数の透明な画素電極９ａが設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは縦方向に延伸した形状に形成され、データ線６ａの一部はコンタクトホール５を介してポリシリコンからなる半導体層１ａ（幅の広い点線で囲まれた領域）のうち後述のソース領域に電気的に接続されている。また、画素電極９ａ（幅の狭い点線９ａ‘で囲まれた領域）の一部は、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうちチャネル領域１ａ’（右下がりの斜線が形成された領域）に一部が対向するように走査線３ａが配置され、走査線３ａの一部はゲート電極として機能する。容量線３ｂは、走査線３ａに沿ってほぼ平行に直線状に伸びた本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って突出した突出部を有し、この突出部にほぼ対応して半導体層１の一部である容量用電極１ｆが配置されている。、第１遮光膜１１ａは、表示画素領域において半導体層１ａのチャネル領域を含むＴＦＴをＴＦＴアレイ基板の側から見て覆う位置に設けられており、更に、容量線３ｂの本線部に対向して走査線３ａに沿って直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って隣接する段側（即ち、図中下向き）に突出した突出部とを有する。第１遮光膜１１ａの各段（画素行）における下向きの突出部の先端は、データ線６ａ下において次段における容量線３ｂの上向きの突出部の先端と重ねられている。この重なった箇所には、第１遮光膜１１ａと容量線３ｂとを相互に電気的接続するコンタクトホール１３が設けられている。即ち、本実施の形態では、第１遮光膜１１ａは、コンタクトホール１３により前段あるいは後段の容量線３ｂに電気的接続されている。また、容量線３ｂの突出部と容量用電極１ｆとは、後述するゲート絶縁膜２を誘電体層として蓄積容量を形成している。
【００２２】
図３に示すように、液晶装置２００は、対向基板２０とＴＦＴアレイ基板１０との間に液晶層５０を挟持して構成される。
【００２３】
ＴＦＴアレイ基板１０は、表示画素領域においては、例えば石英基板１１０上に、遮光膜１１ａが配置され、この遮光膜１１ａを覆って酸化シリコンからなる下地膜１２が配置されている。下地膜１２上には、ポリシリコンからなる半導体層１ａが配置されている。半導体層１ａは、その一部が容量用電極１ｆとなっており、この容量用電極１ｆと接続して、ＬＤＤ構造からなる半導体層を有している。このＬＤＤ（lightly doped drain）構造からなる半導体層は、チャネル領域１ａ’を挟んで両側に低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃが配置され、これらの領域を挟んで両側に高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅが配置された構造となっている。
【００２４】
半導体層１ａ上には、一部が蓄積容量形成用の誘電体膜としても機能する酸化シリコン膜からなるゲート絶縁膜２が形成されている。ゲート絶縁膜２上にはポリシリコンからなる走査線３ａ及び容量線３ｂが形成されている。走査線３ａの一部はゲート電極を兼ねており、ゲート電極はチャネル領域１ａ’に対応して配置される。これらの走査線３ａ及び容量線３ｂを含む半導体層１ａ上には第１層間絶縁膜４が形成され、この第１層間絶縁膜４上には、例えばアルミニウムからなるデータ線６ａが形成されている。データ線６ａは、第１層間絶縁膜４に形成されるコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続されている。さらに、データ線６ａを含む第１層間絶縁膜４上には、第２層間絶縁膜７が形成されている。第２層間絶縁膜７上には、ＩＴＯ（Indium Tin Oxide）膜からなる画素電極９ａが形成されており、この画素電極９ａは、第１層間絶縁膜４及び第２層間絶縁膜７に形成されたコンタクトホール８を介して高濃度ドレイン領域１ｅに電気的に接続されている。そして、画素電極９ａを含む第２層間絶縁膜７上に、ポリイミド膜が配向処理されて形成される配向膜１６が配置されている。
【００２５】
また、ＴＦＴアレイ基板１０の駆動回路領域においては、相補型トランジスタ構造などが採用されている。図３に示すように、相補型トランジスタ構造は、Ｎチャネル型ＴＦＴ４０７、Ｐチャネル型ＴＦＴ４０８を有している。図３に示すように、ガラス基板１１０上に配置された下地層１２上にＮチャネル型に対応るす半導体層４０１、Ｐチャネル型の半導体層４０２とが配置され、これらを覆うように、ゲート絶縁膜２が配置されている。半導体層４０１、４０２は単結晶シリコンからなる。半導体層４０１は、チャネル領域４０１ａを挟んで両側にソース領域４０１ｂ及びドレイン領域４０１ｃが配置され、半導体４０２は、チャネル領域４０２ａを挟んで両側にソース領域４０２ｂ及びドレイン領域４０２ｃが配置された構造となっている。ゲート絶縁膜２上には、半導体層４０１、４０２のそれぞれのチャネル領域４０１ａ、４０２ａに相当する位置にゲート電極４０３、４０４が配置されている。更に、ゲート電極４０３、４０４を覆って第１層間絶縁膜４が配置され、第１層間絶縁膜４上にはソース電極４０５ａ、４０６ａ、ドレイン電極４０５ｂ、４０６ｂが配置されている。ソース電極４０５ａ、ドレイン電極４０５ｂは、それぞれ、ソース領域４０１ｂ、ドレイン領域４０１ｃと第１層間絶縁膜に形成されたコンタクトホール４２０ａ、４２０ｂを介して電気的に接続されている。また、ソース電極４０６ａ、ドレイン電極４０６ｂは、それぞれ、ソース領域４０２ｂ、ドレイン領域４０２ｃと第１層間絶縁膜に形成されたコンタクトホール４２１ａ、４２１ｂを介して電気的に接続されている。さらにソース電極４０５ａ、４０６ａ及びドレイン電極４０５ｂ、４０６ｂを含む第１層間絶縁膜４上には、第２層間絶縁膜７、配向膜１６が順次積層されている。
【００２６】
他方、対向基板２０は、例えばガラス基板１２０上にマトリクス状に形成された遮光膜２３、これを覆って順次形成されたＩＴＯ膜からなる対向電極２１、ポリイミド膜が配向処理されて形成されたる配向膜２２とから構成されている。図３においては、駆動回路領域には配向膜１６のみが形成された状態となっているが、表示画素領域に少なくとも対向電極２１及び配向膜が形成されていれば良く、駆動回路領域に形成される膜について特に規制はない。
【００２７】
次にＴＦＴアレイ基板の製造方法について図４〜図８を用いて説明する。尚、図４から図８は、ＴＦＴアレイ基板側の表示画素領域及び駆動回路領域における各層の断面図を、図３に対応させて示す工程図である。
【００２８】
図４の工程（１）に示すように、まず石英基板１１０を用意する。ここで、好ましくはＮ2（窒素）等の不活性ガス雰囲気且つ約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前に石英基板１１０を同じ温度かそれ以上の温度で熱処理しておく。
【００２９】
このように処理された石英基板１１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタにより、１００〜５００ｎｍ程度の層厚、ここでは約２００ｎｍの層厚の遮光膜１１を形成する。
【００３０】
次に、工程（２）に示すように、フォトリソグラフィにより第１遮光膜１１ａのパターン（図６参照）に対応するレジスト膜５００を形成する。
【００３１】
次に、工程（３）に示すように、レジスト膜５００を介して遮光層１１に対しエッチングを行うことにより、遮光層１１ａを形成し、レジスト膜５００を除去する。
【００３２】
次に、工程（４）に示すように、該第１遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地膜１２を形成する。この下地膜１２の層厚は、例えば、約４００〜１２００ｎｍとする。ここでは、１１００ｎｍ程度とする。
【００３３】
次に、工程（５）に示すように、下地膜１２の表面を、グローバルに研磨して平坦化する。研磨による平坦化の手法としては、例えばＣＭＰ（化学的機械研磨）法を用いることができる。これにより、下地膜１２の膜厚を約６００ｎｍとした。
【００３４】
次に、工程（６）に示すように、基板１１０と単結晶シリコン基板２１０ａとの貼り合わせを行う。
【００３５】
貼り合わせに用いる単結晶シリコン基板２１０ａは、厚さ６００μｍあり、その表面があらかじめ５０〜８００ｎｍ、ここでは２００ｎｍ程度酸化されて、酸化膜２１０ｂが形成されている。これは貼り合わせ後に形成される単結晶シリコン層２１０と酸化膜層２１０ｂの界面を熱酸化で形成し、電気特性の良い界面を確保するためである。さらに、単結晶シリコン基板２１０ａには、水素イオン（Ｈ+）が例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０16ｃｍ-2にて注入されており、その注入深さは、基板表面から約３００ｎｍとなっている。図では、単結晶シリコン基板２１０ａのうち、点線より下側の領域に水素イオンが注入された状態となっている。
【００３６】
貼り合わせでは、基板１１０上の下地膜１２と単結晶シリコン基板２１０ａの酸化膜２１０ｂが接するように貼り合わされる。貼り合わせ工程は、例えば３００℃で２時間の熱処理によって２枚の基板を直接貼り合わせる方法が採用できる。
【００３７】
次に、工程（７）に示すように、貼り合わせた単結晶シリコン基板２１０ａの貼り合わせ面側の酸化膜２１０ｂと単結晶シリコン膜２１０を残したまま、単結晶シリコン基板２１０ａを、基板１０から剥離するための熱処理を行う。この基板の剥離現象は、単結晶シリコン基板中に導入された水素イオンによって、単結晶シリコン基板の表面近傍のある層でシリコンの結合が分断されるために生じるものである。例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理によって、貼り合わせた単結晶シリコン基板２１０ａが基板１０と分離し、基板１０表面には、約２００ｎｍ程度の膜厚の珪素酸化膜２１０ｂと７０ｎｍ程度の膜厚の単結晶シリコン膜２１０とが形成される。なお、基板１０上に貼り合わされる単結晶シリコン膜２１０は、前に述べた単結晶シリコン基板２１０ａに対して行われる水素イオン注入の加速電圧を変えることによって５０ｎｍ〜３０００ｎｍまで任意の膜厚で形成することが可能である。この後、単結晶シリコン膜２１０表面をタッチポリッシングし、平滑化する。単結晶シリコン膜の厚みは５０〜２００ｎｍが好ましく、本実施形態においては５５ｎｍとした。
【００３８】
本実施形態では、水素イオンを注入した単結晶シリコン基板を貼り合わせ後に熱処理によって分離するＳｍａｒｔ Ｃｕｔ法を用いて、基板上に単結晶シリコン膜を形成するＵｎｉ ｂｏｎｄ法を用いるため、基板全面に渡って膜厚均一性の高い単結晶シリコン膜を得ることができる。
【００３９】
この他に、単結晶シリコン膜を得るための手法としては、水素イオンを注入しない単結晶シリコン基板を基板に貼り合わせ、熱処理して貼り合わせた後、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法によってシリコン層２０６の膜厚を０．０５〜０．８μｍ程度までエッチングして形成しても良い。このＰＡＣＥ処理によって単結晶シリコン膜は、例えば膜厚１００ｎｍに対しその膜厚均一性は１０％以内のものが得られる。
【００４０】
また、単結晶シリコン膜を得るための他の手法としては、多孔質シリコン上に形成したエピタキシャルシリコン層を多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ
Ｔｒａｎｓｆｅｒ）法を用いることもでき、成膜方法には依存しない。
【００４１】
次に、単結晶シリコン膜２１０上に窒化珪素膜を２００ｎｍの厚みにて成膜した後、工程（８）に示すように、駆動回路領域のみに窒化珪素膜からなるマスク２１１が残るように、表示画素領域中に形成された窒化珪素膜をエッチングにより除去する。ここで、マスクとしては、窒化珪素膜といった無機膜以外に有機膜を用いることもできるが、マスクとして有機膜を用いる場合では、マスクを除去する際、後述するシリコンの注入によってレジストが固化し剥離できない可能性があるのに対して、窒化珪素膜といった無機膜では、前記のような問題がないため、無機膜を用いることが好ましい。
【００４２】
次に、工程（８）に示すように、マスク２１１を介して、珪素イオン（Ｓｉ＋）を、４０ｋｅＶの加速電圧で、３×１０15ｃｍ-2の量で注入する。これにより、表示画素領域においては、珪素同士の結合がきれた状態の膜２１０ｃが形成される。一方、駆動回路領域においては珪素イオンが注入されていない単結晶シリコン膜２１０のままとなる。
【００４３】
次に、工程（９）に示すように、マスク２１１を熱燐酸により剥離する。この後、窒素雰囲気中にて、６００〜７００℃の温度下、ここでは６４０℃の温度下で６時間加熱し、非単結晶シリコン膜の固相成長を行う。この工程により、表示画素領域においては、非単結晶シリコン膜２１０ｃがポリシリコン化されてポリシリコン膜２１０ｄが形成される。一方、駆動回路領域においては、単結晶シリコン膜２１０ｅが形成された構成となる。ここで、ポリシリコン化及び固相成長の手段としては、レーザーアニールを用いても良い。
【００４４】
次に、図５の工程（１０）に示すように、フォトリソグラフィ工程、エッチング工程等により、表示画素領域においては、図２及び図３に示した如き所定パターンの半導体層１ａ、半導体層１ａから延設された容量用電極１ｆを形成する。駆動回路領域においては半導体層４０１及び４０２を形成する。
【００４５】
本実施形態においては、珪素イオン注入後にシリコン膜をパターニングしているが、シリコン膜をパターニングしてから、駆動回路領域をマスクした状態で珪素イオンを注入することもできる。
【００４６】
次に、工程（１１）に示すように、表示画素領域における画素スイッチング用ＴＦＴ３０を構成する半導体層１ａ、容量用電極１ｆ、駆動回路領域におけるＮ型ＴＦＴを構成する半導体層４０１及びＰ型ＴＦＴを構成する半導体層４０２を、約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で３０分程度熱酸化することにより、約３０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成する。更に、３０〜５０ｎｍの厚みにて減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ）膜を形成し、熱酸化シリコン膜とＨＴＯ膜の二層からなるゲート絶縁膜２を形成する。この結果、半導体層１ａ、４０１、４０２及び第１蓄積容量電極１ｆの厚さは、約４０ｎｍの厚さ、ゲート絶縁膜２の厚さは、約６０〜８０ｎｍの厚さとなる。
【００４７】
次に、工程（１２）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板１０の表面の走査線３ａ（ゲート電極）に対応する部分にレジスト膜５０１を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント、ここではＰイオンを７０ｋｅＶの加速電圧、３ｅ１４／ｃｍ２のドーズ量にてドープする。
【００４８】
次に、工程（１３）に示すように、レジスト膜５０１を除去し、下地膜１２に、遮光膜１１ａに至るコンタクトホール１３を反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。この際、反応性イオンエッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。但し、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００４９】
次に、工程（１４）に示すように、減圧ＣＶＤ法等によりポリシリコン膜３を３５０ｎｍ程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン膜３の導電性を高めることができる。
【００５０】
次に、工程（１５）に示すように、レジスト膜を用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。
【００５１】
次に、工程（１６）に示すように、駆動回路領域のＰチャネルＴＦＴとなる半導体層４０２を除く基板全面にレジスト膜５０２を形成する。その後、このレジスト膜５０２及びゲート電極４０４をマスクとして、半導体層４０２にＢなどのIII族元素のドーパント、ここではＢＦ2イオンを９０ｋｅＶの加速電圧、２×１０15ｃｍ-2のドーズ量にてドープする。これにより、駆動回路領域におけるＰチャネルＴＦＴに対応するソース領域４０２ｂ及びドレイン領域４０２ｃが形成される。ドープ後、レジスト膜５０２は除去される。
【００５２】
次に、工程（１７）に示すように、駆動回路領域のＰチャネルＴＦＴとなる半導体層４０２を覆うようにレジスト膜５０３を形成する。その後、レジスト膜５０３及び走査線（ゲート電極）３ａ、容量線３ｂをマスクとして、半導体層４０１及び半導体層１ａに、ＰなどのＶ族元素のドーパント、ここでは、Ｐイオンを７０ｋｅＶの加速電圧、６×１０12ｃｍ-2のドーズ量にてドープする。これにより表示画素領域のＴＦＴの半導体層１ａにおいては、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃが形成される。また、駆動回路領域においては、ＮチャネルＴＦＴに対応するソース領域４０１ｂ及びドレイン領域４０１ｃが形成される。ドープ後、レジスト膜５０３は除去される。
【００５３】
続いて、工程（１８）に示すように、ゲート電極３ａよりも幅が広い形状を有し、更に駆動回路領域におけるＰチャネルＴＦＴの半導体層４０２を覆う形状を有するレジスト膜５０４を形成する。その後、レジスト膜５０４及びゲート電極４０３をマスクとして、半導体層１ａ及び半導体層４０１に、ＰなどのＶ族元素のドーパント、ここではＰイオンを７０ｋｅＶの加速電圧、４×１０15／ｃｍ-2のドーズ量にてドープする。これにより、表示画素領域のＴＦＴにおいては、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅが形成される。また、駆動回路領域のＮチャネル型ＴＦＴにおいては、更に低抵抗化されたソース領域４０１ｂ及びドレイン領域４０１ｃが得られる。ドープ後、レジスト膜５０４は除去される。
【００５４】
次に、工程（１９）に示すように、画素スイッチング用ＴＦＴ３０における走査線３ａと共に容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４を形成する。第１層間絶縁膜４の層厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００５５】
この後、半導体層にドープされた不純物イオンを活性化するために約８５０℃のアニール処理を２０分程度行う。
【００５６】
次に、工程（２０）に示すように、表示画素領域においては、データ線６ａに対するコンタクトホール５を、駆動回路領域においては、ソース電極４０５ａ、４０６ａ及びドレイン電極４０５ｂ、４０６ｂのそれぞれに対応するコンタクトホール４２０ａ、４２１ａ、４２０ｂ、４２１ｂを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより第１層間絶縁膜４をエッチングして形成する。
【００５７】
次に、図７の工程（２１）に示すように、第１層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
【００５８】
次に金属膜６を、フォトリソグラフィ工程、エッチング工程等によりパターニングし、工程（２２）に示すように、データ線６ａ、ソース電極４０５ａ、４０６ａ、ドレイン電極４０５ｂ、４０６ｂを形成する。
【００５９】
次に、工程（２３）に示すように、データ線６ａ、ソース電極４０５ａ、４０６ａ、ドレイン電極４０５ｂ、４０６ｂを含む第１層間絶縁膜４上に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜７を形成する。第２層間絶縁膜７の層厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００６０】
次に、図８の工程（２４）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的接続するためのコンタクトホール８を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【００６１】
次に、工程（２５）に示すように、第２層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積し、更に工程（２６）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。
【００６２】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【００６３】
他方、図７に示した対向基板２０については、ガラス基板１２０等が先ず用意される。このガラス基板１２０上に、例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッチング工程を経て、マトリクス状の遮光膜２３を形成する。尚、この遮光膜２３は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【００６４】
その後、基板１２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２（図３参照）が形成される。
【００６５】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するように図示しないシール材により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【００６６】
（第二実施形態における電気光学装置）
次に、第二実施形態における液晶装置について説明する。第一実施形態とは、ＴＦＴアレイ基板の製造方法が一部異なり、相違する点のみ以下に説明し、同じ構造及び製造方法については説明を省略する。
【００６７】
第二実施形態におけるＴＦＴアレイ基板の製造方法では、表示画素領域に対応する単結晶シリコン膜表面に酸化膜が形成された状態で珪素イオンが注入される点で、第一実施形態と異なり、図１２を用いて説明する。
【００６８】
まず、第一実施形態で説明した図４（１）〜（７）工程と同じ工程を経て、基板１１０上に遮光膜１１ａ、下地膜１２、酸化膜２１０ｂ、単結晶シリコン膜２１０が順次形成された基板を形成する。ここで、単結晶シリコン膜の厚みは６７ｎｍとした。
【００６９】
次に図１２（１）工程に示すように、単結晶シリコン膜２１０上に窒化珪素膜を２００ｎｍの厚みにて成膜した後、駆動回路領域のみに窒化珪素膜からなるマスク２１１が残るように、表示画素領域中に形成された窒化珪素膜をエッチングにより除去する。
【００７０】
次に、図１２（２）工程に示すように、表示画素領域に対応する単結晶シリコン膜２１０の表面を表面酸化し、約２４ｎｍの膜厚の酸化膜６００を形成する。この際、単結晶シリコン膜の厚みは、約４０ｎｍである。その後、酸化膜６００及びマスク２１１を介して単結晶シリコン膜２１０に、珪素イオンを６０ｋｅＶの加速電圧で、３×１０15ｃｍ-2の量で注入する。ここで、マスク２１１は窒化膜で形成されているため、単結晶シリコン膜２１０内に珪素イオンが注入されることはない。また、珪素イオンは酸化膜６００を通過して単結晶シリコン膜２１０内に珪素イオンが注入される。ここで、酸化膜６００は膜２１０ｃの保護膜として機能し、珪素イオンの注入による膜２１０ｃ表面の荒れを防止する。この後、窒化膜２１１を熱燐酸により除去する。更に、酸化膜６００を弗化水素酸により除去する。尚、次に説明するポリシリコン化工程の後に酸化膜を除去する工程を設けても良いが、ポリシリコン化前に酸化膜を除去する工程を設けることが望ましい。これは、ポリシリコン化された状態で酸化膜を剥離すると、剥離に用いられる弗化水素酸によりポリシリコン膜表面が荒れるためである。
【００７１】
次に、窒素雰囲気中にて６４０℃の温度下で６時間加熱し、非単結晶シリコン膜の固相成長を行う。この工程により、表示画素領域においては、膜２１０ｃがポリシリコン化されてポリシリコン膜が形成される。一方、駆動回路領域においては、単結晶シリコン膜２１０が形成された構成となる。その後、酸化膜６００をウエットエッチングにより除去する。
【００７２】
この後の工程では、第一実施形態の図５（１０）工程〜図８（２６）工程に記載される工程と同様の処理が行われる。
【００７３】
第２実施形態においては、酸化膜６００を介して単結晶シリコン膜に珪素イオンを注入するため、単結晶シリコン膜表面の荒れを防止することができ、品質の良い半導体層１ａを得ることができる。
【００７４】
（第三実施形態における電気光学装置）
次に、第三実施形態における液晶装置について説明する。第一実施形態においては、表示画素領域中における画素スイッチ用ＴＦＴに対応する半導体層１ａの膜厚が、駆動回路領域中におけるＴＦＴの半導体層４０１及び４０２の膜厚よりも薄い点で構造が異なる。そして、このような表示画素領域及び駆動回路領域それぞれに配置される半導体層の厚みを異ならせるために、第三実施形態の製造方法は第一実施形態の製造方法と一部異なる。以下に、第一実施形態の製造方法と異なる部分についてのみ説明し、同じ製造方法については説明を省略する。
【００７５】
第三実施形態におけるＴＦＴアレイ基板の製造方法では、表示画素領域に対応する単結晶シリコン膜表面を酸化し、表面酸化膜を形成することにより、表示画素領域及び駆動回路領域それぞれに配置される半導体層の厚みを異ならせる点で、第一実施形態と異なる。また、この表面酸化膜の除去は、ポリシリコン化工程の前に行われ、以下、図１３を用いて説明する。
【００７６】
まず、第一実施形態で説明した図４（１）〜（７）工程と同じ工程を経て、基板１１０上に遮光膜１１ａ、下地膜１２、酸化膜２１０ｂ、単結晶シリコン膜２１０が順次形成された基板を形成する。
【００７７】
次に図１３（１）工程に示すように、単結晶シリコン膜２１０上に窒化珪素膜を２００ｎｍの厚みにて成膜した後、駆動回路領域のみに窒化珪素膜からなるマスク２１１が残るように、表示画素領域中に形成された窒化珪素膜をエッチングにより除去する。
【００７８】
次に、図１３（２）工程に示すように、表示画素領域に対応する単結晶シリコン膜２１０の表面を酸化し、約２８０ｎｍの膜厚の酸化膜６０１を形成する。これにより表示画素のシリコンの残り膜厚は５５ｎｍになる。
【００７９】
次に、図１３（３）工程に示すように、酸化膜６０１をウエットエッチングにより除去する。これにより、表示画素領域においては膜厚が約４０ｎｍの単結晶シリコン膜２１０、駆動回路領域においては膜厚が約１００ｎｍの単結晶シリコン膜２１０が形成される。その後、マスク２１１を介して単結晶シリコン膜２１０に、珪素イオンを３０ｋｅＶの加速電圧で、３×１０15ｃｍ-2の量で注入する。ここで、マスク２１１は窒化膜で形成されているため、マスクで覆われている領域の単結晶シリコン膜２１０内に珪素イオンが注入されることはない。この後、窒化膜２１１を熱燐酸により除去する。
【００８０】
次に、窒素雰囲気中にて６４０℃の温度下で６時間加熱し、非単結晶シリコン膜の固相成長を行う。この工程により、表示画素領域においては、膜２１０ｃがポリシリコン化されて膜厚５５ｎｍのポリシリコン膜が形成される。一方、駆動回路領域においては、単結晶シリコン膜２１０が形成された構成となる。本実施形態では、酸化膜６０１の除去後に加熱によるポリシリコン化を行っているが、加熱によるポリシリコン化後に酸化膜６０１の除去を行っても良い。しかし、ポリシリコン化後に酸化膜６０１の除去を行うと、酸化膜除去に用いられるエッチング液によりポリシリコン膜の表面が荒れる場合があり、好ましくは、酸化膜６０１の除去後に、加熱によるポリシリコン化を行う方が良い。
【００８１】
この後の工程では、第一実施形態の図５（１０）工程〜図８（２６）工程に記載される工程と同様の処理が行われる。
【００８２】
ここで、表示画素領域には液晶装置としたときに光が入射されるため、この光入射による半導体層のチャネル領域における光リークの発生を防止するために、ポリシリコンからなる半導体層の膜厚を３０〜７０ｎｍ、更に好ましくは３０〜５０ｎｍと比較的薄くすることが望ましい。一方、駆動回路領域に配置されるＴＦＴの単結晶シリコンからなる半導体層では、ドレイン耐圧性を高めるために、半導体層の膜厚を５０〜２０ｎｍ、更に好ましくは１００〜１６０ｎｍと比較的厚くすることが望ましい。特に、ＳＯＩ基板を用いた製造方法の場合、周辺回路領域の素子能力が極めて高いため、寄生バイポーラの発生による素子耐圧の低下を防止するため、またコンタクト抵抗を低減するため、周辺回路領域における半導体の厚みを厚くする方が望ましい。第３実施形態においては、表示画素領域に配置されるＴＦＴに対応するポリシリコンからなる半導体層の厚みが、駆動回路領域における配置されるＴＦＴに対応する単結晶シリコンからなる半導体層の厚みよりも薄い構造となるため、表示画素領域における光リークの問題を解決しつつ、駆動回路領域におけるドレイン耐圧性を高めることができる。
【００８３】
（液晶装置の全体構成）
以上のように構成された液晶装置の各実施の形態の全体構成を図９及び図１０を参照して説明する。尚、図９は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１０は、対向基板２０を含めて示す図９のＨ−Ｈ’断面図である。
【００８４】
図９において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられている。シール材５２の外側の領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画素表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは画素表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画素表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画素表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、周辺見切りとしての第２遮光膜５３の下に隠れてプリチャージ回路を設けてもよい。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、図１０に示すように、図９に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【００８５】
（電子機器の構成）
上記の液晶装置を用いた電子機器の一例として、投射型表示装置の構成について、図１１を参照して説明する。図１１において、投射型表示装置１１００は、上述した液晶装置を３個用意し、夫々ＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇ及び９６２Ｂとして用いた投射型液晶装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、前述した光源装置９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射手段としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【００８６】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。従って、均一照明光学系９２３を用いることにより、光源装置９２０が出射光束の断面内で不均一な照度分布を有している場合でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを均一な照明光で照明することが可能となる。
【００８７】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４からプリズムユニット９１０の側に出射される。
【００８８】
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【００８９】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
【００９０】
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、不図示の駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。尚、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【００９１】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
【００９２】
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【図面の簡単な説明】
【図１】液晶装置における表示画素領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等、駆動回路領域の等価回路図である。
【図２】液晶装置におけるデータ線、走査線、画素電極、ＴＦＴ等が形成されたＴＦＴアレイ基板の表示画素領域の平面図である。
【図３】図２の線Ａ−Ａ’断面図である。
【図４】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その１）である。
【図５】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その２）である。
【図６】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その３）である。
【図７】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その４）である。
【図８】第一実施形態における液晶装置のＴＦＴアレイ基板の製造工程を順に追って示す工程図（その５）である。
【図９】液晶装置の各実施の形態におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１０】図９のＨ−Ｈ’断面図である。
【図１１】液晶装置を用いた電子機器の一例である投射型表示装置の構成図である。
【図１２】第二実施形態における液晶装置のＴＦＴアレイ基板の製造工程を示す工程図である。
【図１３】第三実施形態における液晶装置のＴＦＴアレイ基板の製造工程を示す工程図である。
【符号の説明】
１ａ…ポリシリコンからなる半導体層
１１０…石英基板
２００…液晶装置
２１０…単結晶シリコン膜
２１０ａ…単結晶シリコン基板
２１０ｂ…酸化膜
２１０ｃ…単結晶シリコン膜に珪素イオンが注入された膜
２１０ｄ…ポリシリコン膜
２１０ｅ…結晶成長された単結晶シリコン膜
２１１…窒化膜からなるマスク
４０１、４０２…単結晶シリコンからなる半導体層
６００、６０１…酸化膜
Claims (8)
- 基板上に、少なくともポリシリコン膜からなる半導体層を有するスイッチング素子が配置された表示画素と、少なくとも該表示画素を駆動する単結晶シリコン膜からなる半導体層を有するスイッチング素子が配置された駆動回路とが配置された電気光学装置の製造方法において、
（ａ）前記基板上に単結晶シリコン膜を形成する工程と、
（ｂ）前記駆動回路に対応する前記単結晶シリコン膜上にマスクを形成する工程と、
（ｃ）前記表示画素に対応する単結晶シリコン膜の表面に酸化膜を形成する工程と、
（ｄ）前記単結晶シリコン膜のマスクが形成されていない領域に前記酸化膜を介して珪素イオンを注入して非単結晶膜を形成する工程と、
（ｅ）前記非単結晶膜をポリシリコン化する工程と、
（ｆ）前記珪素イオンが注入された領域と珪素イオンが注入されていない領域をパターニングして、
それぞれ前記ポリシリコン膜からなる半導体層と前記単結晶シリコン膜からなる半導体層を形成する工程と、
を具備することを特徴とする電気光学装置の製造方法。 - 前記（ｅ）工程において、
前記珪素イオンが注入された領域は、加熱処理されることによりポリシリコン化することを特徴とする請求項１記載の電気光学装置の製造方法。 - 前記（ｄ）工程後であって前記（ｅ）工程前に、
（ｇ）前記マスクを除去する工程を更に具備し、
前記（ｅ）工程において、前記加熱処理により前記マスクで覆われていない領域の非単結晶シリコン膜は結晶成長されることを特徴とする請求項２に記載の電気光学装置の製造方法。 - 前記（ａ）工程は、
（ｈ）水素イオンが注入された単結晶シリコン基板を前記基板上に貼り合わせる工程と、
（ｉ）貼り合わされた前記基板と前記単結晶シリコン基板とを加熱処理することにより分離し、前記基板上に前記単結晶シリコン膜を形成する工程と
を具備することを特徴とする請求項１から請求項３に記載の電気光学装置の製造方法。 - 前記酸化膜は前記単結晶シリコン膜表面を酸化して形成されてなることを特徴とする請求項１から請求項４のいずれか一項に記載の電気光学装置の製造方法。
- 前記（ｅ）工程前に、
（ｊ）前記酸化膜を除去する工程を更に具備することを特徴とする請求項１から請求項５のいずれか一項に記載の電気光学装置の製造方法。 - 前記マスクは窒化膜からなることを特徴とする請求項１から請求項６のいずれか一項に記載の電気光学装置の製造方法。
- 請求項１から請求項７のいずれか一項に記載の電気光学装置の製造方法により製造されたことを特徴とする電気光学装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000069414A JP3997682B2 (ja) | 2000-03-13 | 2000-03-13 | 電気光学装置の製造方法及び電気光学装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000069414A JP3997682B2 (ja) | 2000-03-13 | 2000-03-13 | 電気光学装置の製造方法及び電気光学装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001255559A JP2001255559A (ja) | 2001-09-21 |
| JP3997682B2 true JP3997682B2 (ja) | 2007-10-24 |
Family
ID=18588295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000069414A Expired - Fee Related JP3997682B2 (ja) | 2000-03-13 | 2000-03-13 | 電気光学装置の製造方法及び電気光学装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3997682B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI244571B (en) * | 2002-01-30 | 2005-12-01 | Sanyo Electric Co | Semiconductor display device |
| US7119365B2 (en) | 2002-03-26 | 2006-10-10 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
| CN100592534C (zh) * | 2002-06-07 | 2010-02-24 | 索尼株式会社 | 显示装置及其制造方法、以及投影型显示装置 |
| JP4837240B2 (ja) * | 2002-09-25 | 2011-12-14 | シャープ株式会社 | 半導体装置 |
| US7508034B2 (en) | 2002-09-25 | 2009-03-24 | Sharp Kabushiki Kaisha | Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device |
| JP4794810B2 (ja) | 2003-03-20 | 2011-10-19 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3970814B2 (ja) * | 2003-08-05 | 2007-09-05 | シャープ株式会社 | 半導体装置の製造方法 |
| JP4651926B2 (ja) * | 2003-10-03 | 2011-03-16 | 株式会社 日立ディスプレイズ | 画像表示装置 |
| JP4540359B2 (ja) * | 2004-02-10 | 2010-09-08 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2006039272A (ja) * | 2004-07-28 | 2006-02-09 | Sony Corp | 表示装置およびその製造方法 |
| JP2007073878A (ja) * | 2005-09-09 | 2007-03-22 | Shin Etsu Chem Co Ltd | Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法 |
| JP4542492B2 (ja) | 2005-10-07 | 2010-09-15 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器、並びに半導体装置 |
| US7807520B2 (en) * | 2007-06-29 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| CN101855703B (zh) * | 2007-12-27 | 2013-03-13 | 夏普株式会社 | 半导体装置的制造方法 |
| JP2009200526A (ja) * | 2009-05-29 | 2009-09-03 | Sharp Corp | Ｓｏｉ基板およびそれを用いる表示装置 |
| CN102569187B (zh) * | 2011-12-21 | 2014-08-06 | 深圳市华星光电技术有限公司 | 一种低温多晶硅显示装置及其制作方法 |
-
2000
- 2000-03-13 JP JP2000069414A patent/JP3997682B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001255559A (ja) | 2001-09-21 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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