JP4366954B2

JP4366954B2 - 複合半導体基板の製造方法

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Publication number: JP4366954B2
Application number: JP2003039865A
Authority: JP
Inventors: 淳人安井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-18
Filing date: 2003-02-18
Publication date: 2009-11-18
Anticipated expiration: 2023-02-18
Also published as: JP2004253458A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ構造を備えた複合半導体基板の製造方法に関する。
【０００２】
【従来の技術】
絶縁体層上に設けられたシリコン層を半導体装置の形成に利用するＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチアップ特性、あるいはショートチャネルの抑制効果など、通常の単結晶シリコン基板では達成し得ない優れた特性を示すため、半導体装置の高集積化等を目的としてその開発が進められている。
【０００３】
近年では、１００ｎｍ以下の厚さにまで薄膜化されたＳＯＩ層にデバイスを形成したものにより、優れたショートチャネル抑制効果が見いだされている。また、このようにして形成されたＳＯＩデバイスは、放射線耐性に優れていることによる高信頼性を備えるとともに、寄生容量の低減による素子の高速化や低消費電力化を図れること、あるいは完全空乏型電界効果トランジスタを作製できることによるプロセスルールの微細化を図れることなどの優れた点を備えている。
【０００４】
このようなＳＯＩ構造を形成する方法としては、単結晶シリコン基板の貼り合わせによるＳＯＩ基板の製造方法がある。一般に貼り合わせ法と呼ばれるこの方法は、単結晶シリコン基板と支持基板とを酸化膜を介して重ね合わせ、基板表面のＯＨ基を利用して室温程度で貼り合わせた後、単結晶シリコン基板を研削や研磨、またはエッチングによって薄膜化し、続いて７００℃〜１２００℃程度の熱処理によってシロキサン結合（Ｓｉ−Ｏ−Ｓｉ）させ、貼り合わせ強度を上げて単結晶シリコン層を支持基板上に形成するものである。この手法によれば、単結晶シリコン基板を直接薄膜化するので、シリコン薄膜が結晶性に優れたものとなり、したがって高性能のデバイスを作製することができる。
【０００５】
また、この貼り合わせ法を応用したものとして、単結晶シリコン基板に水素イオンを注入し、これを支持基板と貼り合わせた後、４００〜６００℃程度の熱処理によって薄膜シリコン層を単結晶シリコン基板の水素注入領域から分離し、次に１１００℃程度までの熱処理で貼り合わせ強度を上げる手法や、表面を多孔質化したシリコン基板上に単結晶シリコン層をエピタキシャル成長させ、これを支持基板と貼り合わせた後にシリコン基板を除去し、多孔質シリコン層をエッチングすることにより支持基板上にエピタキシャル単結晶シリコン薄膜を形成する手法などが知られている。
【０００６】
貼り合わせ法によるＳＯＩ基板は、通常のバルク半導体基板（半導体集積回路）と同様に様々なデバイスの作製に用いることができる。一方、従来のバルク基板と異なる点としては、支持基板に様々な材料を使用することが可能であることを挙げることができる。すなわち、支持基板としては、通常のシリコン基板はもちろんのこと、透光性を備えた石英基板、あるいはガラス基板などを用いることができる。したがって、透光性基板上に単結晶シリコン薄膜を形成することにより、光透過性を必要とするデバイス、例えば、透過型の液晶装置などの電気光学装置においても、アクティブマトリクス基板上に、結晶性に優れた単結晶シリコン層を用いて高性能なトランジスタ素子を形成することができる。すなわち、画素電極を駆動する画素スイッチング用ＭＩＳ形トランジスタや、画像表示領域の周辺領域で駆動回路を構成する駆動回路用ＭＩＳ形トランジスタを単結晶シリコン層であるＳＯＩ層に形成することにより表示の微細化、高速化を図ることができるのである。
【０００７】
ここで、透過型の液晶装置などの電気光学装置にＳＯＩ基板を用いた場合、支持基板である石英基板などの透光性基板とＳＯＩ層の熱膨張係数が異なるため、前述の貼り合わせ強度を上げるための熱処理工程や熱酸化処理工程などにおいて、熱膨張係数の違いによる熱応力が発生し、その結果単結晶半導体層（ＳＯＩ層）にスリップや転位、格子欠陥、ＨＦ欠陥等が形成され、デバイス特性に支障をきたすおそれがある。
【０００８】
このような熱膨張係数の違いによる熱応力に対応する技術として、従来、半導体単結晶領域とガラス物質との間に応力緩和層を設け、基板の反り等を低減した技術が知られている（例えば、特許文献１参照）。
また、貼り合わせ時の熱応力が単結晶半導体層（単結晶シリコン層）に残存してしまうのを防止するため、単結晶シリコン薄膜をパターニングして島状シリコン層を形成し、この島状シリコン層に対して熱酸化処理を行う技術が知られている（例えば、特許文献２参照）。
さらに、陽極酸化によって単結晶半導体基板の一部を多孔質層に変化させ、この多孔質層を応力緩和層として用いる技術が知られている（例えば、特許文献３参照）。
【０００９】
【特許文献１】
特開平７−１４２５７０号公報
【特許文献２】
特開２０００−１２８６４号公報
【特許文献３】
特開２０００−１０６４２４号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、前記の半導体単結晶領域とガラス物質との間に応力緩和層を設ける技術では、形成した応力緩和層を除去することができず、また、この応力緩和層は有色であり非透明であることから、例えば得られた複合半導体基板から透過型の液晶装置を製造することができないといった課題がある。
【００１１】
また、島状シリコン層に対して熱酸化処理を行う技術では、特にシリコン層を薄厚化するため犠牲酸化を行い、その後犠牲酸化層をウエットエッチングで除去する場合に、ウエットエッチング液が島状シリコン層の間を通ってシリコン層の下地の絶縁層を溶解し、支持基板との間の貼り合わせ界面にまで到達してしまうおそれがある。このようにウエットエッチング液が貼り合わせ界面にまで到達してしまうと、貼り合わせ界面に剥離を生じさせてしまうなどの不都合を生じさせ、例えば得られた複合半導体基板から透過型の液晶装置（ライトバルブ）を製造した場合に、貼り合わせ界面の剥離に起因して表示不良を起こしてしまう。
【００１２】
また、多孔質層を応力緩和層として用いる技術では、前述したように貼り合わせ後に単結晶シリコン層を薄膜化するため予め水素イオンを注入しておき、熱処理によって薄膜シリコン層を単結晶シリコン基板の水素注入領域から分離する際、単結晶シリコン層と多孔質層との間で水素イオン注入のプロファイルが異なってしまっていることにより、分離が良好になされないおそれがある。また、このようにして分離した後の単結晶シリコン基板については、通常はそのまま別のＳＯＩ基板作製に用いるものの、この技術では、多孔質層が分離した後の単結晶シリコン基板にも残存しているため、これを直接用いることができない。また、貼り合わせのための酸化シリコン層を形成した際、単結晶シリコン層から形成される酸化シリコン層と多孔質層から形成される酸化シリコン層との間に膜質の差が生じ、これによって貼り合わせにむらが生じるおそれもある。
【００１３】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、貼り合わせ強度を上げるための熱処理工程などで生じる熱応力を緩和して単結晶半導体層にスリップや転位、格子欠陥、ＨＦ欠陥等が形成されるのを防止することができ、さらに透過型の液晶装置の製造にも適用でき、その場合に表示不良を起こすことも防止することができ、また、貼り合わせむらも生じないようにした複合半導体基板の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するため本発明の複合半導体基板の製造方法は、単結晶半導体層を備えた半導体基板を、支持基板上に貼り合わせてなる複合半導体基板の製造方法であって、前記支持基板上に前記半導体基板を貼り合わせて貼り合わせ基板とする工程と、前記貼り合わせ基板における前記単結晶半導体層の所定領域をエッチングによって薄厚化する工程と、前記所定領域を薄厚化した後の貼り合わせ基板を熱処理する工程と、を備えたことを特徴としている。
この複合半導体基板の製造方法によれば、貼り合わせ基板における前記単結晶半導体層の、所定領域をエッチングによって薄厚化し、その後熱処理を行っているので、この熱処理によって貼り合わせ強度を向上させることができるのはもちろん、その際、前記単結晶半導体層での薄厚化している部分に応力が集中し易くなることでこの薄厚化部分が応力緩和層として機能するようになり、したがって前記所定領域以外の領域における単結晶半導体層にスリップや転位、格子欠陥、ＨＦ欠陥等が形成されるのが防止される。
また、単結晶半導体層の所定領域をエッチングによって薄厚化する際、ウエットエッチングを採用しても、薄厚化した単結晶半導体層がそのまま残るので、エッチング液が貼り合わせ界面にまで浸透してしまうことがなく、したがって貼り合わせ界面に剥離が生じるといった不都合が防止される。
【００１５】
また、前記複合半導体基板の製造方法においては、前記支持基板と前記半導体基板とを貼り合わせて貼り合わせ基板とする工程と、この貼り合わせ基板における前記所定領域をエッチングによって薄厚化する工程との間に、前記貼り合わせ基板の前記半導体基板をその厚さ方向で分離して前記単結晶半導体層を薄厚化する工程を備えているのが好ましい。
このようにした場合に、貼り合わせ基板における前記半導体基板をその厚さ方向で分離して前記単結晶半導体層を薄厚化した際、この薄厚化前の単結晶半導体層には多孔質層等が設けられていないことから、分離後の単結晶半導体基板については、そのまま別の複合半導体基板（ＳＯＩ基板）作製に用いることができる。また、前記半導体基板に貼り合わせのための酸化層を形成した場合に、前記単結晶半導体層には多孔質層等が設けられていないことから、単結晶半導体層から形成される酸化層と多孔質層から形成される酸化層との間に膜質の差による貼り合わせむらの発生も防止される。
【００１６】
また、前記複合半導体基板の製造方法においては、前記貼り合わせ基板を熱処理する工程の後に、前記貼り合わせ基板における前記単結晶半導体層を熱酸化する熱酸化工程をさらに有し、前記単結晶半導体層における前記所定領域の薄厚化を、薄厚化された前記所定領域の単結晶半導体層が前記熱酸化工程によって全て消費されるような厚さとなるように行うのが好ましい。
このようにすれば、熱酸化工程によって形成した熱酸化膜をエッチング除去することにより、先に所定領域のエッチングで薄厚化した部分をそのまま除去することができる。したがって、例えば素子形成領域に形成する単結晶半導体パターンの形成工程を省略することができるなど、工程の簡略化を図ることができる。
【００１７】
また、前記複合半導体基板の製造方法においては、前記貼り合わせ基板における前記単結晶半導体層をエッチングによって薄厚化する工程においては、前記単結晶半導体層のうち素子が形成される領域以外の領域が薄厚化されるのが好ましい。
このようにすれば、前述したように前記単結晶半導体層での薄厚化している部分に応力が集中し易くなることでこの薄厚化部分が応力緩和層として機能するようになることから、前記素子が形成される領域における単結晶半導体層にスリップや転位、格子欠陥、ＨＦ欠陥等が形成されるのが防止される。
【００１８】
また、前記複合半導体基板の製造方法においては、前記所定領域を薄厚化した後の前記貼り合わせ基板の熱処理を、７００℃以上、１２００℃以下の範囲で行うのが好ましい。
このようにすれば、この熱処理で貼り合わせ基板における貼り合わせ強度を十分に高めることができる。
【００１９】
また、前記複合半導体基板の製造方法においては、前記単結晶半導体層が、単結晶シリコンからなるのが好ましい。
このようにすれば、単結晶半導体層が一般的な単結晶シリコンからなることにより、他の単結晶半導体層を用いた場合に比べ複合半導体基板を安価に製造することが可能になる。
【００２０】
また、前記複合半導体基板の製造方法においては、前記支持基板は、透光性基板であるのが好ましい。
このようにすれば、得られた複合半導体基板から例えば透過型の液晶装置（ライトバルブ）を製造することが可能になる。
【００２１】
本発明の複合半導体基板は、前記のいずれかの製造方法によって得られたことを特徴としている。
この複合半導体基板によれば、単結晶半導体層にスリップや転位、格子欠陥、ＨＦ欠陥等が形成されるのが防止されていることから、例えばこの単結晶半導体層を薄膜トランジスタなどの半導体素子に形成した場合に良好で信頼性の高いものとなる。
【００２２】
本発明の電気光学装置は、前記複合半導体基板を備えたことを特徴としている。
この電気光学装置によれば、例えば前記の良好で信頼性の高い半導体素子を有することにより、この電気光学装置自体も良好で信頼性の高いものとなる。
【００２３】
本発明の電子機器は、前記電気光学装置を備えたことを特徴としている。
この電子機器によれば、前記の良好で信頼性の高い電気光学装置を備えることにより、この電子機器自体も良好で信頼性の高いものとなる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
［実施の形態１］
図１〜図３は、それぞれ本発明の実施の形態１に係るＳＯＩ構造の複合半導体基板（貼り合せ基板）の製造方法を示す工程断面図である。
【００２５】
本実施の形態では、まず図１（Ａ）に示すように、厚さが例えば７５０μｍの単結晶シリコン基板（半導体基板）２００を用意し、その後、その第１の面２０１および第２の面２０２のうちの少なくとも第１の面２０１の全面に、シリコン酸化膜（絶縁層）２１０を形成する。このシリコン酸化膜２１０は、後述する貼り合わせ工程において第１の面２０１が親水性となる厚さ以上であればよいが、本例では２００ｎｍ程度に形成する。
【００２６】
次に、図１（Ｂ）に示すように第１の面２０１側から水素イオンをシリコン酸化膜２１０が形成された単結晶シリコン基板２００に注入する。その結果、単結晶シリコン基板２００の内部には、図１（Ｂ）中破線で示すような進入深さ分布を備えるイオン注入層が形成される。このときのイオン注入条件としては、例えば加速エネルギーを６０〜１５０ｋｅＶ、ドーズ量を５×１０^１６ｃｍ^−２〜１０×１０^１６ｃｍ^−２とする。
【００２７】
次に、図１（Ｃ）に示すように支持基板５００を準備し、続いて、支持基板５００の表面全体にスパッタリング法、ＣＶＤ法などにより、シリコン酸化膜、ＮＳＧ（ノンドープトシリケートガラス）などの酸化膜（絶縁層）５１０を形成する。次いで、この酸化膜５１０の表面をＣＭＰ法などによって研磨し、平坦化する。ここで、酸化膜５１０の膜厚は、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。なお、支持基板５００として石英などのＳｉＯ_２を主成分とする基板を用いた場合には、この酸化膜５１０の形成工程を省くこともできる。
【００２８】
ここで、前記酸化膜（絶縁層）２１０、５１０は、単結晶シリコン基板（半導体基板）２００と支持基板５００との密着性を確保するために形成されたものである。支持基板５００としては、ガラスや石英などの透光性材料からなる基板（透光性基板）を用いることができる。その場合、得られた複合半導体基板を透過型の電気光学装置、例えば透過型の液晶装置（ライトバルブ）などに応用することができる。
【００２９】
次に、図１（Ｄ）に示すように、単結晶シリコン基板２００の酸化膜５１０側の面５０１と、支持基板５００のシリコン酸化膜２１０側の面とを接合させ、酸化膜２１０、５１０を介して単結晶基板２００を支持基板５００上に室温〜２００℃程度で貼り合わせる。すると、基板表面のＯＨ基の作用により、図１（Ｅ）に示すように単結晶シリコン層２２０と支持基板５００とが絶縁層５５０（酸化膜２１０、５１０）を介して貼り合わされ、これにより複合半導体基板（貼り合わせ基板）６００が形成される。
【００３０】
ここで、貼り合わ後の複合半導体基板６００における単結晶シリコン基板２００については、その単結晶シリコン層を例えば２００ｎｍ程度に薄厚化して図１（Ｅ）に示した単結晶シリコン層２２０とする。この単結晶シリコン層２２０は、例えば４００℃〜６００℃の低温で熱処理することにより、前記イオン注入層の位置で単結晶シリコン基板２００が分離切断されて形成されたものである。この分離切断現象は、単結晶シリコン基板２００内に導入されたイオンによって半導体結晶の結合が分断されるために生じるものであり、イオン注入層におけるイオン濃度のピーク位置でより顕著なものとなる。したがって、熱処理によって分離切断される位置は、前記イオン濃度のピーク位置と同一となる。なお、上記の分離切断によって露出した単結晶シリコン層２２０の表面は、数ｎｍ程度の凹凸を有するため、ＣＭＰ法により平滑化を行うか、もしくは水素雰囲気中で熱処理を行う水素アニール法によって表面を平滑化しておくのが好ましい。また、このようにして分離した後の単結晶シリコン基板２００については、そのまま別のＳＯＩ基板作製に用いることができる。
【００３１】
また、支持基板５００の表面において、酸化膜５１０の下層側に、モリブデン、タングステンなどの膜を形成しておいてもよい。このような膜は、例えば、熱伝導性膜として機能するので、支持基板５００の温度分布を改善することができる。したがって、例えば、支持基板５００と単結晶シリコン基板２００とを貼り合わせる工程においては、この熱伝導性膜によって貼り合わせ界面の温度分布を均一化することができ、これによりこの界面での貼り合わせを均一にし、貼り合わせ強度を向上させることができる。さらに、透過型の液晶装置などに用いる場合には、モリブデン、タングステンなどの膜は、遮光層として機能させることができる。なお、このような膜に用いることができる材料は上記に挙げたもの以外にも、タンタル、コバルト、チタン等の高融点金属またはそれらを含む合金、もしくは多結晶シリコン、タングステンシリサイド、モリブデンシリサイド等に代表されるシリサイド膜などを用いることができる。
【００３２】
続いて、前記単結晶シリコン層２２０上にレジスト層を形成し、さらに露光・現像処理を行うことにより、図２（Ａ）に示すように単結晶シリコン層２２０の素子非形成領域２３０を露出させるレジストパターン６１０を形成する。ここで、素子非形成領域とは、単結晶シリコン層２２０において、能動素子、例えばスイッチング素子や論理回路、ＭＥＭＳ（ＭｉｃｒｏＥｌｅｃｔｒｏＭｅｃｈａｎｉｃａｌＳｙｓｔｅｍｓ）による素子等を形成しない領域であり、後工程においてエッチング除去する領域である。
【００３３】
ただし、本工程では、図２（Ａ）中に示すように素子非形成領域２３０の全体を露出させることなく、素子形成領域２４０に接する部分、例えば素子形成領域２４０との境界から幅１μｍ程度の部分については、これを露出させることなくレジストパターン６１０で覆うようにする。これは、後述するようにレジストパターン６１０をマスクにして素子非形成領域２３０の単結晶シリコン層２２０を薄厚化する際の、マージンとするためである。
【００３４】
このようにしてレジストパターン６１０を形成したら、図２（Ｂ）に示すようにこのレジストパターン６１０をマスクにして、露出した素子非形成領域２３０をエッチングし、薄厚化する。この薄厚化のためのエッチングについては、ウエットエッチングで行ってもドライエッチングで行ってもよいが、本例ではエッチング液としてＫＯＨやＴＭＡＨ（水酸化テトラメチルアンモニウム）等のエッチング液を用いたウエットエッチングで行うものとする。
【００３５】
ウエットエッチングを採用した場合、多少サイドエッチングが起こることが予想されるが、前述したようにレジストパターン６１０にマージンを設け、素子形成領域２４０との境界近傍の素子非形成領域２３０までレジストパターン６１０で覆っているので、サイドエッチングが起こっても素子形成領域２４０がエッチングされてしまうといったことが防止される。
また、この単結晶シリコン層２２０のエッチングについては、単に薄厚化するだけでその厚み全体をエッチング除去することはなく、したがって薄厚化した単結晶シリコン層２２０ａがそのまま残るため、エッチング液が貼り合わせ界面にまで浸透してしまうことがなく、よって貼り合わせ界面に剥離が生じるといった不都合が防止される。
【００３６】
また、薄厚化の度合い、すなわちエッチングによって薄厚化する深さについては、前述したように単結晶シリコン層２２０の厚さを２００ｎｍ程度、シリコン酸化膜２１０の厚さを２００ｎｍ程度としている本例の場合に、５０ｎｍ以上、１５０ｎｍ未満とし、これにより薄厚化した単結晶シリコン層２２０ａの厚さを１５０ｎｍ〜５０ｎｍ程度とする。ここで、このような薄厚化のためのエッチングについては、予め実験等によって求めたエッチング速度を基に、時間で管理して行う。
薄厚化する深さを５０ｎｍ以上とし、薄厚化した単結晶シリコン層２２０ａの厚さを１５０ｎｍ以下とするのは、素子形成領域２４０の単結晶シリコン層２２０について、後述するように犠牲酸化およびエッチング処理を行ってこれを所望の厚さ、本例では５０ｎｍ程度に薄厚化するからである。
【００３７】
厚さ２００ｎｍの単結晶シリコン層２２０を犠牲酸化およびエッチング処理によって厚さ５０ｎｍにするためには、厚さ１５０ｎｍ分を犠牲酸化しさらにこれをエッチング除去する必要がある。その際、素子非形成領域２３０の薄厚化した単結晶シリコン層２２０ａの厚さが１５０ｎｍ以下であれば、犠牲酸化（熱酸化）によってその全厚が消費されるようになり、したがってその後のエッチングによって犠牲酸化膜（熱酸化膜）をエッチング除去することができ、これにより、例えば素子形成領域２４０に形成する単結晶シリコンパターンの形成工程を省略することも可能になるからである。
なお、薄厚化しない単結晶シリコン層２２０との厚さの差が５０ｎｍ未満では、この薄厚化した単結晶シリコン層２２０ａの後述する応力緩和層としての機能が、十分に発揮されなくなるおそれもある。
【００３８】
一方、薄厚化する深さを１５０ｎｍ未満とし、薄厚化した単結晶シリコン層２２０ａの厚さを５０ｎｍ以上とするのは、薄厚化した単結晶シリコン層２２０ａの厚さが５０ｎｍ未満になると、素子形成領域２４０の単結晶シリコン層２２０を犠牲酸化およびエッチング処理して所望の厚さ、本例では５０ｎｍ程度にした際に、薄厚化した単結晶シリコン層２２０ａから形成された酸化層だけでなくその下地層であるシリコン酸化膜２１０の全厚までエッチングされてしまうからである。すなわち、このようにシリコン酸化膜２１０の全厚までエッチングされてしまうと、特にエッチングとしてウエットエッチングを採用した場合に、エッチング液が貼り合わせ界面にまで浸透してしまい、貼り合わせ界面に剥離が生じるおそれがあるからである。
【００３９】
このようにして単結晶シリコン層２２０の素子非形成領域２３０を薄厚化して薄厚の単結晶シリコン層２２０ａを形成したら、図２（Ｃ）に示すようにレジストパターン６１０を除去し、その後、この複合半導体基板（貼り合わせ基板）６００を好ましくは７００℃以上、１２００℃以下の温度範囲で熱処理し、その貼り合わせ強度を向上させる。このような熱処理を行うと、複合半導体基板６００の酸化膜２１０、５１０の貼り合わせ界面に存在する水素（Ｈ）をこの熱処理で揮散させ、Ｓｉ−Ｏ−Ｓｉ結合を起こさせることにより、貼り合わせ界面の密着性を上げることができる。
【００４０】
この熱処理については、特に限定されないものの、例えば一般的な加熱装置（焼成装置）によって行うことができる。その場合、予め加熱装置内の温度を７００℃以上、１２００℃以下に調整しておき、ここに前記の複合半導体基板（貼り合わせ基板）６００を入れて熱処理を行ってもよいが、加熱装置内を７００℃より低い温度、例えば２００℃〜４００℃程度の低温状態にしておいてここに複合半導体基板６００を入れ、その後７００℃以上に温度を上げ、熱処理を行うようにしてもよい。このようにすれば、常温からいきなり高温での熱処理を行うことにより、複合半導体基板６００に過度な熱応力が発生するのを防止することができる。なお、ここでの熱処理については、前記の加熱装置による加熱に代えて、レーザーアニール法などを採用してもよい。
【００４１】
このようにして熱処理を行うと、単結晶シリコン基板２００（単結晶シリコン層２２０）と支持基板５００とが異なる材質からなり、したがって通常はこれらの間で熱膨張係数に差があることから、熱応力が生じる。しかして、本実施の形態では、先に単結晶シリコン層２２０を部分的に薄厚化しているので、この薄厚化部分２２０ａを応力緩和層として機能させることができ、したがって単結晶シリコン層２２０の素子形成領域２４０にスリップや転位、格子欠陥、ＨＦ欠陥等が形成されるのを防止することができる。
【００４２】
次いで、前述したように単結晶シリコン層２２０を犠牲酸化法によって所望の厚さ（本例では５０ｎｍ程度）にするべく、該単結晶シリコン層２２０を熱酸化（犠牲酸化）して図３（Ａ）に示すように単結晶シリコン層２２０の上部を厚さ３００ｎｍ程度（２５０ｎｍ〜３５０ｎｍ）の熱酸化膜２２５にする。このとき、薄厚化した単結晶シリコン層２２０ａの厚さを１５０ｎｍ〜５０ｎｍ程度としているので、前述したようにこの薄厚化した単結晶シリコン層２２０ａの部分ではその全厚が熱酸化によって消費され、熱酸化膜２２５となる。
【００４３】
次いで、図３（Ｂ）に示すように、この熱酸化によって形成した熱酸化膜２２５をエッチングで除去し、所望厚さの単結晶シリコン層２２０ｂにする。
この熱酸化膜２２５のエッチングにあたっては、その前期ではエッチングの速度を速めて処理時間を短縮するため反応性イオンエッチング（ＲＩＥ）等のドライエッチングを採用し、後期では熱酸化膜２２５の下地層である単結晶シリコン層２２０にダメージを与えないよう、ウエットエッチングを採用するのが好ましい。ここで、前述したように薄厚化した単結晶シリコン層２２０ａの部分はその全厚が熱酸化膜２２５となっており、しかもその下地側には厚さ２００ｎｍ程度のシリコン酸化膜２１０があるので、熱酸化膜２２５の後期のエッチング除去にウエットエッチングを採用しても、シリコン酸化膜２１０の全厚がエッチングされてエッチング液が貼り合わせ界面にまで浸透し、貼り合わせ界面に剥離が生じるといったことはない。
【００４４】
このようにして単結晶シリコン層２２０ｂを所望厚さにしたら、本例では、前述したように素子非形成領域２３０の単結晶シリコン層２２０を全て薄厚化せず、したがってその一部を単結晶シリコン層２２０ｂに残していることから、これを除去するべく、まず、図３（Ｃ）に示すように、単結晶シリコン層２２０ｂの素子形成領域２４０のみを覆うレジストパターン６２０を形成する。続いて、これをマスクにして素子非形成領域２３０の単結晶シリコン層２２０ｂをエッチング除去し、さらに図３（Ｄ）に示すようにレジストパターン６２０を除去し、素子形成領域２４０に単結晶シリコンパターン２２０ｃを形成する。ここで、素子非形成領域２３０の単結晶シリコン層２２０ｂのエッチングについては、形成する単結晶シリコンパターン２２０ｃにダメージが与えられないよう、ウエットエッチングを採用するのが好ましい。
【００４５】
このようにして素子非形成領域２３０の単結晶シリコン層２２０ｂをエッチング除去すると、特に前記の熱処理工程において薄厚化した部分の単結晶シリコン層２２０ａが応力緩和層として機能しており、したがって図２（Ｃ）に示した薄厚化していない単結晶シリコン層２２０の肩部２３０ａに応力が集中し易くなっていることから、図３（Ｄ）に示したようにこの部分を除去することで、得られた単結晶シリコンパターン２２０ｃは応力によるダメージなどのない良好な単結晶シリコン層となる。すなわち、この素子形成領域２４０に形成された単結晶シリコンパターン２２０ｃは、前述したようにスリップや転位、格子欠陥、ＨＦ欠陥等が形成されておらず、しかもダメージのない良好な単結晶シリコン層となっているのである。
【００４６】
このように本実施の形態によれば、複合半導体基板（貼り合わせ基板）６００中の前記単結晶シリコン層２２０の、素子非形成領域２３０をエッチングによって薄厚化し、その後、貼り合わせ強度向上のための熱処理を行っているので、この熱処理によって貼り合わせ強度を向上させることができるのはもちろん、その際、前記の薄厚化部分２２０ａが応力緩和層として機能するようになり、したがって得られる単結晶シリコンパターン２２０ｃにスリップや転位、格子欠陥、ＨＦ欠陥等が形成されるのが防止される。
【００４７】
なお、前記実施の形態では、図２（Ａ）に示したように、素子非形成領域２３０の全体を露出させることなく、マージンをとってレジストパターン６１０を形成したが、本発明はこれに限定されることなく、マージンをとらずに素子非形成領域２３０の全体を露出させ、かつ素子形成領域２４０の全体を覆うようにしてレジストパターン６１０を形成し、これをマスクにして単結晶シリコン層２２０をエッチングするようにしてもよい。その際、エッチングとしては、ウエットエッチングでもドライエッチングでも採用可能であるが、よりパターニング精度の高いドライエッチングを用いるのが好ましい。
【００４８】
このようにすれば、図３（Ｃ）、（Ｄ）に示した素子非形成領域２３０の単結晶シリコン層２２０ｂのエッチング除去工程が不要になり、したがって、前述したように薄厚化した素子非形成領域２３０の単結晶シリコン層２２０ａの厚さを、その後の熱酸化によって全て消費されるような厚さとなるようにすることにより、素子形成領域２４０に形成する単結晶シリコンパターン２２０ｃ形成のためのパターニング工程を省略することができ、工程の簡略化を図ることができる。
【００４９】
また、前記の実施の形態においては、絶縁層５５０の少なくとも一部に、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの少なくとも１２００℃以下の熱処理時に流動性もしくは弾性をもつ層を形成しておくようにしてもよい。半導体プロセスで一般的に使われるＢＰＳＧであれば８５０℃以上で流動性を持つ。Ｂ、Ｐの濃度によっては７００℃から流動性を持たせることができる。この流動性の層によって熱応力がより緩和されるため、熱膨張係数の異なる複合半導体基板（ＳＯＩ基板）に好適である。なお、ＰＳＧ、ＢＳＧ、ＢＰＳＧを流動性の層に適用する場合には、単結晶シリコンパターン２２０ｂに形成される半導体素子に悪影響を及ぼさないように、窒化シリコン膜などの保護層を流動性の層の上部に設けるのが好ましい。
【００５０】
［実施の形態２］
上記の実施の形態１で説明した方法を各種半導体装置の製造に適用することができる。そこで、本形態では、実施の形態１で説明した複合半導体基板（貼り合せ基板）６００を用いて、液晶装置（電気光学装置）のアクティブマトリクス基板（半導体装置）を構成した例を説明する。
【００５１】
（液晶装置の全体構成）
図４は、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図５は、対向基板を含めて示す図４のＨ−Ｈ′断面図である。図４において、液晶装置１００のアクティブマトリクス基板１０の上には、シール材５２がその縁に沿って設けられており、その内側領域には、遮光性材料からなる額縁５３が形成されている。シール材５２の外側の領域には、データ線駆動回路１０１および外部入力端子１０２がアクティブマトリクス基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。
【００５２】
走査線に供給される走査信号の遅延が問題にならない場合には、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画像表示領域１０ａの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画像表示領域１０ａの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路１０１の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。さらにアクティブマトリクス基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、さらに、額縁５３の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、アクティブマトリクス基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００５３】
そして、図５に示すように、図４に示したシール材５２とほぼ同じ輪郭をもつ対向基板２０がこのシール材５２によりアクティブマトリクス基板１０に固着されている。なお、シール材５２は、アクティブマトリクス基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００５４】
詳しくは後述するが、アクティブマトリクス基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、アクティブマトリクス基板１０に形成されている画素電極（後述する）の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００５５】
このように形成した液晶装置は、たとえば、後述する投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置１００にはカラーフィルタが形成されていない。
【００５６】
ただし、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー液晶表示装置として用いることができる。
【００５７】
さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００５８】
（液晶装置１００の構成および動作）
次に、アクティブマトリクス型の液晶装置（電気光学装置）の電気的構成および動作について、図６ないし図８を参照して説明する。
【００５９】
図６は、液晶装置１００の画像表示領域１０ａを構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図７は、データ線、走査線、画素電極などが形成されたアクティブマトリクス基板において相隣接する画素の平面図である。図８は、図７のＡ−Ａ′線に相当する位置での断面、およびアクティブマトリクス基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００６０】
図６において、液晶装置１００の画像表示領域１０ａにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＭＩＳ形トランジスタ３０が形成されており、画素信号を供給するデータ線６ａが該ＭＩＳ形トランジスタ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＭＩＳ形トランジスタ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＭＩＳ形トランジスタ３０のドレインに電気的に接続されており、スイッチング素子であるＭＩＳ形トランジスタ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００６１】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００６２】
図７において、液晶装置１００のアクティブマトリクス基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
図８に示すように、液晶装置１００は、アクティブマトリクス基板１０と、これに対向配置される対向基板２０とを備えている。
【００６３】
本形態において、アクティブマトリクス基板１０の基体は、後述する貼り合せ基板（複合半導体基板）６００からなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。アクティブマトリクス基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜等の透明な導電性薄膜からなる。また、配向膜１６は、たとえばポリイミド薄膜などの有機薄膜に対してラビング処理を行うことにより形成される。なお、対向基板２０において、対向電極２１の上層側にも、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２も、ポリイミド膜に対してラビング処理が施された膜である。
【００６４】
アクティブマトリクス基板１０の画像表示領域１０ａにおいて、各画素電極９ａに隣接する位置には、各画素電極９ａをスイッチング制御する画素スイッチング用のＭＩＳ形トランジスタ３０が形成されている。また、貼り合せ基板６００の内部には、ＭＩＳ形トランジスタ３０と平面的に重なる領域に、クロム膜などからなる遮光膜１１ａが形成されている。この遮光膜１１ａの表面側には層間絶縁膜１２が形成され、この層間絶縁膜１２の表面側にＭＩＳ形トランジスタ３０が形成されている。すなわち、層間絶縁膜１２は、ＭＩＳ形トランジスタ３０を構成する半導体層１ａを遮光膜１１ａから電気的に絶縁するために設けられるものである。
【００６５】
図７および図８に示すように、画素スイッチング用のＭＩＳ形トランジスタ３０は、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を有しており、半導体層１ａには、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体層１ａの上層側には、この半導体層１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
ここで、半導体層１ａは、前述した方法で形成された単結晶シリコン層２２０ｂからなっている。
【００６６】
このように構成したＭＩＳ形トランジスタ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホールを介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜７の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜４、７およびゲート絶縁膜２に形成されたコンタクトホールを介して高濃度ドレイン領域１eに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。この配向膜１６は、ポリイミド膜に対してラビング処理が施された膜である。
【００６７】
また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【００６８】
なお、ＭＩＳ形トランジスタ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＭＩＳ形トランジスタ３０は、ゲート電極（走査線３ａの一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。また、本形態では、ＭＩＳ形トランジスタ３０のゲート電極（走査線３ａ）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＭＩＳ形トランジスタ３０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００６９】
このように構成したアクティブマトリクス基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材５３（図４および図５を参照）により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持される。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【００７０】
なお、対向基板２０およびアクティブマトリクス基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００７１】
（駆動回路の構成）
再び図４において、本形態の液晶装置１００では、アクティブマトリクス基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４（周辺回路）が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図９および図１０に示すＮチャネル型のＭＩＳ形トランジスタとＰチャネル型のＭＩＳ形トランジスタとによって構成されている。
【００７２】
図９は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＭＩＳ形トランジスタの構成を示す平面図である。図１０は、この周辺回路を構成するＭＩＳ形トランジスタを図９のＢ−Ｂ′線で切断したときの断面図である。なお、図１０にはアクティブマトリクス基板１０の画像表示領域１０ａに形成した画素スイッチング用ＭＩＳ形トランジスタ３０も示してある。
【００７３】
図９および図１０において、周辺回路を構成するＭＩＳ形トランジスタは、Ｐチャネル型のＭＩＳ形トランジスタ８０とＮチャネル型のＭＩＳ形トランジスタ９０とからなる相補型ＭＩＳ形トランジスタとして構成されている。これらの駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０（輪郭を点線で示す）は、貼り合せ基板６００上に形成された層間絶縁膜１２を介して島状に形成されている。
【００７４】
ＭＩＳ形トランジスタ８０、９０には、高電位線７１と低電位線７２がコンタクトホール６３、６４を介して、半導体層６０のソース領域に電気的にそれぞれ接続されている。また、入力配線６６は、共通のゲート電極６５にそれぞれ接続されており、出力配線６７は、コンタクトホール６８、６９を介して、半導体層６０のドレイン領域に電気的にそれぞれ接続されている。
【００７５】
このような周辺回路領域も、画像表示領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が形成されている。また、駆動回路用のＭＩＳ形トランジスタ８０、９０も、画素スイッチング用のＭＩＳ形トランジスタ３０と同様、ＬＤＤ構造を有しており、チャネル形成領域８１、９１の両側には、高濃度ソース領域８２、９２および低濃度ソース領域８３、９３からなるソース領域と、高濃度ドレイン領域８４、９４および低濃度ドレイン領域８５、９５からなるドレイン領域とを備えている。
なお、半導体層６０は、半導体層１ａと同様、前述した方法で形成された単結晶シリコン層２２０ｂからなっている。
【００７６】
（アクティブマトリクス基板の製造方法）
このような構成のアクティブマトリクス基板１０を製造するには、前記の実施の形態１で作製した複合半導体基板（貼り合せ基板）６００を用いて行う。ただし、本形態では、以下に説明するように、貼り合せ基板６００の内部に遮光膜１１ａ（図８を参照）を形成しておく。
【００７７】
図１１〜図１３は、いずれも本形態のアクティブマトリクス基板１０の製造方法を示す工程断面図である。
本形態では、まず、図３（Ｄ）に示した状態の複合半導体基板６００、すなわち図１１（Ａ）に示す複合半導体基板６００を用意する。ここで、図１１（Ａ）では、説明の都合上、図３（Ｄ）と縮尺を変え、また要部の寸法も変えている。また、図１１（Ａ）に示した複合半導体基板６００では、絶縁層１２（図３（Ｄ）中の絶縁層５００）中に遮光膜１１ａを形成しており、さらに、前述した方法で形成された単結晶シリコン層２２０ｂからなる半導体層１ａ、半導体層６０を備えている。
【００７８】
また、これら半導体層１ａ、半導体層６０については、それぞれの犠牲酸化の度合いを調整したことにより、異なる厚さに形成したものとする。そして、これら複数の単結晶シリコンパターン２２０ｂにより、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａと、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０とを島状に形成している。ここで、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａは、厚さが１００ｎｍ以下の単結晶シリコン層であり、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０は、厚さが２００〜５００ｎｍ程度の単結晶シリコン層である。
【００７９】
このようにして形成した複合半導体基板６００に対し、図１１（Ｂ）に示すように、熱酸化法などを用いて、半導体膜１ａ、６０の表面にシリコン酸化膜からなるゲート絶縁膜２を形成する。なお、図示を省略するが、所定のレジストマスクを介して半導体膜１ａの延設部分１ｆに不純物イオンを打ち込んで、容量線３ｂとの間に蓄積容量７０を構成するための下電極を形成する。
【００８０】
次に、ＣＶＤ法などにより、基板表面全体に、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成するための多結晶シリコン膜、およびモリブデン膜、タングステン膜、チタン膜、コバルト膜、またはこれらの金属のシリサイド膜からなる導電膜を３５０ｎｍ程度の厚さに形成した後、図１１（Ｃ）に示すように、フォトリソグラフィ技術を用いてパターニングし、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成する。
【００８１】
次に、図１２（Ａ）に示すように、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０をレジストマスク３０１で覆った状態で、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａと、Ｎチャネル型の駆動回路用のＭＩＳ形トランジスタ９０を構成する半導体層６０とに対して、走査線３ａやゲート電極６５をマスクとして、約０．１×１０^１３／ｃｍ^２〜約１０×１０^１３／ｃｍ^２のドーズ量で低濃度の不純物イオン（リンイオン）を打ち込んで、走査線３ａに対して自己整合的に低濃度ソース領域１ｂ、９３、および低濃度ドレイン領域１ｃ、９５を形成する。ここで、走査線３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａのままのチャネル領域１ａ′、９１となる。
【００８２】
次に、図１２（Ｂ）に示すように、走査線３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０を覆うレジストマスク３０２を形成し、この状態で、高濃度の不純物イオン（リンイオン）を約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込み、高濃度ソース領域１ｂ、９２、およびドレイン領域１ｄ、９４を形成する。
【００８３】
なお、図示を省略するが、Ｎチャネル型のＭＩＳ形トランジスタ３０、９０の側を覆った状態でゲート電極６５をマスクとして、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０に対して、約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量でボロンイオンを打ち込んだ後、ゲート電極６５より幅の広いマスクを形成した状態で、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０に対して高濃度の不純物（ボロンイオン）を約０．１×１０^１５／ｃｍ^２〜約１０×１０^１５／ｃｍ^２のドーズ量で打ち込んで、図１２（Ｃ）に示すように、低濃度ソース領域８３、低濃度ドレイン領域８５、およびチャネル領域８１を形成するとともに、高濃度ソース領域８２、およびドレイン領域８４を形成する。
【００８４】
次に、ＣＶＤ法などによって走査線３ａの表面側にシリコン酸化膜などからなる層間絶縁膜４を形成し、その後、フォトリソグラフィ技術を用いてコンタクトホールをそれぞれ形成する。
【００８５】
次に、図１３（Ａ）に示すように、層間絶縁膜４の表面側に、データ線６ａ（ソース電極）などを構成するためのアルミニウム膜、チタンナイトライド膜、チタン膜、またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜をスパッタ法などで３５０ｎｍ程度の厚さに形成し、その後、フォトリソグラフィ技術を用いてパターニングし、データ線６ａ、高電位線７１、低電位線７２、入力配線６６、出力配線６７を形成する。その結果、周辺回路領域では、Ｐチャネル型およびＮチャネル型のＭＩＳ形トランジスタ８０、９０が完成する。
【００８６】
次に、図１３（Ｂ）に示すように、データ線６ａなどの表面側にプラズマＣＶＤ法などにより、シリコン窒化膜あるいはシリコン酸化膜などからなる層間絶縁膜５を形成した後、フォトリソグラフィ技術を用いて、層間絶縁膜５にコンタクトホールを形成する。
次いで、図８および図１０に示すように画素電極９ａを所定パターンに形成し、その後、配向膜１６を形成する。その結果、アクティブマトリクス基板１０が完成する。
【００８７】
［電子機器への適用］
次に、電気光学装置を備えた電子機器の一例として投射型液晶表示装置を、図１４、図１５を参照して説明する。
まず、図１４には、上記の各形態に係る電気光学装置と同様に構成された液晶装置１００を備えた電子機器の構成をブロック図で示してある。
【００８８】
図１４において、電子機器が、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＲＡＭ（ＲａｎｄａｍＡｃｃｅｓｓＭｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、液晶装置１００を構成するアクティブマトリクス基板の上に駆動回路１００４を形成してもよく、それに加えて、表示情報処理回路１００２もアクティブマトリクス基板の上に形成してもよい。
【００８９】
このような構成の電子機器としては、図１５を参照して説明する投射型液晶表示装置（液晶プロジェクタ）を挙げることができる。
【００９０】
図１５に示す投射型液晶表示装置１１００は、前記の駆動回路１００４がアクティブマトリクス基板上に搭載された液晶装置１００を含む液晶モジュールを３個準備し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。この液晶プロジェクタ１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。
【００９１】
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば実施の形態として説明した液晶装置の具体的な構成は、ほんの一例に過ぎず、その他、種々の構成を有する液晶装置に本発明を適用することができる。また、例えば、本発明は、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、あるいはプラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。
また、本発明における単結晶半導体層としては、単結晶シリコンに限定されることなく、例えば単結晶ゲルマニウム等を用いることができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｅ）は本発明に係る製造方法の工程断面図である。
【図２】（Ａ）〜（Ｃ）は本発明に係る製造方法の工程断面図である。
【図３】（Ａ）〜（Ｄ）は本発明に係る製造方法の工程断面図である。
【図４】本発明に係る液晶装置を対向基板側から見た平面図である。
【図５】図４のＨ−Ｈ′断面図である。
【図６】複数の画素に形成された各種素子、配線等の等価回路図である。
【図７】各画素の構成を示す平面図である。
【図８】図７のＡ−Ａ′線に相当する位置で切断した断面図である。
【図９】画像表示領域の周辺領域に形成した回路の平面図である。
【図１０】図９に示す駆動回路用トランジスタの断面図である。
【図１１】（Ａ）〜（Ｃ）は液晶装置の製造方法の工程断面図である。
【図１２】（Ａ）〜（Ｃ）は液晶装置の製造方法の工程断面図である。
【図１３】（Ａ）、（Ｂ）は液晶装置の製造方法の工程断面図である。
【図１４】電子機器の回路構成を示すブロック図である。
【図１５】電子機器の一例としての投射型電気光学装置の断面図である。
【符号の説明】
１００…液晶装置（電気光学装置）、
２００…単結晶シリコン基板（半導体基板）、
２１０…シリコン酸化膜（絶縁層）、
２２０、２２０ｂ…単結晶シリコン層（単結晶半導体層）、
２２０ａ…薄厚化した単結晶シリコン層、
２２０ｃ…単結晶シリコンパターン、２２５…熱酸化膜
２３０…素子非形成領域（所定領域）、２４０…素子形成領域、
５００…支持基板、５１０…酸化膜（絶縁層）、５５０…絶縁層、
６００…複合半導体基板（貼り合わせ基板）

Claims

単結晶半導体層を備えた半導体基板を、支持基板上に貼り合わせてなる複合半導体基板の製造方法であって、
前記支持基板上に前記半導体基板を貼り合わせて貼り合わせ基板とする工程と、
前記貼り合わせ基板における前記単結晶半導体層の所定領域をエッチングによって薄厚化する工程と、
前記所定領域を薄厚化した後の貼り合わせ基板を熱処理する工程と、
を備え、
前記貼り合わせ基板を熱処理する工程の後に、前記貼り合わせ基板における前記単結晶半導体層を熱酸化する熱酸化工程をさらに有し、
前記単結晶半導体層における前記所定領域の薄厚化を、薄厚化された前記所定領域の単結晶半導体層が前記熱酸化工程によって全て消費されるような厚さとなるように行うことを特徴とする請求項記載の複合半導体基板の製造方法。
前記支持基板と前記半導体基板とを貼り合わせて貼り合わせ基板とする工程と、この貼り合わせ基板における前記所定領域をエッチングによって薄厚化する工程との間に、前記貼り合わせ基板の前記半導体基板をその厚さ方向で分離して前記単結晶半導体層を薄厚化する工程
を備えたことを特徴とする請求項１記載の複合半導体基板の製造方法。
前記貼り合わせ基板における前記単結晶半導体層をエッチングによって薄厚化する工程においては、前記単結晶半導体層のうち素子が形成される領域以外の領域が薄厚化されることを特徴とする請求項１又は２に記載の複合半導体基板の製造方法。
前記所定領域を薄厚化した後の前記貼り合わせ基板の熱処理を、７００℃以上、１２００℃以下の範囲で行うことを特徴とする請求項１〜３のいずれかに記載の複合半導体基板の製造方法。
前記単結晶半導体層は、単結晶シリコンからなることを特徴とする請求項１〜４のいずれかに記載の複合半導体基板の製造方法。
前記支持基板は、透光性基板であることを特徴とする請求項１〜５のいずれかに記載の複合半導体基板の製造方法。