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KR101440930B1 - Ｓｏｉ 기판의 제작방법 - Google Patents

Ｓｏｉ 기판의 제작방법 Download PDF

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KR101440930B1
KR101440930B1 KR1020080026455A KR20080026455A KR101440930B1 KR 101440930 B1 KR101440930 B1 KR 101440930B1 KR 1020080026455 A KR1020080026455 A KR 1020080026455A KR 20080026455 A KR20080026455 A KR 20080026455A KR 101440930 B1 KR101440930 B1 KR 101440930B1
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에이지 히가
요지 나가노
타츠야 미조이
아키히사 시모무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 유리 기판 등, 내열(耐熱) 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 SOI 층을 구비한 SOI 기판을 제공한다. 또한, 이러한 SOI 기판을 사용한 반도체 장치를 제공한다. 유리 기판 등의 베이스 기판에 단결정 반도체 기판을 접합하기 위하여, 접합층에 유기 실란을 원재료로 하여 CVD법으로 성막한 산화실리콘막을 사용한다. 유리 기판 등 내열 온도가 700℃ 이하인 기판이어도 접합부의 결합력이 강고(强固)한 SOI 기판을 형성할 수 있다. 또한, 단결정 반도체 기판으로부터 분리된 반도체 층에 레이저광을 조사함으로써, 그의 표면을 평탄화(平坦化)하고, 그의 결정성을 회복시킨다.
SOI 기판, 반도체 기판, 접합층, 레이저 빔, 유기 실란

Description

ＳＯＩ 기판의 제작방법{METHOD OF MANUFACTURING SOI SUBSTRATE}
본 발명은, SOI(Silicon On Insulator) 기판에 관한 것이다. 또한, SOI 기판을 사용하여 제작되는 반도체 장치에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기광학장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
단결정 반도체의 잉곳(ingot)을 얇게 슬라이스하여 제작되는 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체 층을 형성한 SOI 기판이라고 불리는 반도체 기판을 사용한 집적 회로가 개발되고 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판 사이에 있어서의 기생(寄生) 용량이 저감되기 때문에, SOI 기판은 반도체 집적 회로의 성능을 향상시킬 수 있는 것으로서 주목을 받고 있다.
SOI 기판을 제작하는 방법으로서는, 수소 이온 주입 박리법이 알려져 있다(예를 들면, 문헌 1 참조). 문헌 1에 기재된 SOI의 형성 방법의 개요는 이하와 같다. 실리콘 웨이퍼에 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 미소 기포층을 형성하고, 수소 이온을 주입한 실리콘 웨이퍼를 산화실리콘막을 사이에 두고 다른 실리콘 웨이퍼에 접합시킨다. 그 후, 가열 처리를 행함으로써, 상기 미소 기포층이 벽개면(劈開面)이 되어, 수소 이온을 주입한 웨이퍼를 박막 상태로 박리한다. 수소 이온 주입 박리법은 스마트 컷(Smart Cut)법이라고 불리는 경우도 있다.
박리 후의 SOI 기판의 표면에는, 수소 이온 주입에 의한 데미지(damage) 층이 남는다. 문헌 1에는, 이 데미지 층을 제거하는 방법이 기재되어 있다. 문헌 1에서는, 박리 공정 후, 산화성 분위기 하에서의 열 처리에 의하여, SOI 기판의 표면에 산화막을 형성하고, 이 산화막을 제거하고, 다음에 1000℃∼1300℃의 환원성 분위기 하에서 열 처리를 행한다.
또한, 실리콘 웨이퍼로부터 분리된 실리콘 층을 유리 기판에 부착한 SOI 기판이 알려져 있다(예를 들면, 문헌 2, 문헌 3 참조).
[문헌 1] 미국 특허 제6372609호 명세서
[문헌 2] 일본 공개특허공고 2004-087606호 공보
[문헌 3] 일본 공개특허공고 평11-163363호 공보
액정 패널의 제작에 사용되는 유리 기판 등 내열 온도가 낮은 기판을 사용하여 SOI 기판을 제공하는 것을 본 발명의 목적 중 하나로 한다. 또한, 이러한 SOI 기판을 사용한 반도체 장치를 제공하는 것을 본 발명의 목적 중 하나로 한다.
SOI 기판을 제작하기 위하여, 반도체 기판 표면의 요철(凹凸)을 평활화(平滑化)하고, 또한 친수성 표면을 가지는 층을 접합층으로서 형성한다. 접합층의 일례로서, 유기 실란을 실리콘 소스 가스로 하고, 화학 기상 성장(CVD: Chemical Vapor Deposition)법에 의하여 형성되는 산화실리콘막을 사용한다. 유기 실란 가스로서는, 규산 에틸(테트라에톡시실란, 약칭: TEOS, 화학식: Si(OC2H5)4), 트리메틸실란(TMS: (CH3)3SiH), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물이 적용된다.
SOI 기판의 반도체 층의 상면에는, 반도체 기판으로부터 분리됨으로써 요철이 생겨, 평탄성이 손상되어 있다. 그래서, 평탄성을 향상시키기 위하여, 레이저광을 조사한다. 레이저광을 조사함으로써, 분리되었을 때에 생긴 반도체 층 상면의 볼록부를 용융시키고 고화시킴으로써, 반도체 층의 상면을 평탄화시킬 수 있다.
접합층을 형성함으로써, 700℃ 이하의 온도에서 반도체 기판으로부터 반도체 층을 분리시켜 베이스 기판에 고정시킬 수 있다. 유리 기판 등의 내열 온도가 700℃ 이하인 기판이라도 접합면의 결합력이 강고한 SOI 기판을 형성할 수 있다.
반도체 층을 고정하는 베이스 기판으로서, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 무(無)알칼리 유리라고 불리는 전자 공업용에 사용되는 각종 유리 기판을 적용할 수 있다. 즉, 1 변이 1 미터를 넘는 기판 위에 단결정 반도체 층을 형성할 수 있다. 이러한 대면적 기판을 사용하여 액정 디스플레이와 같은 표시장치뿐만 아니라, 다종다양한 반도체 장치를 제작할 수 있다.
또한, 레이저광을 조사함으로써, 반도체 기판으로부터 분리된 반도체 층을 평탄화할 수 있다. 또한, 레이저광을 조사함으로써, 반도체 층의 결정성을 회복시킬 수 있다.
이하에 본 발명을 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 범위로부터 벗어남이 없이 본 발명의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
도 1은 SOI 기판의 구성 예를 나타내는 단면도이다. 도 1에서, 부호 100은 베이스 기판이고, 102는 반도체 층이고, 104는 제 1 접합층이다. 도 1에 도시된 SOI 기판에서는, 제 1 접합층(104)과 베이스 기판(100)이 접합함으로써 반도체 층(102)이 베이스 기판(100)에 고정되어 있다.
베이스 기판(100)은 절연 재료로 된 기판, 반도체 재료로 된 반도체 기판, 도전성 재료로 된 기판을 사용할 수 있다. 베이스 기판(100)에는, 내열 온도가 700℃ 이하인 기판을 사용할 수 있다. 구체적으로는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판을 베이스 기판(100)에 사용할 수 있다. 또한, 베이스 기판(100)에는, 내열 온도가 700℃를 넘는 기판도 사용할 수 있고, 석영 유리, 사파이어 기판, 실리콘 웨이퍼와 같은 반도체 기판, 세라믹스 기판, 스테인리스 기판, 금속 기판 등을 사용할 수 있다.
반도체 층(102)은 반도체 기판으로부터 분리되어 형성된 층이다. 이 반도체 기판에는, 단결정 반도체 기판이 가장 바람직하고, 다결정 반도체 기판이라도 좋다. 반도체 층(102)의 반도체는 실리콘, 실리콘-게르마늄, 또는 게르마늄이다. 또한, 이 외에, 갈륨 비소, 인듐 인 등의 화합물 반도체로 반도체 층(102)을 형성할 수도 있다. 반도체 층(102)의 두께는 5 nm 이상 500 nm 이하로 할 수 있고, 10 nm 이상 200 nm 이하가 바람직하다.
베이스 기판(100)과 반도체 층(102) 사이에는 제 1 접합층(104)이 형성되어 있다. 제 1 접합층(104)은 반도체 층(102)을 형성하기 위한 반도체 기판의 표면에 형성된 층이다. 제 1 접합층(104)은 친수성인 것이 바람직하고, 제 1 접합층(104)에는 산화 실리콘 막이 적합하다. 특히, 유기 실란 가스를 실리콘 소스 가스에 사 용하여 화학 기상 성장(CVD: Chemical Vapor Deposition)법에 의하여 형성되는 산화 실리콘 막이 바람직하다. 이 산화 실리콘 막을 형성하기 위하여 사용되는 산소 소스 가스에는 산소 가스(O2 가스)를 사용할 수 있다. 또한, 제 1 접합층(104)으로서, 모노실란과 NO3를 적어도 소스 가스에 사용하고, 플라즈마 CVD법에 의하여 산화질화 실리콘 막을, 또는 모노실란, NH3와 NO3를 적어도 소스 가스에 사용하고, 플라즈마 CVD법에 의하여 질화산화 실리콘 막을 형성할 수도 있다. 또한, 제 1 접합층(104)으로서, 스퍼터링법으로 산화 알루미늄을 형성할 수도 있다. 또한, 반도체 기판을 산화함으로써 제 1 접합층(104)을 형성할 수도 있다.
제 1 접합층(104)의 두께는 5 nm 이상 500 nm 이하가 바람직하다. 이 정도의 두께라면, 접합을 형성할 수 있고, 표면이 평활한 제 1 접합층(104)을 형성할 수 있다. 또한, 이 정도의 두께라면, 접합하는 베이스 기판(100)과의 뒤틀림을 완화할 수 있다.
유기 실란 가스로서는, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 도 1의 SOI 기판에서, 베이스 기판(100)에도 제 1 접합층(104)과 동일 한 접합층을 형성하여도 좋다. 예를 들면, 접합면을 형성하는 면들 중 하나의 재료를, 유기 실란을 원재료로 CVD법으로 성막한 산화 실리콘으로 함으로써, 결합력이 강고한 접합을 형성할 수 있다.
도 2는 SOI 기판의 구성 예를 나타내는 단면도이다. 도 2에서, 100은 베이스 기판이고, 102는 반도체 층이고, 104는 제 1 접합층이고, 105는 절연층이고, 106은 제 2 접합층이다. 도 2에 도시한 SOI 기판에서는, 제 1 접합층(104)과 제 2 접합층(106)이 접합됨으로써 반도체 층(102)이 베이스 기판(100)에 고정되어 있다.
절연층(105)은 단층막 또는 2층 이상의 막이 적층된 다층막으로 이루어진다. 절연층(105)에 질화 실리콘 막, 질화산화 실리콘 막 등, 질소와 실리콘을 조성에 포함하는 절연막을 1층 이상 포함함으로써, 베이스 기판(100)으로서 사용되는 유리 기판으로부터 알칼리 금속 혹은 알칼리 토류 금속과 같은 가동(可動) 이온 불순물이 확산하여 반도체 층(102)이 오염되는 것을 방지할 수 있다. 또한, 절연층(105) 대신에, 금속이나 금속 화합물 등의 도전층, 비정질 실리콘 등의 반도체 층을 형성할 수도 있다.
제 2 접합층(106)은 베이스 기판(100)에 형성되는 막이며, 제 1 접합층과 동일한 재료로 이루어진 막이 바람직하고, 산화 실리콘 막이 바람직하다. 제 2 접합층(106)은 제 1 접합층(104)과 마찬가지로, 유기 실란 가스를 실리콘 소스 가스로서 사용하여 CVD법에 의하여 형성되는 산화 실리콘 막을 사용할 수 있다. 또한, 실리콘 소스 가스에 유기 실란과 다른 가스를 사용하여 형성한 산화 실리콘 막을 사용할 수 있다. 또한, 절연층(105)을 형성하지 않고, 제 2 접합층(106)을 베이스 기판(100)에 형성하여도 좋다.
또한, 도 2에서, 절연층(105)과 베이스 기판(100) 사이에 절연막, 반도체 막 및 도전막이 형성되어 있어도 좋다. 형성되어 있는 막은 단층막이라도 좋고 다층막이라도 좋다. 또한, 도 2에서, 절연층(105)과 제 2 접합층(106) 사이에 절연막, 반도체 막 및 도전막이 형성되어 있어도 좋고, 형성되는 막은 단층막이라도 좋고 다층막이라도 좋다.
도 2에서, 절연층(105)을 형성하지 않아도 좋다. 이 경우, 제2 접합층(106)과 베이스 기판(100) 사이에 절연막, 반도체 막 또는 도전막이 형성되어 있어도 좋고, 형성되는 막은 단층막이라도 좋고 다층막이라도 좋다. 또한, 도 2에서, 제 2 접합층(106)을 생략할 수 있다. 이 경우, 제 1 접합층(104)과 절연층(105)을 접합함으로써 반도체 층(102)이 베이스 기판(100)에 고정되어 있다.
도 3은 SOI 기판의 구성 예를 나타내는 단면도이다. 도 3에서, 100은 베이스 기판이고, 102는 반도체 층이고, 104는 제 1 접합층이고, 120은 절연층이다. 도 3에 도시한 SOI 기판에서는, 제 1 접합층(104)과 베이스 기판(100)이 접합됨으로써 반도체 층(102)이 베이스 기판(100)에 고정되어 있다.
절연층(120)은 반도체 층(102)이 분리되는 반도체 기판 측에 형성되는 층이며, 단층 구조 또는 적층 구조의 층이다. 절연층(120)은, 적어도 질소를 조성에 포함하는 절연막을 적어도 1층 포함하는 것이 바람직하다. 이러한 질소를 조성에 포함하는 절연막으로서는, 질화 실리콘 막, 질화산화 실리콘 막을 들 수 있다. 질화 실리콘 막, 질화산화 실리콘 막을 형성함으로써 가동 이온이나 수분 등의 불순 물이 반도체 층(102)으로 확산하여 오염시키는 것을 방지할 수 있다.
절연층(120)은 예를 들면, 다음과 같은 구조의 막을 사용할 수 있다. 반도체 층(102) 측으로부터 산화질화 실리콘 막, 질화산화 실리콘 막을 적층한 2층 구조의 절연막. 반도체 층(102) 측으로부터 산화 실리콘 막, 질화산화 실리콘 막을 적층한 2층 구조의 절연막. 반도체 층(102) 측으로부터 산화 실리콘 막, 질화 실리콘 막을 적층한 2층 구조의 절연막. 질화 실리콘으로 이루어지는 단층 구조의 절연막.
여기서 산화질화 실리콘이란, 그의 조성으로서 질소보다 산소의 함유량이 많은 물질로 한다. 예를 들면, 산화질화 실리콘으로서는, 산소가 55 원자% 이상 65 원자% 이하, 질소가 1 원자% 이상 20 원자% 이하, Si가 25 원자% 이상 35 원자% 이하, 수소가 0.1 원자% 이상 10 원자% 이하의 범위로 함유되는 물질을 들 수 있다. 또한, 산화질화 실리콘으로서는, 산소가 50 원자% 이상 70 원자% 이하, 질소가 0.5 원자% 이상 15 원자% 이하, Si가 25 원자% 이상 35 원자% 이하, 수소가 0.1 원자% 이상 10 원자% 이하의 범위로 함유되는 물질을 들 수 있다. 또한, 질화산화 실리콘이란, 그의 조성으로서 산소보다 질소의 함유량이 많은 것으로 한다. 예를 들면, 질화산화 실리콘으로서는, 산소가 15 원자% 이상 30 원자% 이하, 질소가 20 원자% 이상 35 원자% 이하, Si가 25 원자% 이상 35 원자% 이하, 수소가 15 원자% 이상 25 원자% 이하의 범위로 함유되는 물질을 들 수 있다. 또한, 질화산화 실리콘으로서는, 산소가 5 원자% 이상 30 원자% 이하, 질소가 20 원자% 이상 55 원자% 이하, Si가 25 원자% 이상 35 원자% 이하, 수소가 10 원자% 이상 30 원자% 이하의 범 위로 함유되는 물질을 들 수 있다.
다음에, 도 4 및 도 5를 사용하여, 도 1에 나타내는 SOI 기판의 제작방법을 설명한다. 도 4 및 도 5는 SOI 기판의 제작방법을 설명하기 위한 단면도이다.
도 4(A)에 나타내는 바와 같이, 반도체 기판(101)을 준비한다. 반도체 기판(101)의 조각으로부터 반도체 층(102)이 형성된다. 반도체 기판(101)에는 단결정 반도체 기판을 사용할 수 있다. 단결정 반도체 기판으로서는, 단결정 실리콘 기판, 단결정 실리콘-게르마늄 기판, 또는 단결정 게르마늄 기판 등을 사용할 수 있다. 또한, 단결정 반도체 기판 대신에 다결정 반도체 기판을 사용할 수도 있다. 또한, 이 외에, 갈륨 비소, 인듐 인 등의 화합물 반도체로 이루어지는 단결정 반도체 기판 또는 다결정 반도체 기판을 사용할 수도 있다.
먼저, 반도체 기판(101)을 세정하여 청정하게 한다. 계속하여, 소스 가스를 여기하여(소스 가스의 플라즈마를 생성하여), 이온 종(種)을 생성하고, 도 4(A)에 나타내는 바와 같이, 상기 소스 가스로부터 생성된 이온 종은 전계에서 가속되어 이온 류(流)(125)가 되고, 상기 단결정 반도체 기판에 조사된다. 이온 류(125)에 포함되는 이온은 반도체 기판(101)의 표면으로부터 소정의 깊이의 영역에 주입되어, 이온 주입층(103)이 형성된다. 이온이 주입되는 깊이는 베이스 기판(100)에 고정되는 반도체 층(102)의 두께를 고려하여 결정한다. 반도체 층(102)의 두께는, 5 nm 이상 500 nm 이하로 할 수 있고, 그 두께는 10 nm 이상 200 nm 이하가 바람직하다. 반도체 층(102)의 두께를 고려하여, 이온 류(125)의 가속 전압을 조절하고, 소정의 깊이에 이온 주입층(103)이 형성되도록 한다. 이 이온 주입 공정은, 가속 된 이온 종으로 이루어진 이온 류(125)를 반도체 기판(101)에 조사함으로써, 이온 종을 구성하는 원소를 반도체 기판(101)에 첨가하는 공정이다. 따라서, 이온 주입층(103)은 이온 종을 구성하는 원소가 첨가되어 있는 영역이다. 또한, 이온 주입층(103)은, 가속된 이온 종의 충격으로 결정 구조를 잃게 되어, 무른 층(취화층: 脆化層)이 되기도 한다.
이온을 반도체 기판(101)에 주입하는 데에는, 프로세스 가스를 여기하여 생성한 이온 종을 질량 분리하고, 소정의 질량을 가지는 이온 종을 주입하는 이온 주입 장치를 사용할 수 있다. 또한, 질량 분리하지 않고, 프로세스 가스로부터 생성한 모든 이온 종을 주입하는 이온 도핑 장치를 사용할 수 있다.
이 이온 주입층(103)을 형성하기 위한 소스 가스에는, 수소 가스, 헬륨 및 아르곤 등의 희가스, 불소 가스로 대표되는 할로겐 가스, 불소 화합물 가스(예를 들면, BF3) 등의 할로겐 화합물 가스로부터 선택된 1종 또는 복수 종류의 가스를 사용할 수 있다.
소수 가스(H2 가스)로부터 H+, H2 +, H3 +가 생성되지만, 수소 가스를 소스 가스에 사용하는 경우에는, H3 +가 가장 많이 반도체 기판(101)에 주입되는 것이 바람직하다. H3 + 이온을 주입함으로써 주입 효율을 높일 수 있고, 주입 시간을 단축시킬 수 있다. 또한, 반도체 기판(101)으로부터 반도체 층의 분리가 용이해진다. 이온 도핑 장치 쪽이 이온 주입 장치보다, 수소 가스로부터 H3 + 이온을 용이하게 생성할 수 있다. 이온 도핑 장치를 사용하는 경우에는, 이온 류(125) 중의 이온 종 H+, H2 +, H3 +의 총량에 대하여 H3 + 이온의 비율이 70% 이상인 이온 류(125)를 생성하는 것이 바람직하고, 이 비율은 80% 이상인 것이 보다 바람직하다. 이온 주입층(103)을 얕은 영역에 형성하기 위해서는, 이온의 가속 전압을 낮게 할 필요가 있지만, 수소 가스를 여기함으로써 생성된 플라즈마 중의 H3 + 이온의 비율을 높임으로써, 원자상(狀) 수소(H)를 효율 좋게 반도체 기판(101)에 첨가할 수 있다. 그것은, H3 + 이온은 H+ 이온의 3배의 질량을 가지므로, 같은 깊이에 수소 원자를 하나 첨가하는 경우, H3 + 이온의 가속 전압은 H+ 이온의 가속 전압의 3배로 할 수 있기 때문이다. 이온의 가속 전압을 높일 수 있다면, 이온의 조사 공정의 택트 타임(tact time)을 단축할 수 있게 되어, 생산성이나 스루풋(throughput)의 향상을 도모할 수 있다.
희가스는 단체 원소로 이루어지기 때문에, 1종류의 원소로 이루어지는 희가스를 소스 가스에 사용한 경우, 질량 분리를 행하지 않아도 동일한 질량의 이온 종을 반도체 기판(101)에 주입할 수 있기 때문에, 이온 주입층(103)이 형성되는 깊이의 제어가 용이해진다.
또한, 복수 회의 이온 주입 공정을 행함으로써, 이온 주입층(103)을 형성할 수도 있다. 이 경우, 이온 주입 공정마다 프로세스 가스를 다르게 하여도 좋고 동일하게 하여도 좋다. 여기서는, 2회의 이온 주입 공정으로 이온 주입층(103)을 형성하는 예를 설명한다.
예를 들면, 소스 가스에 희가스를 사용하여 이온 주입을 행한다. 다음에, 수소 가스를 프로세스 가스에 사용하여 이온 주입을 행한다. 또한, 할로겐 또는 할로겐 화합물 가스를 사용하여 이온 주입을 행하고, 계속하여 수소 가스를 사용하여 이온 주입을 행할 수 있다. 불소를 포함하는 이온 종을 주입하는 경우에는, F2 가스 또는 BF3 가스를 사용할 수 있다.
이온 주입층(103)을 형성하는 데에는, 이온을 높은 도즈(dose) 조건으로 반도체 기판(101)에 주입할 필요가 있기 때문에, 반도체 기판(101)의 표면이 거칠게 되는 경우가 있다. 그래서, 반도체 기판(101)의 표면에 질화 실리콘 막 또는 질화산화 실리콘 막 등에 의하여, 그 표면을 보호하는 보호막을 50 nm 내지 200 nm의 두께로 형성하는 것이 바람직하다.
다음에, 도 4(B)에 나타내는 바와 같이, 베이스 기판(100)과 접합을 형성하는 면에 제 1 접합층(104)을 형성한다. 여기서는, 제 1 접합층(104)으로서 산화 실리콘 막을 형성한다. 산화 실리콘 막은, 실리콘 소스 가스로서 유기 실란 가스를 사용하여 CVD법에 의하여 형성하는 것이 바람직하다. 실리콘 소스 가스에는, 유기 실란 가스 외에도, SiH4, Si2H6, SiCl4, SiHCl3, SiH2Cl2, SiH3Cl3, SiF4 등을 사용할 수 있다. 이 산화 실리콘 막을 형성하기 위한 산소 소스 가스에는 산소 가스 를 사용할 수 있고, CVD법으로서는, 플라즈마 CVD법 또는 감압 CVD법을 선택할 수 있다.
제 1 접합층(104)을 형성하는 공정에서는, 반도체 기판(101)의 가열 온도는 이온 주입층(103)에 주입한 원소 또는 분자가 이탈하지 않는 온도, 바꾸어 말하면, 탈 가스가 이루어지지 않는 온도가 바람직하고, 그 가열 온도는 350℃ 이하가 바람직하다. 따라서, 제 1 접합층(104)을 형성하는 데에는, 플라즈마 CVD법을 사용하는 것이 바람직하다. 또한, 반도체 기판(101)으로부터 반도체 층을 분리하기 위한 열 처리 온도는 제 1 접합층(104)의 성막 온도보다 높은 온도가 적용된다.
또한, 도 3의 SOI 기판을 형성하는 경우에는, 제 1 접합층(104)을 형성하기 전에 절연층(120)을 형성한다. 예를 들면, 질화 실리콘 막을 형성하는 데에는, 프로세스 가스에 SiH4 및 NH3를 사용하여 플라즈마 CVD법으로 형성할 수 있다. 또한, 산화질화 실리콘 막 또는 산화 실리콘 막은 프로세스 가스에 SiH4 및 N2O를 사용하여 플라즈마 CVD법으로 형성할 수 있다. 또한, 반도체 기판(101)이 실리콘 기판인 경우에는, 반도체 기판(101)을 질화(또는 산화)함으로써, 질화 실리콘 막(또는, 산화 실리콘 막)을 형성할 수 있다. 이 경우, 반도체 기판(101)을 질화 및 산화함으로써, 질화산화 실리콘 막 또는 산화질화 실리콘 막을 형성할 수 있다.
절연층(120)은 이온 주입층(103)을 형성하기 전에 형성할 수도 있고, 이온 주입층(103)을 형성한 후에 형성할 수도 있다. 절연층(120)을 형성하기 위하여 필요한 가열 온도가 이온 주입층(103)으로부터 탈 가스가 일어나는 온도인 경우에는, 이온 주입층(103)을 형성하기 전에 형성한다.
도 4(C)는, 베이스 기판(100)과 제 1 접합층(104)이 형성된 반도체 기판(101)을 밀접하여, 베이스 기판(100)과 제 1 접합층(104)을 접합시키는 공정을 설명하는 단면도이다. 먼저, 접합 계면을 형성하는 베이스 기판(100) 및 제 1 접합층(104)의 표면을 초음파 세정 등의 방법으로 세정한다. 그리고, 베이스 기판(100)과 제 1 접합층(104)을 밀착시킴으로써, 베이스 기판(100)과 제 1 접합층(104)의 계면에 반 데르 발스 힘(Van der Waal's force)이 작용하여, 베이스 기판(100)과 제 1 접합층(104)이 접합된다. 베이스 기판(100)과 반도체 기판(101)을 밀착시켜, 접합 계면에 압력을 가함으로써, 접합 계면에 수소 결합이 생겨 제 1 접합층(104)과 베이스 기판(100)의 결합력이 강고해진다. 제 1 접합층(104)에, 유기 실란을 사용하여 CVD법으로 형성한 산화 실리콘 막을 사용함으로써, 베이스 기판(100) 및 반도체 기판(101)을 가열하지 않고, 상온에서 베이스 기판(100)과 제 1 접합층(104)을 접합할 수 있다.
양호한 접합을 형성하기 위하여, 접합시키기 전에 베이스 기판(100) 및 제 1 접합층(104)의 표면 중 적어도 하나를 미리 활성화하여도 좋다. 활성화하는 데에는, 접합 계면을 형성하는 면에 원자 빔 혹은 이온 빔을 조사한다. 이 경우, 아르곤 등의 불활성 가스로부터 중성 원자 빔 혹은 이온 빔을 생성하는 것이 바람직하다. 활성화 처리로서는, 이 외에도, 플라즈마 처리 혹은 라디칼 처리를 행할 수도 있다.
베이스 기판(100)과 제 1 접합층(104)을 밀착시킨 후, 가열 처리 또는 가압 처리를 행할 수 있다. 가열 처리 또는 가압 처리를 행함으로써 결합력을 향상시킬 수 있다. 가열 처리의 온도는 베이스 기판(100)의 내열 온도 이하인 것이 바람직하다. 가압 처리에서는, 접합면에 수직인 방향으로 압력이 가해지도록 행하고, 가하는 압력은 베이스 기판(100) 및 반도체 기판(101)의 강도를 고려하여 결정한다.
도 5(A)는 반도체 기판(101)으로부터 반도체 층을 분리하는 공정을 설명하기 위한 단면도이다. 먼저, 베이스 기판(100)과 제 1 접합층(104)을 접합한 후, 반도체 기판(101)을 가열하는 열 처리를 행한다. 열 처리를 행함으로써, 이온 주입층(103)에 형성된 미소한 공동(空洞)의 체적 변화가 발생하여, 이온 주입층(103)에 균열이 생긴다. 그래서, 반도체 기판(101)에 힘을 가함으로써, 이온 주입층(103)을 따라 반도체 기판(101)은 벽개(劈開)하여, 반도체 기판(101)이 베이스 기판(100)으로부터 분리된다. 반도체 기판(101)이 분리된 후의 베이스 기판(100)에는, 반도체 기판(101)으로부터 분리된 반도체 층(110)이 고정되어 있다.
이 열 처리의 온도는 제 1 접합층(104)의 성막 온도 이상, 베이스 기판(100)의 내열 온도 이하로 행하는 것이 바람직하다. 가열 온도가 400℃ 이상 600℃ 이하이면, 이온 주입층(103)에 균열을 생기게 할 수 있기 때문에, 베이스 기판(100)에 유리 기판과 같은 내열성이 낮은 기판을 사용할 수 있다.
또한, 이 열 처리로 베이스 기판(100)과 제 1 접합층(104)의 접합 계면이 가열되기 때문에, 접합 계면에 공유 결합이 형성되어, 접합 계면에서의 결합력을 향상시킬 수 있다.
도 5(A)에서, 반도체 층(110)의 상면은 이온 주입층(103)에서 균열이 생긴 면이다. 그래서, 반도체 층(110)의 상면은, 분리하기 전의 반도체 기판(101)의 상면보다 평탄성이 손상되어, 요철이 형성되어 있다. 그래서, 반도체 층(110)의 상면의 평탄성을 회복시키기 위하여, 반도체 층(110)의 상방으로부터 레이저광을 조사한다. 또한, 이 레이저광에 의하여, 반도체 층(110)의 결정성을 회복시킨다. 도 5(B)는 레이저광의 조사 공정을 설명하는 단면도이다.
도 5(B)에 나타내는 바와 같이, 반도체 층(110)의 상방으로부터 레이저광(126)을 조사한다. 레이저광(126)을 조사함으로써, 반도체 층(110)을 용융시킨다. 용융된 부분이 냉각되어 고화함으로써, 평탄성 및 결정성이 향상된 반도체 층(102)이 형성된다. 레이저광을 조사함으로써 반도체 층(110)을 가열하기 때문에, 베이스 기판(100)에 유리 기판과 같은 내열성이 낮은 기판을 사용할 수 있다.
레이저광(126)의 조사에 의하여, 반도체 층(110)을 완전히 용융하여도 좋고 부분적으로 용융하여도 좋다. 또한, 반도체 층(110)이 완전히 용융하는 상태란, 도 5(B)의 구조를 예로 설명하면, 반도체 층(110)의 상면으로부터 제 1 접합층(104)과의 계면까지 용융하여, 그 부분이 모두 액체가 되어 있는 상태를 말한다. 또한, 부분 용융 상태란, 반도체 층(110)의 상면으로부터 어느 일정한 두께까지 용융하고, 고체 부분이 남아 있는 상태를 말한다. 레이저광(126)의 조사에 의하여, 반도체 층(110)이 완전히 용융하면, 액상(液相)이 된 반도체의 표면 장력에 의하여 평탄화가 진행되어, 표면이 평탄화된 반도체 층(102)이 형성된다. 또한, 완전히 용융된 영역은, 응고하는 과정으로, 용융된 영역과 인접하는 고상(固相)의 상태의 반도체로부터 결정 성장하여 횡성장이 일어난다. 반도체 기판(101)이 단결정 반도 체 기판이면, 용융되지 않은 부분은 단결정 반도체이며, 결정 방위가 일치하여 있기 때문에 결정립계가 형성되지 않고, 레이저 조사 처리 후의 반도체 층(102)은 결정립계가 없는 단결정 반도체 층이 된다. 또한, 레이저광(126)의 조사에 의하여, 반도체 층(110)이 부분적으로 용융하면, 액상이 된 반도체의 표면 장력에 의하여 평탄화가 진행한다. 동시에, 열의 확산에 의하여 액상 부분의 냉각이 진행하여, 반도체 층(110)에는 깊이 방향으로 온도 구배가 생기고, 베이스 기판(100) 측으로부터 반도체 층(110)의 표면으로 고액 계면이 이동하여 재결정화한다. 즉, 부분 용융에 의하여, 반도체 층(110)에는 하층의 용융하지 않은 영역을 종(種)으로 하여 재결정화가 진행하여 종성장이 일어난다. 주 표면의 면방위가 (100)인 단결정 실리콘 웨이퍼를 반도체 기판(101)에 사용한 경우, 레이저광 조사 전의 반도체 층(110)은 주 표면의 면방위가 (100)인 단결정 실리콘 층이다. 또한, 레이저 조사 처리에 의하여, 완전 용융 또는 부분 용융함으로써, 재결정화된 반도체 층(102)은 주 표면의 면방위가 (100)인 단결정 실리콘 층이다. 즉, 단결정 반도체 기판이 사용되는 경우, 레이저 조사 공정은 평탄화 공정이고, 또한, 재단결정화 공정이다.
레이저광(126)을 발진하는 레이저는, 연속 발진 레이저, 의사(疑似) 연속 발진 레이저, 및 펄스 발진 레이저 중 어느 것이라도 좋다. 본 발명에서 사용되는 레이저에는, 예를 들면, KrF 레이저 등의 엑시머 레이저, Ar 레이저, Kr 레이저 등의 기체 레이저가 있다. 이 외에, 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레 이저, Ti:사파이어 레이저, Y2O3 레이저 등이 있다. 또한, 엑시머 레이저는 펄스 발진 레이저이지만, YAG 레이저 등의 고체 레이저에는, 연속 발진 레이저, 의사 연속 발진 레이저, 펄스 발진 레이저 중 어느 것이라도 될 수 있는 레이저가 있다.
레이저광의 파장은 반도체 층(110)에 흡수되는 파장이고, 레이저광의 표피 깊이(skin depth), 반도체 층(110)의 막 두께 등을 고려하여 결정할 수 있다. 예를 들면, 파장은 250 nm 이상 700 nm 이하의 범위로 할 수 있다. 또한, 레이저광의 에너지도, 레이저광의 파장, 레이저광의 표피 깊이, 반도체 층(110)의 막 두께 등을 고려하여 결정할 수 있다. 본 발명자들의 연구에 의하면, 반도체 층(110)의 막 두께가 170 nm 정도이고, 레이저에 KrF 엑시머 레이저를 사용하고, 300 mJ/cm2 이상 750 mJ/cm2 이하의 범위로 레이저광의 에너지 밀도를 조절함으로써, 반도체 층(110)의 평탄성과 반도체 층(110)의 결정성이 향상되는 것이 확인되어 있다. 반도체 층(110)의 표면의 평탄성 및 그의 결정성의 분석에는, 광학 현미경, 원자간 힘 현미경(AFM: Atomic Force Microscope), 주사 전자 현미경(SEM: Scanning Electron Microscope)에 의한 관찰, 전자 후방 산란 회절 상(像)(EBSP: Electron Back Scatter Diffraction Pattern)에 의한 관찰, 및 라만 분광 측정을 사용하였다. 또한, 레이저광의 조사는, 산소를 포함하는 대기 분위기, 및 산소를 포함하지 않는 질소 분위기에서 행하였다. 대기 분위기와 질소 분위기 모두에서 반도체 층(110)의 평탄성 및 결정성이 향상된다. 또한, 대기 분위기보다 질소 분위기의 쪽이 평탄성을 향상시키는 효과가 높고, 또한, 크랙의 발생을 억제하는 효과가 높 다.
하나의 베이스 기판(100) 위에 복수의 반도체 층(102)을 고정할 수도 있다. 예를 들면, 도 4(A) 내지 도 4(C)를 사용하여 설명한 공정을 복수 회 반복하여, 베이스 기판(100)에 복수의 반도체 기판(101)을 고정한다. 그리고, 도 5(A)를 사용하여 설명한 가열 공정을 행하여, 각 반도체 기판(101)을 분리함으로써, 베이스 기판(100) 위에 복수의 반도체 층(110)을 고정할 수 있다. 그리고, 도 5(B)에 나타내는 레이저광 조사 공정을 행하여 복수의 반도체 층(110)의 평탄화하여, 복수의 반도체 층(102)을 형성한다.
다음에, 도 2에 나타내는 SOI 기판의 제작방법을 설명한다. 먼저, 도 4(A) 및 도 4(B)를 사용하여 설명한 공정을 행하여, 도 6(A)에 나타내는 바와 같이 반도체 기판(101)dml 상면으로부터 소정의 깊이에 이온 주입층(103)을 형성하고, 그 상면에 제 1 접합층(104)을 형성한다.
도 6(B)는 베이스 기판(100)의 단면도이다. 도 6(B)에 나타내는 바와 같이, 먼저, 베이스 기판(100)의 상면에 절연층(105)을 형성한다. 예를 들면, 질화 실리콘 막을 형성하는 데에는, 프로세스 가스에 SiH4 및 NH3를 사용하여 플라즈마 CVD법으로 형성할 수 있다. 또한, 이 프로세스 가스에는 SiH4, N2 및 Ar를 사용할 수도 있다. 또한, 산화질화 실리콘 막 또는 산화 실리콘 막은 프로세스 가스에 SiH4 및 N2O를 사용하여 플라즈마 CVD법으로 형성할 수 있다.
다음에, 절연층(105) 위에 제 2 접합층(106)을 형성한다. 제 2 접합층(106) 으로서 산화 실리콘 막을 형성한다. 제 2 접합층(106)에, 유기 실란 가스를 실리콘 소스 가스에 사용하여 CVD법으로 형성한 산화 실리콘 막을 사용하는 경우, 제 1 접합층(104)의 형성 방법은, 유기 실란 가스를 실리콘 소스 가스에 사용하는 CVD법에 의한 성막 방법 이외의 방법을 사용할 수도 있다. 제 1 접합층(104)은, 반도체 기판(101)이 실리콘 기판이면, 열 산화하여 형성한 열 산화 막으로 형성할 수 있다. 또한, 열 산화 막 대신에, 실리콘 기판을 케미컬 옥사이드(chemical oxide) 처리하여 형성한 케미컬 옥사이드 층을 사용할 수도 있다. 케미컬 옥사이드는, 예를 들면, 오존 함유 수로 실리콘 기판 표면을 처리함으로써 형성할 수 있다. 케미컬 옥사이드 층의 평탄성은 실리콘 기판의 평탄성과 같은 정도가 되기 때문에 케미컬 옥사이드 층은 접합층으로서 바람직하다.
도 6(C)는, 베이스 기판(100)과 제 1 접합층(104)이 형성된 반도체 기판(101)을 밀접하여, 제 2 접합층(106)과 제 1 접합층(104) 양자를 접합시키는 공정을 설명하는 단면도이다. 도 4(C)에서 설명한 접합 공정과 마찬가지로 행함으로써 제 1 접합층(104)과 제 2 접합층(106)을 접합시킨다. 제 1 접합층(104) 및 2 접합층(106) 중 적어도 하나에, 유기 실란을 사용하여 CVD법으로 형성한 산화 실리콘 막을 사용함으로써, 베이스 기판(100) 및 반도체 기판(101)을 가열하지 않고, 상온에서 제 1 접합층(104)과 제 2 접합층(106)을 접합할 수 있다.
제 1 접합층(104)과 제 2 접합층(106)을 밀착시키기 전에, 제 1 접합층(104) 및 제 2 접합층(106)의 표면 중 적어도 하나를 활성화하는 것이 바람직하다. 활성화에는, 아르곤 등의 불활성 가스 중성 원자 빔 혹은 불활성 가스 이온 빔을 조사 하는 처리, 플라즈마 처리, 또는 라디칼 처리를 행하면 좋다.
제 1 접합층(104)과 제 2 접합층(106)을 밀착시킨 후, 가열 처리 또는 가압 처리를 행할 수 있다. 가열 처리 또는 가압 처리를 행함으로써, 제 1 접합층(104) 및 제 2 접합층(106)의 결합력을 향상시킬 수 있다. 가열 처리의 온도는 베이스 기판(100)의 내열 온도 이하인 것이 바람직하다. 가압 처리에 있어서는, 접합 계면에 수직인 방향으로 압력이 가해지도록 행한다. 가하는 압력은 베이스 기판(100) 및 반도체 기판(101)의 강도를 고려하여 결정한다.
도 7(A)는 반도체 기판(101)으로부터 반도체 층을 분리하는 공정을 설명하기 위한 단면도이다. 도 5(A)를 사용하여 설명한 가열 처리와 마찬가지로 열 처리를 행하여, 이온 주입 층(103)에 균열을 생기게 한다. 또한, 이 열 처리에서 제 1 접합층(104)과 제 2 접합층(106)의 접합 계면이 가열되기 때문에, 접합 계면에 공유 결합이 형성되어, 접합 계면에서의 결합력을 향상시킬 수 있다. 이온 주입 층(103)에 균열을 생기게 함으로써, 이온 주입 층(103)을 따라 반도체 기판(101)이 벽개되기 때문에 반도체 기판(101)과 베이스 기판(100)을 분리할 수 있다. 그 결과, 도 7(A)에 나타내는 바와 같은 반도체 기판(101)으로부터 분리한 반도체 층(110)이 고정된 베이스 기판(100)으로 이루어지는 SOI 기판이 형성된다.
도 7(B)는 SOI 기판에 레이저광을 조사하는 공정을 설명하기 위한 단면도이다. 반도체 기판(101)을 분리한 후, 도 5(B)에서 설명한 레이저광 조사 공정과 마찬가지로 반도체 층(110)의 상방으로부터 레이저광(126)을 조사함으로써, 표면이 평탄화되고 결정성이 향상된 반도체 층(102)을 형성한다.
하나의 베이스 기판(100) 위에 복수의 반도체 층(102)을 고정할 수도 있다. 예를 들면, 도 6(A) 내지 도 6(C)를 사용하여 설명한 공정을 복수 회 반복하여, 베이스 기판(100)에 복수의 반도체 기판(101)을 고정한다. 그리고, 도 6(A)를 사용하여 설명한 가열 공정을 행하여, 각 반도체 기판(101)을 분리함으로써, 베이스 기판(100) 위에 복수의 반도체 층(110)을 고정시킬 수 있다. 그리고, 도 7(B)에 나타내는 레이저광 조사 공정을 행하여, 복수의 반도체 층(110)의 평탄화하고, 복수의 반도체 층(102)을 형성한다.
도 4 내지 도 7을 사용하여 설명한 SOI 기판의 제작방법에서는, 유리 기판 등의 내열 온도가 700℃ 이하의 베이스 기판(100)이어도, 반도체 층(102)과 베이스 기판(100)의 결합력을 강고하게 할 수 있다. 베이스 기판(100)으로서, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 무알칼리 유리라고 불리는 전자 공업용으로 사용되는 각종 유리 기판을 적용할 수 있다. 즉, 1 변이 1 미터를 넘는 기판 위에 단결정 반도체 층을 형성할 수 있다. 이러한 대면적 기판을 사용하여 액정 디스플레이, 일렉트로루미네슨스(EL) 디스플레이를 제작할 수 있다. 또한, 이러한 표시장치뿐만 아니라, 반도체 집적 회로를 제작할 수 있다.
이하, 도 8 및 도 9를 참조하여, SOI 기판을 사용한 반도체 장치의 제작방법에 대하여 설명한다. 여기서는, 도 1의 SOI 기판과 동일한 구조의 SOI 기판을 사용하는 것으로 하지만, 다른 구조의 SOI 기판을 사용할 수도 있다.
도 8(A)에 나타내는 바와 같이, 베이스 기판(100)에 제 1 접합층(104)을 사 이에 두고 반도체 층(102)이 형성되어 있다. 먼저, 반도체 층(102) 위에 소자 형성 영역에 맞추어 질화 실리콘 층(155) 및 산화 실리콘 층(156)을 형성한다. 산화 실리콘 층(156)은, 소자 분리를 위하여 반도체 층(102)을 에칭할 때의 하드 마스크로서 사용한다. 질화 실리콘 층(155)은, 반도체 층(102)을 에칭할 때의 에칭 스토퍼로서 사용된다. 스레시홀드 전압을 제어하기 위하여, 반도체 층(102)에 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 비소, 인 등의 n형 불순물을 주입한다. 예를 들면, p형 불순물로서 붕소를 사용한 경우, 5×1017 cm-3 이상 1×1018 cm-3 이하의 농도로 붕소를 함유하게 하면 좋다.
도 8(B)는 산화 실리콘 층(156)을 마스크로 하여 반도체 층(102) 및 제 1 접합층(104)을 에칭하는 공정을 설명하기 위한 단면도이다. 반도체 층(102) 및 제 1 접합층(104)의 노출된 끝면에 대하여 플라즈마 처리에 의하여 질화시킨다. 이 질화 처리에 의하여 적어도 반도체 층(102)의 주변 단부에는 질화 실리콘 층(157)이 형성된다. 질화 실리콘은 절연성이고, 내(耐)산화성이 있다. 그래서, 질화 실리콘 층(157)을 형성함으로써 반도체 층(102)의 끝면으로부터 전류가 누설되는 것을 방지할 수 있고, 반도체 층(102)과 제 1 접합층(104) 사이에 끝면으로부터 산화막이 성장하여 버즈 비크(bird's beak)가 형성되는 것을 방지할 수 있다.
도 8(C)는 소자 분리 절연층(158)을 퇴적하는 공정을 설명하기 위한 단면도이다. 소자 분리 절연층(158)은, TEOS와 산소를 사용하여 CVD법으로 산화 실리콘 막을 퇴적함으로써 형성한다. 도 8(C)에 나타내는 바와 같이, 반도체 층(102)과 반도체 층(102)의 틈을 메우도록 소자 분리 절연층(158)은 두껍게 퇴적한다.
도 8(D)는 질화 실리콘 층(155)이 노출될 때까지 소자 분리 절연층(158)을 제거하는 공정을 나타낸다. 이 제거 공정은 드라이 에칭에 의하여 행할 수도 있고, 화학적 기계 연마에 의하여 행하여도 좋다. 질화 실리콘 층(155)은 에칭 스토퍼가 된다. 소자 분리 절연층(158)은 반도체 층(102)들 사이에 매립되도록 잔존한다. 질화 실리콘 층(155)은 그 후에 제거된다.
다음에, 도 8(E)에 나타내는 바와 같이, 게이트 절연층(159), 2층 구조의 게이트 전극(160), 사이드월(sidewall) 절연층(161), 제 1 불순물 영역(162), 제 2 불순물 영역(163), 절연층(164)을 형성한다. 제 1 불순물 영역(162)과 제 2 불순물 영역(163)을 반도체 층(102)에 형성함으로써 채널 형성 영역(165)이 형성된다. 절연층(164)은 질화 실리콘으로 형성되고, 게이트 전극(160)을 에칭할 때의 하드 마스크로서 사용된다.
도 9(A)에 나타내는 바와 같이, 층간 절연층(166)을 형성한다. 층간 절연층(166)은 BPSG(Boron Phosphorus Silicon Glass)막을 형성하여 리플로에 의하여 평탄화시킨다. 또한, TEOS를 사용하여 산화 실리콘 막을 형성하고, 화학적 기계 연마 처리에 의하여 평탄화하여도 좋다. 평탄화 처리에서 게이트 전극(160) 위의 절연층(164)은 에칭 스토퍼로서 기능한다. 층간 절연층(166)에는 콘택트 홀(167)을 형성한다. 콘택트 홀(167)은 사이드월 절연층(161)을 이용하여 셀프얼라인 콘택트의 구성으로 되어 있다.
그 후, 도 9(B)에 나타내는 바와 같이, 6불화 텅스텐을 사용하여 CVD법으로 콘택트 플러그(170)를 형성한다. 또한, 절연층(171)을 형성하고, 콘택트 플러그(170)에 맞추어 개구를 형성하여 배선(172)을 형성한다. 배선(172)은 알루미늄 또는 알루미늄 합금으로 형성하고, 상층과 하층에는 배리어 메탈로서 몰리브덴, 크롬, 티탄 등의 금속 막으로 형성한다.
이와 같이, 베이스 기판(100)에 접합된 반도체 층(102)을 사용하여 전계효과 트랜지스터를 제작할 수 있다. 본 실시형태에 따른 반도체 층(102)은 결정 방위가 일정한 단결정 반도체이기 때문에, 균일하고 고성능의 전계효과 트랜지스터를 얻을 수 있다. 즉, 스레시홀드 전압 값이나 이동도 등, 트랜지스터 특성으로서 중요한 특성 값이 불균일하게 되는 것을 억제하고, 스레시홀드 전압 값의 저하, 이동도의 향상 등의 고성능화를 달성할 수 있다.
또한, 반도체 층(102)에 레이저광을 조사하여, 반도체 층(102)의 표면의 평탄성을 향상시키기 때문에, 전계효과 트랜지스터의 채널 형성 영역과 게이트 절연층과의 계면 준위 밀도를 낮게 할 수 있다. 따라서, 낮은 구동 전압 값, 높은 전계효과 이동도, 작은 서브스레시홀드(subthreshold)값 등, 우수한 특성을 구비한 전계효과 트랜지스터를 형성할 수 있다.
도 8 및 도 9를 사용하여 설명한 전계효과 트랜지스터를 사용하여 다양한 용도의 반도체 장치를 제작할 수 있다. 이하, 도면을 사용하여 반도체 장치의 구체적인 양테를 설명한다.
먼저, 반도체 장치의 일례로서 마이크로프로세서에 대하여 설명한다. 도 10은 마이크로프로세서(200)의 구성 예를 나타내는 블록도이다. 이 마이크로프로세 서(200)는, 상기한 바와 같이, 본 실시형태에 따른 SOI 기판에 의하여 제작되는 것이다.
이 마이크로프로세서(200)는 연산회로(Arithmetic logic unit: ALU라고도 한다)(201), 연산회로 제어부(ALU Controller)(202), 명령 해석부(Instruction Decoder)(203), 인터럽트 제어부(Interrupt Controller)(204), 타이밍 제어부(Timing Controller)(205), 레지스터(Register)(206), 레지스터 제어부(Register Controller)(207), 버스 인터페이스(Bus I/F)(208), 판독 전용 메모리(ROM)(209), 및 ROM 인터페이스(ROM I/F)(210)를 가지고 있다.
버스 인터페이스(208)를 통하여 마이크로프로세서(200)에 입력된 명령은 명령 해석부(203)에 입력되고, 디코드된 후, 연산회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)에 입력된다. 연산회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)는 디코드된 명령에 의거하여 각종 제어를 행한다.
구체적으로, 연산회로 제어부(202)는 연산회로(201)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(204)는 마이크로프로세서(200)의 프로그램 실행 중에 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를 그의 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(207)는 레지스터(206)의 어드레스를 생성하고, 마이크로프로세서(200)의 상태에 따라 레지스터(206)의 데이터의 판독이나 기입을 행한다. 타이밍 제어부(205)는 연산회로(201), 연산회로 제어부(202), 명령 해석부(203), 인터럽트 제어부(204), 레지스터 제어부(207) 의 동작의 타이밍을 제어하는 신호를 생성한다.
예를 들면, 타이밍 제어부(205)는 기준 클록 신호(CLK1)를 바탕으로 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다. 또한, 도 10에 나타내는 마이크로프로세서(200)는 그의 구성을 간략화하여 나타낸 일례에 불과하고, 실제로는 그의 용도에 따라 다종다양한 구성을 구비할 수 있다.
이러한 마이크로프로세서(200)는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 접합된 결정 방위가 일정한 단결정 반도체 층(SOI 층)에 의하여 집적 회로가 형성되기 때문에, 처리 속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 일례를 설명한다. 도 11은 이러한 반도체 장치의 구성 예를 나타내는 블록도이다. 도 11에 나타내는 반도체 장치는 무선 통신에 의하여 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, RFCPU라고 한다)이다.
도 11에 나타내는 바와 같이, RFCPU(211)는 아날로그 회로부(212)와 디지털 회로부(213)를 가지고 있다. 아날로그 회로부(212)는, 공진 용량을 가지는 공진 회로(214), 정류회로(215), 정전압 회로(216), 리셋 회로(217), 발진회로(218), 복조회로(219), 변조회로(220), 및 전원 관리 회로(230)를 가지고 있다. 디지털 회로부(213)는 RF 인터페이스(221), 제어 레지스터(222), 클록 컨트롤러(223), CPU 인터페이스(224), 중앙 처리 유닛(CPU)(225), 랜덤 액세스 메모리(RAM)(226), 판독 전용 메모리(ROM)(227)를 가지고 있다.
이러한 구성의 RFCPU(211)의 동작의 개요는 이하와 같다. 안테나(228)가 수신한 신호는 공진회로(214)에 의하여 유도 기전력을 발생한다. 유도 기전력은 정류회로(215)를 통하여 용량부(229)에 충전된다. 이 용량부(229)는 세라믹 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(229)는 RFCPU(211)와 일체로 형성되어 있을 필요는 없고, 별도 부품으로서 RFCPU(211)를 구성하는 절연 표면을 가지는 기판에 장착될 수도 있다.
리셋 회로(217)는 디지털 회로부(213)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원 전압의 상승 시로부터 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진회로(218)는 정전압회로(216)에 의하여 생성되는 제어신호에 따라 클록신호의 주파수와 듀티비를 변경한다. 복조회로(219)는 수신 신호를 복조하는 회로이고, 변조회로(220)는 송신하는 데이터를 변조하는 회로이다.
예를 들면, 복조회로(219)는 로우 패스 필터(lowpass filter)로 형성되고, 진폭변조(ASK) 방식의 수신신호를 그의 진폭의 변동에 의거하여 2값화한다. 또한, 송신 데이터를 진폭변조(ASK) 방식의 송신신호의 진폭을 변동시켜 송신하기 위해, 변조회로(220)는 공진회로(214)의 공진점을 변화시킴으로써 통신신호의 진폭을 변화시킨다.
클록 컨트롤러(223)는 전원 전압 또는 중앙 처리 유닛(225)에 있어서의 소비전류에 따라, 클록신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성하고 있다. 전원 전압의 감시는 전원 관리 회로(230)가 행한다.
안테나(228)로부터 RFCPU(211)에 입력된 신호는 복조회로(219)에서 복조된 후, RF 인터페이스(221)로 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(222)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(227)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(226)에의 데이터의 기입, 중앙 처리 유닛(225)에의 연산 명령 등이 포함되어 있다.
중앙 처리 유닛(225)은 CPU 인터페이스(224)를 통하여 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)에 액세스한다. CPU 인터페이스(224)는 중앙 처리 유닛(225)이 요구하는 어드레스로부터, 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222) 중의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙 처리 유닛(225)의 연산방식은 판독 전용 메모리(227)에 OS(operating system)를 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용의 연산회로를 설치하고, 연산처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부의 처리를 하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(225)이 실행하는 방식을 적용할 수 있다.
이러한 RFCPU(211)는, 절연 표면을 가지는 기판 혹은 절연 기판 위에 접합된 결정 방위가 일정한 단결정 반도체 층(SOI 층)에 의하여 집적 회로가 형성되어 있기 때문에, 처리 속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다. 그것에 따라, 전력을 공급하는 용량부(229)를 소형화시켜도 장시간의 동작을 보증할 수 있다.
[실시예 1]
본 발명자들은, 레이저광의 조사에 의하여, 단결정 반도체 층의 결정성을 가공하기 전의 반도체 기판과 동일한 정도로 회복시킬 수 있다는 것을 확인하였다. 또한, 단결정 반도체 층의 표면의 평탄화가 가능하다는 것을 확인하였다.
먼저, 도 12(A) 내지 도 12(H)를 참조하여, 본 실시예의 SOI 기판의 제작방법에 대하여 설명한다. 도 12(A) 내지 도 12(H)는 SOI 기판의 제작방법을 설명하는 단면도이다. 본 실시예의 SOI 기판은, 유리 기판에 단결정 실리콘 층이 고정된 기판이다.
반도체 기판으로서, 단결정 실리콘 웨이퍼(501)를 준비한다(도 12(A) 참조). 그의 도전형은 P형이며, 저항률이 10 Ω·cm 정도이다. 또한, 결정 방위는 주 표면이 (100)이다.
먼저, 단결정 실리콘 웨이퍼(501)의 상면에 두께 100 nm의 산화질화 실리콘 막(502)을 형성하고, 산화질화 실리콘 막(502) 위에 두께 50 nm의 질화산화 실리콘 막(503)을 형성한다(도 12(B) 참조). 산화질화 실리콘 막(502) 및 질화산화 실리콘 막(503)의 형성은 동일한 플라즈마 CVD장치를 사용하여 2개의 막을 연속적으로 형성한다. 산화질화 실리콘 막(502)의 프로세스 가스는 SiH4 및 N2O이고, 유량비(sccm)는 SiH4＼N2O = 4＼800이다. 성막 공정의 기판 온도는 400℃이다. 질화산화 실리콘 막(503)의 프로세스 가스는 SiH4, NH3, N2O 및 H2이고, 유량비(sccm)는 SiH4＼NH3＼N2O＼H2 = 10＼100＼20＼400이다. 성막 공정의 기판 온도는 350℃이다.
다음에, 단결정 실리콘 웨이퍼(501)에 이온 주입층(504)을 형성하기 위하여, 이온 도핑 장치를 사용하여 수소 이온(521)을 단결정 실리콘 웨이퍼(501)에 주입한다(도 12(C) 참조). 소스 가스에는, 100% 수소 가스를 사용하고, 수소 가스를 여기하여 생성된 플라즈마 중의 이온을 질량 분리를 하지 않고, 전계로 가속하여 단결정 실리콘 웨이퍼(501)에 조사하여, 이온 주입층(504)을 형성한다. 본 실시예에서는, 수소 이온의 주입 공정을 2번 반복한다. 각각, 가속 전압을 80 kV로 하고, 도즈량을 1.0×1016 ions/cm2로 한다. 이온 도핑 장치에서, 수소 가스를 여기함으로써 H+, H2 +, H3 +라는 3 종류의 이온 종(種)이 생성된다. 생성된 모든 이온 종을 가속하여, 단결정 실리콘 웨이퍼(501)에 조사하여, 이온 주입층(504)을 형성한다.
이온 주입층(504)을 형성한 후, 플라즈마 CVD법으로 산화 실리콘 막(505)을 단결정 실리콘 웨이퍼 위에 형성한다. 산화 실리콘 막(505)의 프로세스 가스에는 TEOS 및 O2를 사용한다. 성막 공정의 기판 온도는 300℃이다.
다음에, 베이스 기판과 단결정 실리콘 웨이퍼(501)를 점착한다. 도 12(E)는 점착하는 공정을 설명하는 단면도이다. 여기서는, 베이스 기판으로서 유리 기판(500)을 사용한다. 유리 기판(500)은 두께 0.7 mm의 무알칼리 유리 기판(상품명: AN100)이다. 유리 기판(500)의 표면과 단결정 실리콘 웨이퍼(501)의 표면에 형성된 산화 실리콘 막(505)을 밀착시켜 접합시킨다.
다음에, 유리 기판(500)에 점착된 단결정 실리콘 웨이퍼(501)를 500℃로 2시 간 가열 처리하여, 도 12(F)에 나타내는 바와 같이, 단결정 실리콘 웨이퍼(501)를 이온 주입층(504)에서 분리시킨다. 이렇게 함으로써, 유리 기판(500)에 단결정 실리콘 층(506)이 잔존한다. 단결정 실리콘 층(506)의 두께는 약 170 nm이다. 막(502, 503, 505)을 통하여 단결정 실리콘 층(506)이 고정된 유리 기판(500)을 SOI 기판(511)이라고 부르는 것으로 한다. 도 12(F)에서, 단결정 실리콘 웨이퍼(507)는 유리 기판(500)으로부터 분리된 단결정 실리콘 웨이퍼(501)를 나타낸다.
다음에, 도 12(G)에 나타내는 바와 같이, 레이저광(522)을 SOI 기판(511)의 단결정 실리콘 층(506)에 조사한다. 레이저 조사 처리에서, 레이저 발진기에는, 파장 308 nm의 빔을 발진하는 XeCl 엑시머 레이저를 사용한다. 레이저광(522)은, 펄스 폭이 25 나노초이고, 반복 주파수가 30 Hz이다. 광학계에 의하여, 레이저광의 피조사면에서의 빔 형상을 선 형상으로 집광하여, 레이저광(522)을 폭 방향(빔 형상의 단축 방향)으로 주사한다. SOI 기판(511)을 레이저 조사 장치의 스테이지에 설치하고, 스테이지를 이동시킴으로써, 화살표(523)로 나타내는 바와 같이, 레이저광(522)에 대하여 SOI 기판(511)을 이동시킴으로써 단결정 실리콘 층(506)을 레이저광(522)으로 주사한다. 여기서는, 레이저광(522)의 주사 속도를 1.0 mm/초로 하고, 레이저광(522)이 단결정 실리콘 층(506)의 동일 영역에 약 12 샷(shot) 조사되도록 한다.
또한, 레이저광(522)의 조사는 대기 분위기 및 질소 분위기에서 행하였다. 질소 분위기의 형성은, 대기 중에서 단결정 실리콘 층(506)에 레이저광(522)을 조사하고, 질소를, 단결정 실리콘 층(506)의 레이저광(522)이 조사되고 있는 영역에 분출함으로써 행하고 있다.
단결정 실리콘 층(506)에 레이저광(522)을 조사함으로써, 평탄화되고, 또한 결정성이 향상된 단결정 실리콘 층(508)이 형성된다(도 12(H) 참조). 또한, SOI 기판(512)은 레이저 조사 처리를 행한 후의 SOI 기판(511)이다.
다음에, 레이저광의 조사에 의하여 단결정 실리콘 층(506)이 재단결정화하는 것을 설명한다.
본 실시예에서는, 레이저 조사 처리를 하지 않는 단결정 실리콘 층(506)과, 레이저 조사 처리를 행한 단결정 실리콘 층(508)에 대하여, 표면의 전자 후방 산란 회절상(EBSP: Electron Back Scatter Diffraction Pattern)을 측정하였다. 도 13(A) 내지 도 13(C)는 측정 데이터로부터 얻어진 역극점도(逆極点圖)(IPF: Inverse Pole Figure) 맵(map)이다.
도 13(A)는 레이저 조사 전의 단결정 실리콘 층(506)의 IPF 맵이다. 도 13(B) 및 도 13(C)는 레이저 조사 처리 후의 단결정 실리콘 층(508)의 IPF 맵이고, 레이저 조사 처리의 분위기가 대기 분위기인 경우를 도 13(B)에 나타내고, 질소 분위기인 경우를 도 13(C)에 나타낸다.
도 13(D)는 결정의 각 면방위를 컬러 코드화하고, IPF 맵의 배색과 결정방위의 관계를 나타내는 컬러 코드 맵이다.
도 13(A) 내지 도 13(C)의 IPF 맵에 의하면, 레이저광을 조사하기 전과 조사한 후에서 단결정 실리콘 층(506)의 결정 방위가 흐트러지지 않고, 단결정 실리콘 층(506)의 표면의 면방위는 사용한 단결정 실리콘 웨이퍼(501)와 동일한 (100) 면 방위를 유지하고 있다. 또한, 레이저광을 조사하기 전과 조사한 후에서 단결정 실리콘 층(506)에 결정립계가 존재하지 않는 것을 알 수 있다. 이것은, 도 13(A) 내지 도 13(C)의 IPF 맵이 도 13(D)의 컬러 코드 맵의 (100) 방위를 나타내는 색(컬러 도면에서는 적색)으로 되는 1색의 4각 상(像)인 것으로부터 확인할 수 있다.
또한, 도 13(A) 내지 도 13(C)의 IPF 맵에 표시되는 점은, CI 값이 낮은 부분을 나타내고 있다. CI 값이란, 결정 방위를 결정하는 데이터의 신뢰성, 확실성을 나타내는 지표 값이다. 결정립계, 결정 결함 등으로 CI 값이 낮게 된다. 즉, CI 값이 낮은 부분이 적을 수록 완전성이 높은 결정 구조이며, 결정성이 우수하다고 평가할 수 있다.
EBSP의 측정에 의하여, 이하에 기재되는 것을 알 수 있다. 주 표면의 면 방위가 (100)인 단결정 실리콘 웨이퍼를 분리시킴으로써, 주 표면의 면 방위가 (100)인 단결정 실리콘 층(506)이 형성되는 것, 레이저광 조사 후의 단결정 실리콘 층(508)의 주 표면의 면 방위가 (100)으로 유지되어 있는 것, 또한 레이저광의 조사에 의하여, 단결정 실리콘 층(508)에는 입계가 형성되지 않는 것, 즉, 레이저 조사 처리는 단결정 실리콘 웨이퍼로부터 분리된 단결정 실리콘 층의 재단결정화 처리인 것을 알 수 있다.
다음에, 레이저광의 조사에 의하여, 단결정 실리콘 층(506)의 결정성을 향상시킬 수 있는 것을 설명한다. 여기서는, 레이저 조사 처리 전의 단결정 실리콘 층(506), 및 처리한 후의 단결정 실리콘 층(508)의 결정성을 비교하기 위하여, 라만 분광 측정을 행하였다.
도 14(A)는 레이저광의 에너지 밀도에 대한 라만 시프트의 변화를 나타내는 그래프이다. 도 14(B)는 레이저광의 에너지 밀도에 대한 라만 스펙트럼의 반값 전폭(FWHM: Full Width at Half Maximum)의 변화를 나타내는 그래프이다. 또한, 도 14(A) 및 도 14(B)에서, 에너지 밀도가 0 mJ/cm2인 데이터는 레이저광이 조사되기 전의 단결정 실리콘 층(506)의 측정 데이터이다.
라만 시프트의 피크 파수(波數)(피크 값이라고도 한다)는 결정 격자의 진동 모드로 결정되는 값이고, 결정 구조에 고유의 값이 된다. 내부 응력이 없는 단결정 실리콘의 라만 시프트는, 520.6 cm-1이다. 따라서, 도 14(A)에서는, 라만 시프트의 피크 값이 이 파수에 가까울 수록 단결정 실리콘 층(508)의 결정 구조가 단결정 실리콘에 가깝고, 결정성이 우수하다는 것을 나타낸다. 또한, 단결정에 압축 응력이 가해지면, 격자간 거리가 단축되기 때문에, 압축 응력의 크기에 비례하여, 피크 파수가 고파수 쪽으로 시프트한다. 역으로, 인장 응력이 가해지는 상태에서는, 그 응력의 크기에 비례하여 피크 파수는 저파수 쪽으로 시프트한다.
또한, 도 14(B)에 나타내는 FWHM이 작을 수록, 결정 상태에 흔들림이 적고, 균일한 것을 나타낸다. 시판되는 단결정 실리콘 웨이퍼의 FWHM은 2.5 cm-1 내지 3.0 cm-1 정도이고, 이 값에 가까울 수록 결정성이 단결정 실리콘 웨이퍼와 같이 균일한 결정 구조를 가지고 있는 것의 지표로 할 수 있다.
도 14(A) 및 도 14(B)의 라만 분광 측정 결과로부터, 레이저 조사 처리를 함 으로써, 가공되기 전의 단결정 실리콘 웨이퍼와 같은 정도의 결정성으로 회복시킬 수 있는 것을 알 수 있다.
다음에, 레이저광 조사에 의하여, 단결정 실리콘 층의 표면이 평탄화되는 것을 설명한다.
본 실시예에서는, 단결정 실리콘 층 표면의 평탄성을 평가하기 위하여, 광학 현미경에 의한 암시야(暗視野) 관찰 상(傷) 및 원자간 힘 현미경(AFM: Atomic Force Microscope)에 의한 상으로, SOI 기판의 단결정 실리콘 층의 표면을 관찰하였다. 각 현미경으로 관찰한 단결정 실리콘 층은, 레이저광 조사 전의 단결정 실리콘 층(506), 대기 분위기에서 레이저광이 조사된 단결정 실리콘 층(508), 및 질소 분위기에서 레이저광이 조사된 단결정 실리콘 층(508)이다. 도 15에, 광학 현미경으로 관찰한 암시야 상 및 원자간 힘 현미경에 의한 관찰 상(이하, AFM 상이라고 부른다)을 나타낸다.
광학 현미경에 의한 암시야 관찰은, 시료에 대하여 비스듬한 방향으로부터 광을 조명하여, 시료로부터의 산란광 및 회절광을 관찰하는 방법이다. 따라서, 시료의 표면이 평탄한 경우에는, 조명광의 산란이나 회절이 없기 때문에, 그 관찰 상은 흑색의 상(어두운 상)이 된다. 그래서, 본 실시예에서는, 단결정 실리콘 층의 평탄성의 평가를 하기 위하여, 이 암시야 관찰을 행하였다.
원자간 힘 현미경(AFM)에 의한 측정 조건은 이하와 같다.
AFM: Seiko Instruments Inc.제 주사형 프로브 현미경(모델: SPI3800N/SPA500)
측정 모드: 다이나믹 포스 모드(DFM 모드)
캔틸레버(cantilever): SI-DF40(실리콘 제, 스프링 정수 42 N/m, 공진 주파수 250 kHz 내지 390 kHz, 탐침(探針)의 선단의 곡률 R≤10 nm)
측정 면적: 90 μｍ×90 μｍ
측정점 수: 256점×256점
DFM 모드란, 어느 주파수(캔틸레버에 고유의 주파수)로 캔틸레버를 공진시킨 상태에서 캔틸레버의 진동 진폭이 일정하게 되도록 탐침과 시료의 거리를 제어하면서, 시료의 표면 형상을 측정하는 측정 모드를 의미한다. DFM 모드에서는, 시료의 표면과 캔틸레버가 비접촉이기 때문에, 시료의 표면이 손상되지 않고 원래의 형상을 유지한 채 측정할 수 있다.
또한, 도 15에 나타내는 현미경 관찰 상을 얻은 SOI 기판(511, 512)은, 도 13 및 도 14의 데이터를 얻은 SOI 기판(511, 512)과 일부 상이한 조건으로 제작한 것이다. 여기서는, 2종류의 기판을 구별하기 위하여, 도 15의 데이터를 얻은 SOI 기판(511, 512)을 각각 SOI 기판(511-2), SOI 기판(512-2)이라고 부르기로 한다.
SOI 기판(511-2)의 제작 공정에서는, 도 12(B)의 공정에서 산화질화 실리콘 막(502)을 두께 50 nm로 형성한다. 또한, 도 12(C)의 이온 주입층(504)을 형성하기 위하여, 수소 이온의 주입 공정을 1번 행하였다. 수소 이온의 가속 전압을 40 kV로 하고, 도즈량을 1.75×1016 ions/cm2로 한다. 도 12(F)의 공정에서, 단결정 실리콘 웨이퍼(501)를 분리시키기 위한 가열 처리는, 600℃로 20분 가열하고, 또한 가열 온도를 650℃로 상승시켜 6.5분 가열한다. SOI 기판(511-2)의 단결정 실리콘 층(506)의 막 두께는 120 nm 정도이다. 또한, 도 12(G)의 레이저광 조사 처리는, 레이저광의 조사 에너지 밀도 이외는, SOI 기판(511)과 동일하게 행하여, SOI 기판(512-2)을 제작하였다. 도 15에는, SOI 기판(511-2)에 대한 레이저광의 조사 에너지 밀도가 표시되어 있다.
도 15에는, 단결정 실리콘 층(506, 508)의 표면 거칠기를 나타낸다. 표면 거칠기로서, 평균 면 거칠기(Ra), 자승 평균 면 거칠기(RMS), 및 산곡(山谷)의 최대 고저차(P-V)(이하, 최대 고저차(P-V)라고 한다)를 산출한다. 이들의 값은, AFM 부속의 소프트웨어에 의하여, 도 15에 나타낸 AFM 상의 표면 거칠기 해석을 행함으로써 산출하였다.
도 15는, 단결정 실리콘 층(506)에 레이저광을 조사함으로써, 단결정 실리콘 층(506)이 평탄화되는 것을 나타내고 있다. 즉, 레이저광의 조사 에너지 밀도를 조절하여 SOI 기판의 단결정 반도체 층을 용융시킴으로써, 단결정 반도체 층의 재단결정화, 및 표면의 평탄화를 동시에 행할 수 있다. 즉, 유리 기판을 파손할 정도의 힘을 가하지 않고, 또한 스트레인 점(Strain Point)을 넘는 온도로 유리 기판을 가열하지 않고, SOI 기판의 단결정 실리콘 층의 평탄화가 가능하게 된다.
이하, 본 명세서에서 표면의 평탄성의 지표에 사용된 평균 면 거칠기(Ra), 자승 평균 면 거칠기(RMS), 및 산곡의 최대 고저차(P-V)에 대하여 설명한다.
평균 면 거칠기(Ra)란, JISB0601: 2001(ISO4287: 1997)로 정의되어 있는 중심선 평균 거칠기(Ra)를 측정 면에 대하여 적용할 수 있도록 3차원으로 확장한 것 이다. 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현할 수 있고, 하기 식 (a1)로 구할 수 있다.
Figure 112008020719089-pat00001
또한, 측정면 Z란, 전(全) 측정 데이터가 나타내는 면이고, 하기 식 (a2)의 함수로 표시할 수 있다.
Figure 112008020719089-pat00002
또한, 지정면이란, 거칠기 계측의 대상이 되는 면이고, 좌표 (X1, Y1), (X1, Y2), (X2, Y1), (X2, Y2)로 표시되는 4점에 의하여 둘러싸인 장방형의 영역이다. 지정면이 이상적으로 플랫인 것으로 한 때의 면적을 S0이라 한다. 따라서, S0은 하기 식 (a3)으로 얻어진다.
Figure 112008020719089-pat00003
또한, 기준면이란, 지정면의 높이의 평균치를 Z0이라 할 때, Z = Z0으로 표시되는 평면이다. 기준면은 XY 평면과 평행하게 된다. 평균치 Z0은 하기 식 (a4)로 구할 수 있다.
Figure 112008020719089-pat00004
자승 평균 면 거칠기(RMS)란, 단면 곡선에 대한 RMS를, 측정면에 대하여 적 용할 수 있도록, Ra와 유사하게 3차원으로 확장한 것이다. 기준면으로부터 지정면까지의 편차의 자승을 평균한 값의 평방근이라고 표현할 수 있고, 하기 식 (a5)로 구할 수 있다.
Figure 112008020719089-pat00005
산곡의 최대 고저차(P-V)란, 지정면에 있어서, 가장 높은 산정(山頂)의 표고 Zmax와 가장 낮은 곡저(谷底)의 표고 Zmin의 차이로 표현할 수 있고, 하기 식 (a6)으로 구할 수 있다.
Figure 112008020719089-pat00006
여기서 말하는 산정과 곡저란, JISB0601: 2001(ISO4287: 1997)로 정의되어 있는 [산정], [곡저]를 3차원으로 확장한 것이며, 산정이란 지정면의 산에서 표고가 가장 높은 곳, 곡저란 지정면에서 표고가 가장 낮은 곳으로 표현된다.
[실시예 2]
본 실시예에서는, 이온 주입층을 형성하는 방법에 대하여 설명한다.
이온 주입층의 형성은, 수소(H)에 유래하는 이온(이하, "수소 이온 종"이라고 부른다)을 가속시켜 반도체 기판에 조사함으로써 행할 수 있다. 보다 구체적으로는, 수소 가스 또는 수소를 조성에 포함하는 가스를 소스 가스(원재료)로서 사용하고, 소스 가스를 여기하여 수소 플라즈마를 발생시키고, 이 수소 플라즈마 중의 수소 이온 종을 반도체 기판에 대하여 조사함으로써, 반도체 기판 중에 이온 주입 층을 형성한다.
[수소 플라즈마 중의 이온]
상기한 바와 같은 수소 플라즈마 중에는, H+, H2 +, H3 +와 같은 수소 이온 종이 존재한다. 여기서, 각 수소 이온 종의 반응 과정(생성 과정, 소멸 과정)에 대하여, 이하에 반응식을 열거한다.
e + H → e + H+ + e ‥‥(1)
e + H2 → e + H2 + + e ‥‥(2)
e + H2 → e + (H2)* → e + H + H ‥‥(3)
e + H2 + → e + (H2 +)* → e + H+ + H ‥‥(4)
H2 + + H2 → H3 + + H ‥‥(5)
H2 + + H2 → H+ + H + H2 ‥‥(6)
e + H3 + → e + H+ + H + H ‥‥(7)
e + H3 + → H2 + H ‥‥(8)
e + H3 + → H + H + H ‥‥(9)
도 16에, 상기 반응의 일부를 모식적으로 나타낸 에너지 다이어그램을 나타낸다. 또한, 도 16에 나타내는 에너지 다이어그램은 모식도에 불과하고, 반응에 따른 에너지의 관계를 엄밀하게 규정하는 것은 아나라는 점을 유의하기 바란다.
[H3 +의 생성 과정]
상기한 바와 같이, H3 +는, 주로 반응식 (5)로 표시되는 반응 과정에 의하여 생성된다. 한편, 반응식 (5)와 경합하는 반응으로서, 반응식 (6)으로 표시되는 반응 과정이 존재한다. H3 +가 증가하기 위해서는, 적어도, 반응식 (5)의 반응이 반응식 (6)의 반응보다 많이 일어날 필요가 있다(또한, H3 +가 감소하는 반응으로서는 그 외에도, 반응식 (7) 내지 반응식 (9)가 존재하므로, 반응식 (5)의 반응이 반응식 (6)의 반응보다 많다고 하여도, 반드시 H3 +가 증가하지는 않는다). 반대로, 반응식 (5)의 반응이 반응식 (6)의 반응보다 적은 경우에는, 플라즈마 중에서의 H3 +의 비율은 감소한다.
각 반응식에서, 우변(가장 오른쪽에 있는 변)의 생성물의 증가량은 좌변(가장 왼쪽에 있는 변)에 나타내는 원료의 밀도나, 그 반응에 따른 속도 계수 등에 의존한다. 여기서, H2 +의 운동 에너지가 약 11 eV보다 작은 경우에는, 반응식 (5)의 반응이 주요하게 되고(즉, 반응식 (5)에 따른 속도 계수가 반응식 (6)에 따른 속도 계수와 비교하여 충분히 크게 되고), H2 +의 운동 에너지가 약 11 eV보다 큰 경우에는 반응식 (6)의 반응이 주요하게 되는 것이 실험적으로 확인되어 있다.
하전(荷電) 입자는 전장(電場)으로부터 힘을 받아 운동 에너지를 얻는다. 이 운동 에너지는, 전장에 의한 포텐셜 에너지의 감소량에 대응한다. 예를 들어, 어떤 하전 입자가 다른 입자와 충돌할 때까지의 사이에 얻는 운동 에너지는, 그 이동에 의하여 상실한 포텐셜 에너지와 동일하다. 즉, 전장 중에서, 다른 입자와 충돌하지 않고 긴 거리를 이동할 수 있는 상황에서는, 그렇지 않은 상황과 비교하여, 하전 입자의 운동 에너지(의 평균)는 크게 되는 경향이 있다. 이와 같이, 하전 입자의 운동 에너지기 증대하는 경향은, 입자의 평균 자유 행정(mean free path)이 큰 상황, 즉, 압력이 낮은 상황에서 일어날 수 있다.
또한, 평균 자유 행정이 작아도, 그 동안에 큰 운동 에너지를 얻을 수 있는 상황이면, 하전 입자의 운동 에너지는 커지는 경우가 있다. 즉, 평균 자유 행정이 작아도, 2점간의 전위차가 큰 상황이면, 하전 입자가 가지는 운동 에너지는 커진다고 할 수 있다.
그 논리를 H2 +에 적용한다. 플라즈마 생성 체임버 내와 같이 전장의 존재를 전제로 하면, 상기 체임버 내의 압력이 낮은 상황에서는 H2 +의 운동 에너지는 커지 고, 상기 체임버 내의 압력이 높은 상황에서는 H2 +의 운동 에너지는 작아진다. 즉, 체임버 내의 압력이 낮은 상황에서는 반응식 (6)의 반응이 주요하게 되므로, H3 +는 감소하는 경향이 되고, 체임버 내의 압력이 높은 상황에서는 반응식 (5)의 반응이 주요하게 되므로, H3 +는 증가하는 경향이 된다. 또한, 플라즈마 생성 영역에서의 전장(또는 전계)이 강한 상황, 즉, 어느 2점간의 전위차가 큰 상황에서는, H2 +의 운동 에너지는 커지고, 반대의 상황에서는, H2 +의 운동 에너지는 작아진다. 즉, 전장이 강한 상황에서는 반응식 (6)의 반응이 주요하게 되므로, H3 +는 감소하는 경향이 되고, 전장이 약한 상황에서는 반응식 (5)의 반응이 주요하게 되므로, H3 +는 증가하는 경향이 된다.
[이온 원(源)에 의한 차이]
여기서, 이온 종의 비율(특히 H3 +의 비율)이 다른 예를 나타낸다. 도 17은, 100% 수소 가스(이온 원의 압력 : 4.7×10-2 Pa)로부터 생성되는 이온의 질량 분석 결과를 나타내는 그래프이다. 가로 축은 이온의 질량이다. 스펙트럼 중, 질량 1, 질량 2, 질량 3의 피크는 각각 H+, H2 +, H3 +에 대응한다. 세로 축은, 스펙트럼의 강 도이고, 이온의 개수에 대응한다. 도 17에서는, 질량이 다른 이온의 수량을, 질량 3의 이온을 100으로 한 경우의 상대 비로 나타내고 있다. 도 17를 보면, 상기 이온 원에 의하여 생성되는 이온의 비율은, H+ : H2 + : H3 + = 1 : 1 : 8 정도가 되는 것을 알 수 있다. 또한, 이와 같은 비율의 이온은, 플라즈마를 생성하는 플라즈마 소스부(이온 원)와, 이 플라즈마로부터 이온 빔을 추출하기 위한 인출(引出) 전극 등으로 구성되는 이온 도핑 장치를 사용하여도 얻을 수 있다.
도 18은 도 17과는 다른 이온 원을 사용한 경우이고, 이온 원의 압력이 대략 3×10-3 Pa일 때, PH3로부터 생성한 이온의 질량 분석 결과를 나타내는 그래프이다. 이 질량 분석 결과는 수소 이온 종에 착안한 것이다. 또한, 질량 분석은, 이온 원으로부터 추출된 이온을 측정함으로써 행하였다. 도 17과 마찬가지로, 도 18의 그래프의 가로 축은 이온의 질량을 나타내고, 질량 1, 질량 2, 질량 3의 피크는 각각 H+, H2 +, H3 +에 대응한다. 세로 축은 이온의 수량에 대응하는 스펙트럼의 강도이다. 도 18을 보면, 플라즈마 중의 이온의 비율은 H+ : H2 + : H3 + = 37 : 56 : 7 정도인 것을 알 수 있다. 또한, 도 18은 소스 가스가 PH3인 경우의 데이터이지만, 소스 가스로서 100% 수소 가스를 사용한 경우도, 수소 이온 종의 비율은 같은 정도가 된다.
도 18의 데이터를 얻은 이온 원의 경우에는, H+, H2 + 및 H3 + 중 H3 +가 7% 정도밖에 생성되지 않는다. 한편, 도 17의 데이터를 얻은 이온 원의 경우에는, H3 +의 비율을 50% 이상(도 17의 데이터에서는 80% 정도)으로 할 수 있다. 이것은, 상기 [H3 +의 생성 과정]의 고찰에서 밝혀진 체임버 내의 압력 및 전장에 기인하는 것으로 생각된다.
[H3 + 조사 메커니즘]
도 17과 같은 복수의 이온 종을 포함하는 플라즈마를 생성하고, 생성된 이온 종을 질량 분리하지 않고 반도체 기판에 조사하는 경우, 반도체 기판의 표면에는, H+, H2 +, H3 +의 각 이온이 조사된다. 이온의 조사로부터 이온 주입층의 형성까지의 메커니즘을 재현하기 위하여, 이하의 5 종류의 모델(모델 1 내지 모델 5)을 고찰한다.
1. 조사되는 이온 종이 H+이고, 조사 후에도 H+(H)인 경우
2. 조사되는 이온 종이 H2 +이고, 조사 후에도 그대로 H2 +(H2)인 경우
3. 조사되는 이온 종이 H2 +이고, 조사 후에 2개의 H(H+)로 분열하는 경우
4. 조사되는 이온 종이 H3 +이고, 조사 후에도 그대로 H3 +(H3)인 경우
5. 조사되는 이온 종이 H3 +이고, 조사 후에 3개의 H(H+)로 분열하는 경우.
[시뮬레이션 결과와 실측 값의 비교]
상기 모델 1 내지 모델 5에 의거하여, 수소 이온 종을 Si 기판에 조사하는 시뮬레이션을 행하였다. 시뮬레이션용의 소프트웨어로서, SRIM(the Stopping and Range of Ions in Matter)을 사용하였다. SRIM은, 몬테카를로법(Monte Carlo method)에 의한 이온 도입 과정의 시뮬레이션 소프트웨어로서, TRIM(the Transport of Ions in Matter)의 개량판(改良版)이다. 또한, SRIM은, 비정질 구조를 대상으로 하는 소프트웨어이지만, 고(高)에너지, 고도즈의 조건으로 수소 이온 종을 조사하는 경우에는, SRIM을 적용할 수 있다. 그 이유는, 수소 이온 종과 Si 원자의 충돌에 의하여, Si 기판의 결정 구조가 비단결정 구조로 변화하기 때문이다.
이하에 시뮬레이션 결과에 대하여 설명한다. 또한, 본 실시예의 시뮬레이션에서는, 모델 2를 사용하는 계산에서는 H2 +를 질량이 2배인 H+로 바꾸어 계산하였다. 또한, 모델 3을 사용하는 계산에서는 H2 +를 운동 에너지가 1/2인 H+로 바꾸어 계산하고, 모델 4에서는 H3 +를 질량이 3배인 H+로 바꾸어 계산하고, 모델 5에서는 H3 +를 운동 에너지가 1/3인 H+로 바꾸어 계산하였다.
상기 모델 1 내지 모델 5를 사용하고, 가속 전압 80 kV로 수소 이온 종을 Si 기판에 조사한 경우(H 원자 환산으로 10만개 이온을 조사한 경우)에 대하여, 각각 Si 기판 중의 수소 원소(H)의 깊이 방향의 분포를 계산하였다. 도 19에 그 계산 결과를 나타낸다. 또한, 도 19에 Si 기판 중의 수소 원소(H)의 깊이 방향의 분포의 실측 값도 나타낸다. 이 실측 값은, SIMS(Secondary Ion Mass Spectroscopy)에 의하여 실측한 데이터(이하, SIMS 데이터라고 부른다)이다. SIMS로 측정한 시료는, 도 17의 데이터를 측정한 조건으로 생성한 수소 이온 종(H+, H2 +, H3 +)을 가속 전압 80 kV로 조사한 Si 기판이다.
도 19에서, 모델 1 내지 모델 5를 사용한 계산 값의 그래프의 세로 축은, 각각 수소 원자의 개수를 나타내는 오른쪽 세로 축이다. SIMS 데이터의 그래프의 세로 축은, 수소 원자의 농도로 나타내는 왼쪽 세로 축이다. 계산 값 및 SIMS 데이터의 가로 축은 양쪽 모두 Si 기판 표면으로부터의 깊이를 나타낸다.
실측 값인 SIMS 데이터와 계산 값을 비교하면, 모델 2 및 모델 4는 분명히 그래프의 SIMS 데이터의 피크로부터 벗어나 있고, 또한, SIMS 데이터에는 모델 3에 대응하는 피크는 존재하지 않는다. 따라서, 모델 2 내지 모델 4의 기여는, 모델 1 및 모델 5의 기여보다 상대적으로 작은 것을 알 수 있다. 이온의 운동 에너지가 KeV 정도인 한편, H-H의 결합 에너지는 수 eV 정도에 불과한 것을 생각하면, 모델 2 및 모델 4의 기여가 작은 이유는, Si 원소와의 충돌에 의하여 대부분의 H2 + 또는 H3 +가 H+ 또는 H로 분리하여 있기 때문이라고 생각된다.
따라서, 모델 2 내지 모델 4는 이하의 고찰에서는 고려하지 않는다. 다음에, 모델 1 및 모델 5를 사용하고, 가속 전압 80 kV, 60 kV, 및 40 kV로, 수소 이온 종을 Si 기판에 조사한 경우(H 원자 환산으로 10만개 이온을 조사한 경우)를 시뮬레이션한 결과를 설명한다.
도 20 내지 도 22에, Si 기판 중의 수소(H)의 깊이 방향의 분포를 계산한 결과를 나타낸다. 도 20, 도 21 및 도 22에는, 각각 가속 전압이 80 kV, 60 kV, 및 40 kV인 경우의 계산 결과가 나타내어져 있다. 또한, 도 20 내지 도 22에는, 실측 값인 SIMS 데이터, 및 SIMS 데이터에 피팅(fitting)시킨 그래프(이하, 피팅 함수라고 기재한다)도 나타내고 있다. SIMS로 측정한 시료는, 도 17의 데이터를 측정한 조건으로 생성한 수소 이온 종(H+, H2 +, H3 +)을 가속 전압 80 kV, 60 kV, 또는 40 kV로 가속시켜 조사한 Si 기판이다. 또한, 모델 1 및 모델 5를 사용하여 행한 계산 값의 그래프의 세로 축은 오른쪽 세로 축의 수소 원자의 개수이고, SIMS 데이터 및 피팅 함수의 그래프의 세로 축은 왼쪽 세로 축의 수소 원자의 농도이다. 또한, 각 그래프의 가로 축은 Si 기판 표면으로부터의 깊이를 나타내고 있다.
여기서는, 피팅 함수를, 모델 1 및 모델 5를고려하여 이하의 계산식 (b1)을 사용하여 구하고 있다. 계산식 (b1) 중에서, X, Y는 피팅 파라미터이고, V는 체적이다.
[피팅 함수] = X/V×[모델 1의 데이터]+Y/V×[모델 5의 데이터] ‥‥(b1)
피팅 함수의 결정에는, 실제로 조사되는 이온 종의 비율(H+ : H2 + : H3 + = 1 : 1 : 8 정도, 도 17 참조)을 고려하면, H2 +의 기여(즉, 모델 3)에 대해서도 고려하여야 하지만, 이하에 나타내는 이유로, 여기서는 H2 +의 기여를 제외한다.
모델 3에 표시되는 조사 과정에서 도입되는 수소는 모델 5의 조사 과정과 비교하여 미량이므로, 제외하여도 큰 영향은 없다(SIMS 데이터에 대응하는 피크가 나타나지 않는다. 도 19 참조).
모델 3에 의한 Si 기판 중의 수소 원소의 깊이 방향 프로파일은 모델 5의 깊이 방향 프로파일과 피크 위치가 가깝기 때문에(도 19 참조), 모델 3의 기여는, 모델 5의 조사 과정에서 생기는 채널링(결정의 격자 구조에 기인하는 원소의 이동)에 의하여 특징이 불분명하게 될 가능성이 높다. 즉, 모델 3의 피팅 파라미터를 견적하는 것이 어렵다. 이 이유는, 본 시뮬레이션이 비정질 Si를 전제로 하고, 결정성에 기인하는 영향을 고려하지 않기 때문이다.
도 23에, 계산식 (b1)의 피팅 파라미터를 나타낸다. 어느 가속 전압에서도, Si 기판에 도입되는 H의 개수의 비는, [모델 1] : [모델 5] = 1 : 42 내지 1 : 45 정도(모델 1에서의 H의 개수를 1로 한 경우, 모델 5에서의 H의 개수는 42 이상 45 이하 정도)이며, 조사되는 이온 종의 개수의 비는, [H+(모델 1)] : [H3 +(모델 5)] = 1 : 14 내지 1 : 15 정도(모델 1에서의 H+의 개수를 1로 한 경우, 모델 5에서의 H3 +의 개수는 14 이상 15 이하 정도)이다. 모델 3을 고려하지 않거나 비정질 Si로 가정하여 계산한 것 등을 고려하면, 도 23에 나타내는 비는, 실제 조사에 따른 수소 이온 종의 비(H+ : H2 + : H3 + = 1 : 1 : 8 정도, 도 17 참조)에 가까운 값을 얻었다고 할 수 있다.
[H3 +를 사용하는 효과]
도 17에 나타내는 바와 같은 H3 +의 비율을 높인 수소 이온 종을 기판에 조사함으로써, H3 +에 기인하는 복수의 메리트를 누릴 수 있다. 예를 들어, H3 +는 H+나 H 등으로 분리하여 기판 내에 도입되기 때문에, 주로 H+ 또는 H2 +를 조사하는 경우와 비교하여, 이온 도입 효율을 향상시킬 수 있다. 그 결과, SOI 기판의 생산성 향상을 도모할 수 있다. 또한, 마찬가지로, H3 +가 분리한 후의 H+나 H의 운동 에너지는 작아지는 경향이 있으므로, 얇은 반도체 층의 제작에 적합하다.
또한, 본 실시예에서는, H3 +를 효율적으로 조사하기 위하여, 도 17에 나타내는 바와 같은 수소 이온 종을 조사 가능한 이온 도핑 장치를 사용하는 방법에 대하여 설명하고 있다. 이온 도핑 장치는 저렴하고, 대면적 처리에 뛰어나기 때문에, 이와 같은 이온 도핑 장치를 사용하여 H3 +를 조사함으로써, 반도체 특성의 향상, 및 SOI 기판의 대면적화, 저비용화, 생산성의 향상 등의 현저한 효과를 얻을 수 있다. 한편, H3 +의 조사를 우선적으로 생각한다면, 이온 도핑 장치를 사용하는 것에 한정하여 해석할 필요는 없다.
도 1은 SOI 기판의 구성을 나타내는 단면도.
도 2는 SOI 기판의 구성을 나타내는 단면도.
도 3은 SOI 기판의 구성을 나타내는 단면도.
도 4(A)∼도 4(C)는 SOI 기판의 제작방법을 설명하는 단면도.
도 5(A) 및 도 5(B)는 SOI 기판의 제작방법을 설명하는 단면도.
도 6(A)∼도 6(C)는 SOI 기판의 제작방법을 설명하는 단면도.
도 7(A) 및 도 7(B)는 SOI 기판의 제작방법을 설명하는 단면도.
도 8(A)∼도 8(E)는 SOI 기판을 사용한 반도체 장치의 제작방법을 설명하는 단면도.
도 9(A) 및 도 9(B) 기판을 사용한 반도체 장치의 제작방법을 설명하는 단면도.
도 10은 SOI 기판을 사용하여 제작되는 마이크로프로세서의 구성을 나타내는 블록도.
도 11은 SOI 기판을 사용하여 제작되는 RFCPU의 구성을 나타내는 블록도.
도 12(A)∼도 12(H)는 실시예 1의 SOI 기판의 제작방법을 설명하는 단면도.
도 13(A)∼도 13(D)는 EBSP로부터 얻어진 단결정 실리콘 층의 IPF 맵(map).
도 14(A)는 레이저광의 에너지 밀도에 대한 단결정 실리콘 층의 라만 시프트 피크 파수(波數)의 그래프이고, 도 14(B)는 레이저광의 에너지 밀도에 대한 단결정 실리콘 층의 라만 스펙트럼의 반값 전폭의 그래프.
도 15는 단결정 실리콘 층 표면의 관찰 상(像). 광학 현미경에 의한 암시야 상, 및 원자간 힘 현미경에 의한 관찰 상(AFM 상). AFM 상으로부터 산출된 표면 거칠기.
도 16은 수소 이온 종(種)의 에너지 다이어그램.
도 17은 이온의 질량 분석 결과를 나타내는 그래프.
도 18은 이온의 질량 분석 결과를 나타내는 그래프.
도 19는 가속 전압이 80 kV인 경우의 수소 원소의 깊이 방향의 프로파일(계산 값 및 실측 값)의 그래프.
도 20은 가속 전압이 80 kV인 경우의 수소 원소의 깊이 방향의 프로파일(계산 값, 실측 값, 및 피팅(fitting) 함수)의 그래프.
도 21은 가속 전압이 60 kV인 경우의 수소 원소의 깊이 방향의 프로파일(계산 값, 실측 값, 및 피팅 함수)의 그래프.
도 22는 가속 전압이 40 kV인 경우의 수소 원소의 깊이 방향의 프로파일(계산 값, 실측 값, 및 피팅 함수)의 그래프.
도 23은 도 20 내지 도 22에 나타내는 피팅 함수의 피팅 파라미터(수소 원소 비율 및 수소 이온 종 비율)의 표.
<도면의 주요 부분에 대한 부호의 설명>
100: 베이스 기판 102: 반도체 층
104: 제 1 접합층

Claims (26)

  1. SOI 기판을 제작하는 방법으로서,
    반도체 기판에 이온 주입층을 형성하는 단계;
    실리콘 소스 가스로서 유기 실란을 사용하여 화학 기상 성장법에 의해 상기 반도체 기판 위에 산화 실리콘 막을 형성하는 단계;
    상기 산화 실리콘 막을 사이에 두고 상기 반도체 기판을 베이스 기판에 접합하는 단계;
    상기 반도체 기판을 가열하여 상기 이온 주입층에서 상기 반도체 기판의 일부를 분리시킴으로써, 상기 베이스 기판 위에 반도체 층을 형성하는 단계; 및
    상기 반도체 층이 적어도 부분적으로 용융되도록 상기 반도체 층에 레이저 빔을 조사하는 단계를 포함하고,
    상기 산화 실리콘 막을 형성하기 전에, 상기 반도체 기판에 상기 이온 주입층이 형성되고,
    상기 산화 실리콘 막을 형성하기 위한 가열 온도는 상기 이온 주입층에 주입된 이온들이 이탈하지 않는 온도이고, 상기 반도체 기판의 상기 일부를 분리하기 위한 가열 온도는 상기 이온 주입층에 주입된 상기 이온들이 이탈하는 온도인, SOI 기판의 제작방법.
  2. 제 1 항에 있어서, 상기 이온 주입층을 형성하기 전에 상기 반도체 기판 위에 절연층을 형성하는 단계를 더 포함하는, SOI 기판의 제작방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 산화 실리콘 막을 형성하기 위한 상기 가열 온도는 350℃ 이하이고, 상기 반도체 기판의 상기 일부를 분리하기 위한 상기 가열 온도는 400℃ 이상인, SOI 기판의 제작방법.
  7. 삭제
  8. 제 1 항에 있어서, 상기 이온 주입층은, 소스 가스로부터 생성된 상기 이온들을 질량 분리하고, 질량 분리한 이온들을 상기 반도체 기판에 조사함으로써 형성되는, SOI 기판의 제작방법.
  9. 삭제
  10. 삭제
  11. SOI 기판을 제작하는 방법으로서,
    소스 가스로서 할로겐 가스로부터 생성된 이온들을 반도체 기판에 조사한 다음, 소스 가스로서 수소 가스로부터 생성된 수소 분자 이온들을 상기 반도체 기판에 조사함으로써, 상기 반도체 기판에 이온 주입층을 형성하는 단계;
    상기 반도체 기판 위에 접합층을 형성하는 단계;
    상기 접합층을 사이에 두고 상기 반도체 기판을 베이스 기판에 접합하는 단계;
    상기 반도체 기판을 가열하여 상기 이온 주입층에서 상기 반도체 기판의 일부를 분리시킴으로써, 상기 베이스 기판 위에 반도체 층을 형성하는 단계; 및
    상기 반도체 층이 적어도 부분적으로 용융되도록 상기 반도체 층에 레이저 빔을 조사하는 단계를 포함하고,
    상기 접합층을 형성하기 전에, 상기 반도체 기판에 상기 이온 주입층이 형성되고,
    상기 접합층을 형성하기 위한 가열 온도는 상기 이온 주입층에 주입된 이온들이 이탈하지 않는 온도이고, 상기 반도체 기판의 상기 일부를 분리하기 위한 가열 온도는 상기 이온 주입층에 주입된 상기 이온들이 이탈하는 온도인, SOI 기판의 제작방법.
  12. 제 11 항에 있어서, 상기 베이스 기판 위에 절연층을 형성하는 단계를 더 포함하는, SOI 기판의 제작방법.
  13. 삭제
  14. 제 1 항에 있어서, 상기 이온 주입층은, 수소 가스, 희가스, 할로겐 가스 및 할로겐 화합물 가스로 이루어진 군에서 선택된 1종 또는 복수 종류의 가스를 함유하는 소스 가스를 여기하여 이온들을 생성하고, 상기 이온들을 상기 반도체 기판에 조사함으로써 형성되는, SOI 기판의 제작방법.
  15. 삭제
  16. 제 14 항에 있어서, 상기 이온 주입층은, 상기 소스 가스로부터 생성된 상기 이온들을 질량 분리하고, 질량 분리한 이온들을 상기 반도체 기판에 조사함으로써 형성되는, SOI 기판의 제작방법.
  17. 삭제
  18. 제 1 항에 있어서, 상기 이온 주입층은, 수소 가스를 여기하여 H3 + 이온들을 포함하는 이온들을 생성하고, 상기 이온들을 상기 반도체 기판에 조사함으로써 형성되는, SOI 기판의 제작방법.
  19. SOI 기판을 제작하는 방법으로서,
    반도체 기판에 이온 주입층을 형성하는 단계;
    상기 반도체 기판 위에 접합층을 형성하는 단계;
    상기 접합층을 사이에 두고 상기 반도체 기판을 베이스 기판에 접합하는 단계;
    상기 반도체 기판을 가열하여 상기 이온 주입층에서 상기 반도체 기판의 일부를 분리시킴으로써, 상기 베이스 기판 위에 반도체 층을 형성하는 단계; 및
    상기 반도체 층이 적어도 부분적으로 용융되도록 상기 반도체 층에 레이저 빔을 조사하는 단계를 포함하고,
    상기 접합층을 형성하기 전에, 상기 반도체 기판에 상기 이온 주입층이 형성되고,
    상기 접합층을 형성하기 위한 가열 온도는 상기 이온 주입층에 주입된 이온들이 이탈하지 않는 온도이고, 상기 반도체 기판의 상기 일부를 분리하기 위한 가열 온도는 상기 이온 주입층에 주입된 상기 이온들이 이탈하는 온도이고,
    상기 이온 주입층은, 수소 가스를 여기하여 H3 + 이온들을 포함하는 이온들을 생성하고, 상기 이온들을 상기 반도체 기판에 조사함으로써 형성되는, SOI 기판의 제작방법.
  20. 제 19 항에 있어서, 상기 이온 주입층을 형성하기 전에 상기 반도체 기판 위에 절연층을 형성하는 단계를 더 포함하는, SOI 기판의 제작방법.
  21. 제 2 항, 제 12 항, 및 제 20 항 중 어느 한 항에 있어서, 상기 절연층은, 질화 실리콘 막과 질화산화 실리콘 막 중의 적어도 하나를 포함하는 단층막, 또는 2층 이상의 막을 적층하여 형성된 다층막인, SOI 기판의 제작방법.
  22. 삭제
  23. 제 19 항에 있어서, 상기 접합층을 형성하기 위한 상기 가열 온도는 350℃ 이하이고, 상기 반도체 기판의 상기 일부를 분리하기 위한 상기 가열 온도는 400℃ 이상인, SOI 기판의 제작방법.
  24. 삭제
  25. 제 19 항에 있어서, 생성된 상기 이온들이 H+ 이온들과 H2 + 이온들을 더 포함하고,
    H+, H2 +, 및 H3 +의 총량에 대한 H3 + 이온들의 비율이 70% 이상인, SOI 기판의 제작방법.
  26. 제 1 항에 있어서, 상기 이온 주입층은, 수소 가스를 여기하여 H2 + 이온들을 포함하는 이온들을 생성하고, 상기 이온들을 상기 반도체 기판에 조사함으로써 형성되는, SOI 기판의 제작방법.
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