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JP2000021782A - 単結晶シリコン層の形成方法及び半導体装置の製造方法 - Google Patents

単結晶シリコン層の形成方法及び半導体装置の製造方法

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JP2000021782A
JP2000021782A JP18446798A JP18446798A JP2000021782A JP 2000021782 A JP2000021782 A JP 2000021782A JP 18446798 A JP18446798 A JP 18446798A JP 18446798 A JP18446798 A JP 18446798A JP 2000021782 A JP2000021782 A JP 2000021782A
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crystal silicon
silicon layer
substrate
forming
single crystal
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JP18446798A
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Hisayoshi Yamoto
久良 矢元
Hideo Yamanaka
英雄 山中
Yuichi Sato
勇一 佐藤
Hajime Yagi
肇 矢木
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【課題】 歪点が比較的低い大型のガラス基板であって
も低温で均一にシリコン層をエピタキシャル成長させ、
高速で大電流密度の半導体素子を作り込むことのできる
方法を提供すること。 【解決手段】 絶縁基板１に形成した段差４をシードに
して触媒ＣＶＤ法によって単結晶シリコンを堆積させ、
シリコンエピタキシャル層７を形成する方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、単結晶シリコン層
の形成方法及び半導体装置の製造方法に関し、特に絶縁
基板上にエピタキシャル成長させた単結晶シリコン層を
能動領域に用いる絶縁ゲート型電界効果トランジスタな
どの半導体素子の製造に好適な方法に関するものであ
る。
【０００２】
【従来の技術】従来、基板上に形成した単結晶シリコン
層を用いたＭＯＳＦＥＴ（Metal-oxide-semiconductor
field effect transistor)であるＴＦＴ（薄膜トランジ
スタ）は、ポリシリコン層を用いたものと比べて、数倍
も大きい電子移動度を有し、高速動作に好適であること
が知られている（文献，R.P.Zingg et al,"First MOSt
ransistors on Insulator by Silicon Saturated Liqui
d Solution Epitaxy".IEEE ELECTRON DEVICE LETTERS.V
OL.13,NO.5,MAY 1992 p294-6. 、特公平4-57098 号公
報、松村 正清、" 薄膜トランジスタ" 応用物理、第65
巻 第8 号(1996)pp842-848,参照) 。
【０００３】こうした半導体素子において、単結晶シリ
コン層を基板上に形成するために、以下の種々の成膜技
術（１）〜（５）が知られている。
【０００４】（１）温度約８００〜１２００℃、水素雰
囲気、１００〜７６０Ｔｏｒｒで、シラン、ジクロルシ
ラン、トリクロルシラン、四塩化シリコンを分解させて
単結晶シリコンを成長させる。
【０００５】（２）単結晶シリコン基板をシードにし
て、９２０〜９３０℃に加熱されたインジウム・シリコ
ン溶液又はインジウム・ガリウム・シリコン溶液から、
冷却処理によりシリコンエピタキシー層を形成し、この
層の上にシリコン半導体層を作成する。（文献１，Soo
Hong Lee,"VERY-LOW-TEMPERATURE LIQUID-PHASE EPITAX
IAL GROWTH OF SILICON".MATERIALS LETTERS. Vol.9.N
o.2,3(Jan.,1990)pp53-56. 文献2,R.Bergmann et al,"M
OS transistors with epitaxial Si,laterally grown o
ver SiO/Sub 2/ by liquid phase epitaxy."J.Applied
Physics A,vol.A54,no.1 p.103-5.文献3,R.P.Zingg et
al,"First MOS transistors on Insulatorby Silicon S
aturated Liquid Solution Epitaxy."IEEE ELECTRON DE
VICE LETTERS.VOL.13,NO.5,MAY 1992 p294-6.)
【０００６】（３）サファイア基板上にシリコンをエピ
タキシャル成長させる。（文献4,G.A.Garcia,R.E.Reed
y,and M.L.Burger,"High-quality CMOS in thin (100n
m)silicon on sapphire,"IEEE ELECTRON DEVICE LETTER
S.VOL.9,pp32-34,Jan.1988.)
【０００７】（４）酸素イオン注入法により、絶縁基板
上にシリコン層を形成する。（文献5,K.Izumi,M.Doken,
and H.Ariyoshtl,"CMOS device fabrication on buried
SiO2 layers formed by oxygen implantation into si
licon,"Electron.Lett.,vol.14,no.18,pp593-594,Aug.1
978.)
【０００８】（５）石英基板の上にステップを形成し、
この上にポリシリコン層を形成し、次にこれをレーザー
光やストリップヒータで１４００℃以上に加熱する。加
熱されたポリシリコン層は、石英基板上に形成されたス
テップを核にして、エピタキシャル成長層を形成する。
（文献6,古川 静二郎,"グラフォエピタキシー" 、電子
通信学会誌、Vol.66,No.5,pp486-489.(1983.May). 文献
7,Geis,M.W.,et al.:"Crystallographic orientation o
f silicon on an amorphous substrate usingan artifi
cial-relief grating and laser crystallization",App
l.Phys.Letter,35,1,pp71-74(July 1979). 文献8,Geis,
M.W.,et al.:"Silicon graphoepitaxy",Jpn.J.Appl.Phy
s.,Suppl.20-1,pp.39-42(1981).)
【０００９】
【発明が解決しようとする課題】しかしながら、これま
での公知技術においては、化学反応／単結晶成長に要す
るエネルギーは、全て熱エネルギー（加熱）の形で、供
給されているので、エピタキシー温度を約８００℃から
大幅に低下させることができない。従って、歪点が比較
的低く、しかも大型のガラス板上に、シリコンエピタキ
シー層を形成できる技術は存在しない。また、ガラス板
上にステップを形成し、これをエピタキシャル成長の核
にしてシリコンを成長させる技術において、シリコンを
低温でかつ均一にエピタキシャル成長させることはでき
ない。
【００１０】本発明の目的は、歪点が比較的低い大型の
ガラス基板であっても低温で均一にシリコン層をエピタ
キシャル成長させ、高速で大電流密度の半導体素子を作
り込むことのできる方法を提供することにある。
【００１１】
【課題を解決するための手段】即ち、本発明は、基板上
に段差を形成する工程と、前記段差を含む前記基板上に
触媒ＣＶＤ法によって単結晶シリコン層を所定厚さに形
成する工程とを有する、単結晶シリコン層の形成方法に
係るものである。
【００１２】また、本発明は、上記の前記単結晶シリコ
ン層を形成する工程に加えて、その後に、前記単結晶シ
リコン層に所定の処理を施して半導体素子を作製する工
程を更に有する半導体装置の製造方法も提供するもので
ある。
【００１３】本発明の方法によれば、基板に形成した段
差をシードにして触媒ＣＶＤ法によって単結晶シリコン
の堆積（エピタキシャル成長）を行なっているので、次
の（Ａ）〜（Ｃ）に示す顕著な作用効果を得ることがで
きる。
【００１４】（Ａ）上記した段差をシリコンエピタキシ
ーの核として用い、かつこの段差上に、触媒ＣＶＤ法
（触媒を用いた化学的気相成長：基板温度２００〜８０
０℃、特に２００〜６００℃）という低温成膜技術で形
成できるから、基板上に低温でシリコン単結晶膜を均一
に形成することができる。
【００１５】（Ｂ）従って、基板として石英ガラスは勿
論、歪点の比較的低いガラス基板やセラミックス基板な
どの入手し易く、低コストで物性も良好な基板を用いる
ことができ、また基板の長尺化（１００ｍ以上）、大型
化（１ｍ2 以上）も可能となる。
【００１６】（Ｃ）ガラス基板等の上に低温で形成した
シリコン単結晶薄膜の電子移動度は、５４０ｃｍ2 ／ｖ
・ｓｅｃ（前述の文献３）であって、シリコン基板並の
大きな値が得られるため、高速で大電流密度のトップゲ
ート型、ボトムゲート型、デュアルゲート型のＬＣＤ
（液晶表示装置）用ＴＦＴをはじめ、ＥＬ（エレクトロ
ルミネセンス素子）、ＦＥＤ（電界放出型表示素子）用
のトランジスタや、高性能のダイオード、太陽電池、キ
ャパシタ、抵抗等の半導体素子、或いはこれらを集積し
た電子回路をガラス基板等の上に作成することができ
る。
【００１７】
【発明の実施の形態】本発明の方法においては、前記段
差をリアクティブイオンエッチングなどのドライエッチ
ングによって絶縁基板に形成し、前記単結晶シリコン層
を触媒ＣＶＤ法（基板温度約２００〜８００℃）で形成
することができる。
【００１８】前記触媒ＣＶＤ法による前記単結晶シリコ
ン層の形成に際しては、水素化ケイ素を主成分とするガ
スを例えば８００〜２０００℃（融点未満）に加熱され
た触媒体に接触させて分解させ、前記基板上に前記単結
晶シリコン層を堆積させることができる。
【００１９】この場合、前記水素化ケイ素としてシラン
を使用し、前記触媒体としてタングステン、酸化トリウ
ムを含有するタングステン、モリブデン、白金、パラジ
ウム、シリコン、アルミナ、金属を付着したセラミック
ス、及び炭化ケイ素からなる群より選ばれた少なくとも
１種の材料を使用してよい。
【００２０】本発明の方法においては、基板として、絶
縁基板、特に歪点の低いガラス基板を用い得るので、大
型ガラス基板（１ｍ2 以上）上に半導体結晶層を作成す
ることが可能であるが、触媒ＣＶＤ時の基板温度が上記
したように低いため、ガラス基板として、歪点が４７０
〜６７０℃と低いガラスを用いることができる。これ
は、安価で、薄板化が容易であり、長尺ロール化された
ガラス板を作製できる。これを用いて、長尺ロール化ガ
ラス板上に、上記手法を用いて、薄いエピタキシー層を
連続して又は非連続に作製することができる。
【００２１】このように、歪点が低いガラスの上層へ
は、このガラスから、その構成元素が拡散し易いので、
これを抑える目的で、拡散バリア層の薄膜（例えばシリ
コンナイトライド：厚さ１０〜１０００Å程度）を形成
するのがよい。
【００２２】上記した段差をシードとして前記単結晶シ
リコン層を析出させた後に、前記単結晶シリコン層に所
定の処理を施して半導体素子を作製することができる。
【００２３】なお、上記の単結晶シリコン成膜時に、３
族又は５族元素（Ｂ、Ｐ、Ｓｂ、Ａｓなど）をＢ2 Ｈ6
やＰＨ3 などとして供給し、適量ドープしておけば、成
長するシリコンエピ層のＰ型／Ｎ型及び／又はキャリア
濃度を任意に制御することができる。
【００２４】このように、基板上にエピタキシャル成長
した前記単結晶シリコン層を絶縁ゲート型電界効果トラ
ンジスタのチャネル領域、ソース領域及びドレイン領域
に適用し、これら各領域の不純物種及び／又はその濃度
を制御することができる。
【００２５】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。
【００２６】図１〜図７について、本実施の形態を説明
する。
【００２７】まず、図１の（１）に示すように、石英ガ
ラス、結晶化ガラスなどの絶縁基板１（特に、歪点が約
４７０〜１４００℃、更には４７０〜６７０℃、厚さ５
０μｍ〜数ｍｍのガラス基板）の一主面に、フォトレジ
スト２を所定パターンに形成し、これをマスクとして例
えばＣＦ4 プラズマのＦ+ イオン３を照射し、リアクテ
ィブイオンエッチング（ＲＩＥ）によって基板１に段差
４を複数個形成する。この場合、段差４は、後述の単結
晶シリコンのエピタキシャル成長時のシードとなるもの
であって、深さｄ０．１μｍ、幅ｗ１．５〜１．９μｍ
であってよい。
【００２８】次いで、図１の（２）に示すように、フォ
トレジスト２の除去後に、特開昭６３−４０３１４号公
報などにも示されている触媒ＣＶＤ法（基板温度２００
〜８００℃）によって、段差４を含む全面に単結晶シリ
コン膜７を数μｍ〜０．００５μｍ（例えば０．１μ
ｍ）の厚みにエピタキシャル成長させる。
【００２９】この場合、触媒ＣＶＤは、図５に示す装置
を用いて行なってよい。この触媒ＣＶＤ装置によれば、
水素化ケイ素（例えばモノシラン）ガス４０（及び必要
に応じてＢ2 Ｈ6 やＰＨ3 などのドーピングガス）は供
給導管から堆積室４１へ導入される。堆積室４１の内部
には、基板１を支持するためのサセプター４２と、この
サセプターに対向配置されたコイル状の触媒体４３とが
それぞれ配されている。そして、基板１は外部加熱手段
４４（例えば電熱手段）で加熱され、また触媒体４３は
例えば抵抗線として融点以下（特に８００〜２０００
℃、タングステンの場合は約１７００℃）に加熱して活
性化される。
【００３０】そして、堆積室４１内では、雰囲気を窒素
から水素に換気（約１５〜２０分）してから約２００〜
８００℃に昇温し、シランガスが触媒体４３と接触して
触媒的に分解し、低温（例えば３００℃）に保持された
基板１上に堆積する。堆積時間は成長させるエピ層厚か
ら求め、また成長終了後は降温させ、水素を窒素に換気
し、基板１を取出す。このようにして、触媒体４３によ
る触媒反応または熱分解反応によって、高エネルギーを
もつシリコン原子又は原子の集団を形成し、しかもシー
ドとなる段差４上に堆積させるので、通常の熱ＣＶＤ法
における堆積可能温度より著しく低い低温の領域でシリ
コン膜を堆積させることができる。
【００３１】しかも、堆積した単結晶シリコン層７は
（１００）面が基板上にエピタキシャル成長したもので
あるが、これは、グラフォエピタキシーと称される公知
の現象によるものである（前述の文献６、７、８参
照）。これについては、図６に示すように、非晶質基板
（ガラス）１に上記の段差４の如き垂直な壁を作り、こ
の上にエピタキシー層を形成すると、図６（ａ）のよう
なランダムな面方位であったものが図６（ｂ）のように
（１００）面が段差４の面に沿って結晶成長する。この
単結晶粒の大きさは、温度・時間に比例して大きくなる
が、温度・時間を低く、短くする時は、上記段差の間隔
を短くしなければならない。また、上記段差の形状を図
７（ａ）〜（ｅ）のように種々に変えることによって、
成長層の結晶方位を制御することができる。ＭＯＳトラ
ンジスタを作成する場合は、（１００）面が最も多く採
用されている。
【００３２】こうして、触媒ＣＶＤ法とグラフォエピタ
キシーによって基板１上に単結晶シリコン層７を堆積さ
せた後、単結晶シリコン層７をチャネル領域とするＭＯ
Ｓトランジスタ（ＴＦＴ）の作製を行う。
【００３３】即ち、図２（３）に示すように、酸化処理
（９５０℃）によって単結晶シリコン層７の表面に厚さ
３５０Åのゲート酸化膜８を形成する。
【００３４】次いで、図２の（４）に示すように、Ｎチ
ャネルＭＯＳトランジスタ用のチャネル領域の不純物濃
度制御のために、ＰチャネルＭＯＳトランジスタ部をフ
ォトレジスト９でマスクし、Ｐ型不純物イオン（例えば
Ｂ+ ）１０を例えば１０ｋＶで２．７×１０11 ａｔｏ
ｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層７
の導電型を更にＰ型化したシリコン層１１とする。
【００３５】次いで、図２の（５）に示すように、Ｐチ
ャネルＭＯＳトランジスタ用のチャネル領域の不純物濃
度制御のために、今度はＮチャネルＭＯＳトランジスタ
部をフォトレジスト１２でマスクし、Ｎ型不純物イオン
（例えばＰ+ ）１３を例えば１０ｋＶで１×１０11ａｔ
ｏｍｓ／ｃｍ2 のドーズ量で打込み、単結晶シリコン層
７のＰ型を補償したシリコン層１４とする。
【００３６】次いで、図３の（６）に示すように、ゲー
ト電極材料としてのリンドープドポリシリコン層１５を
例えば、ＣＶＤ法（６２０℃）によって厚さ４０００Å
に堆積させる。
【００３７】次いで、図３の（７）に示すように、フォ
トレジスト１６を所定パターンに形成し、これをマスク
にしてポリシリコン層１５をゲート電極形状にパターニ
ングし、更に、フォトレジスト１６の除去後に図３の
（８）に示すように、例えば９００℃で６０分間、Ｏ2
中での酸化処理でゲートポリシリコン１５の表面に酸化
膜１７を形成する。
【００３８】次いで、図３の（９）に示すように、Ｐチ
ャネルＭＯＳトランジスタ部をフォトレジスト１８でマ
スクし、Ｎ型不純物である例えばＡｓ+ イオン１９を例
えば２０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ
量でイオン注入し、９５０℃で４０分間、Ｎ2 中でのア
ニールによって、ＮチャネルＭＯＳトランジスタのＮ+
型ソース領域２０及びドレイン領域２１をそれぞれ形成
する。
【００３９】次いで、図４の（１０）に示すように、Ｎ
チャネルＭＯＳトランジスタ部をフォトレジスト２２で
マスクし、Ｐ型不純物である例えばＢ+ イオン２３を例
えば１０ｋＶで５×１０15ａｔｏｍｓ／ｃｍ2 のドーズ
量でイオン注入し、９００℃で５分間、Ｎ2 中でのアニ
ールによって、ＰチャネルＭＯＳトランジスタのＰ+型
ソース領域２４及びドレイン領域２５をそれぞれ形成す
る。
【００４０】次いで、図４の（１１）に示すように、全
面にＣＶＤ法によって、ＳｉＯ2 膜２６を例えば７５０
℃で５００Åの厚みに、ＳｉＮ膜２７を例えば４２０℃
で２０００Åの厚みに積層し、更に、ボロン及びリンド
ープドシリケートガラス（ＢＰＳＧ）膜２８をリフロー
膜として例えば４５０℃で６０００Åの厚みに形成し、
このＢＰＳＧ膜２８を例えば９００℃でＮ2 中でリフロ
ーする。
【００４１】次いで、図４の（１２）に示すように、絶
縁膜の所定位置にコンタクト窓開けを行い、各ホールを
含む全面にアルミニウムなどの電極材料をスパッタ法等
で１５０℃で１μｍの厚みに堆積し、これをパターニン
グして、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳ
ＦＥＴのそれぞれのソース又はドレイン電極２９（Ｓ又
はＤ）とゲート取出し電極又は配線３０（Ｇ）を形成
し、各ＭＯＳトランジスタを完成する。
【００４２】以上に説明したように、本実施の形態によ
れば、次の如き顕著な作用効果が得られる。
【００４３】（ａ）触媒ＣＶＤ法により段差４をシード
としてガラス基板１上に、２００〜６００℃と低温でシ
リコン単結晶薄膜７を均一に形成することができる。
【００４４】（ｂ）従って、低歪点ガラス基板のみなら
ず、セラミック基板などの絶縁基板上に、シリコン単結
晶薄膜を形成できるため、歪点が低く、低コストで物性
も良好な基板材質を任意に選択でき、また、基板の大型
化も可能となる。
【００４５】（ｃ）ガラス基板等の上に形成したシリコ
ン単結晶薄膜７の電子移動度は、５４０ｃｍ2 ／ｖ・ｓ
ｅｃとシリコン基板並の大きな値が得られるため、高速
で大電流密度のトランジスタを作成することができる。
トランジスタ以外にも、ダイオード、キャパシタ、抵抗
等や、これらを集積した電子回路をガラス基板上に作成
することができる。ＭＯＳトランジスタ等のシリコン半
導体素子を形成するプロセスは、従来公知のポリシリコ
ンＴＦＴ作製プロセスと殆んど変わらない。
【００４６】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基いて種々変形が可能である。
【００４７】
【発明の作用効果】本発明の方法によれば、基板に形成
した段差をシードにして触媒ＣＶＤ法によって単結晶シ
リコンの堆積を行なっているので、基板上に低温でシリ
コン単結晶膜を均一に形成することができる。
【００４８】従って、歪点の比較的低いガラス基板やセ
ラミックス基板などの入手し易く、低コストで物性も良
好な基板を用いることができ、また基板の大型化も可能
となり、また、シリコン単結晶薄膜の電子移動度は、５
４０ｃｍ2 ／ｖ・ｓｅｃであって、シリコン基板並の大
きな値が得られるため、高速で大電流密度のトランジス
タをはじめ、高性能のダイオード、キャパシタ、抵抗等
の半導体素子、或いはこれらを集積した電子回路をガラ
ス基板等の上に作成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造プ
ロセスを工程順に示す断面図である。
【図２】本発明の実施の形態による半導体装置の製造プ
ロセスを工程順に示す断面図である。
【図３】本発明の実施の形態による半導体装置の製造プ
ロセスを工程順に示す断面図である。
【図４】本発明の実施の形態による半導体装置の製造プ
ロセスを工程順に示す断面図である。
【図５】本発明の実施の形態による半導体装置の製造に
用いる触媒ＣＶＤ装置の概略図である。
【図６】非晶質基板上のシリコン結晶成長の状況を説明
するための概略斜視図である。
【図７】グラフォエピタキシー技術における各種段差形
状とシリコン成長結晶方位を示す概略断面図である。
【符号の説明】
１…ガラス（又は石英）基板、４…段差、７…単結晶シ
リコン層、８…ゲート酸化膜、１０、２３…Ｐ型不純物
イオン、１１…Ｐ型不純物注入層、１３、１９…Ｎ型不
純物イオン、１４…Ｎ型不純物注入層、１５…ゲート電
極（材料）、１７…酸化膜、２０、２１…Ｎ+ 型ソース
又はドレイン領域、２４、２５…Ｐ+ 型ソース又はドレ
イン領域、２６、２７、２８…絶縁膜、２９、３０…電
極又は配線
フロントページの続き (72)発明者 佐藤 勇一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 矢木 肇 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F045 AA03 AB02 AC01 AD06 AD07 AD08 AD09 AD10 AD11 AD12 AE29 AF07 AF12 BB07 CA15 DP04 EB02 EK06 EK26 5F052 CA04 EA11 FA13 JA04 KA10

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 基板上に段差を形成する工程と、 前記段差を含む前記基板上に触媒ＣＶＤ法によって単結
    晶シリコン層を所定厚さに形成する工程とを有する、単
    結晶シリコン層の形成方法。
  2. 【請求項２】 前記段差をドライエッチングによって絶
    縁基板に形成し、前記単結晶シリコン層を２００〜８０
    ０℃で形成する、請求項１に記載した単結晶シリコン層
    の形成方法。
  3. 【請求項３】 前記触媒ＣＶＤ法による前記単結晶シリ
    コン層の形成に際し、水素化ケイ素を主成分とするガス
    を加熱された触媒体に接触させて分解させ、前記基板上
    に前記単結晶シリコン層を堆積させる、請求項１に記載
    した単結晶シリコン層の形成方法。
  4. 【請求項４】 前記水素化ケイ素としてシランを使用
    し、前記触媒体としてタングステン、酸化トリウムを含
    有するタングステン、モリブデン、白金、パラジウム、
    シリコン、アルミナ、金属を付着したセラミックス、及
    び炭化ケイ素からなる群より選ばれた少なくとも１種の
    材料を使用する、請求項３に記載した単結晶シリコン層
    の形成方法。
  5. 【請求項５】 前記絶縁基板としてガラス基板を使用す
    る、請求項２に記載した単結晶シリコン層の形成方法。
  6. 【請求項６】 前記ガラス基板上に拡散バリア層を形成
    し、この上に前記単結晶シリコン層を形成する、請求項
    ５に記載した単結晶シリコン層の形成方法。
  7. 【請求項７】 前記単結晶シリコン層の成膜時に３族又
    は５族の不純物元素を混入させ、これによって前記単結
    晶シリコン層の不純物種及び／又はその濃度を制御す
    る、請求項１に記載した単結晶シリコン層の形成方法。
  8. 【請求項８】 基板上に段差を形成する工程と、 前記段差を含む前記基板上に触媒ＣＶＤ法によって単結
    晶シリコン層を所定厚さに形成する工程と、 前記単結晶シリコン層に所定の処理を施して半導体素子
    を作製する工程とを有する、半導体装置の製造方法。
  9. 【請求項９】 前記単結晶シリコン層を絶縁ゲート型電
    界効果トランジスタのチャネル領域、ソース領域及びド
    レイン領域に適用し、これら各領域の３族又は５族の不
    純物種及び／又はその濃度を制御する、請求項８に記載
    した半導体装置の製造方法。
  10. 【請求項１０】 前記段差をドライエッチングによって
    絶縁基板に形成し、前記単結晶シリコン層を２００〜８
    ００℃で形成する、請求項８に記載した半導体装置の製
    造方法。
  11. 【請求項１１】 前記触媒ＣＶＤ法による前記単結晶シ
    リコン層の形成に際し、水素化ケイ素を主成分とするガ
    スを加熱された触媒体に接触させて分解させ、前記基板
    上に前記単結晶シリコン層を堆積させる、請求項８に記
    載した半導体装置の製造方法。
  12. 【請求項１２】 前記水素化ケイ素としてシランを使
    用し、前記触媒体としてタングステン、酸化トリウムを
    含有するタングステン、モリブデン、白金、パラジウ
    ム、シリコン、アルミナ、金属を付着したセラミック
    ス、及び炭化ケイ素からなる群より選ばれた少なくとも
    １種の材料を使用する、請求項１１に記載した半導体装
    置の製造方法。
  13. 【請求項１３】 前記絶縁基板としてガラス基板を使用
    する、請求項１０に記載した半導体装置の製造方法。
  14. 【請求項１４】 前記ガラス基板上に拡散バリア層を形
    成し、この上に前記単結晶シリコン層を形成する、請求
    項１３に記載した半導体装置の製造方法。
  15. 【請求項１５】 前記単結晶シリコン層の成膜時に３族
    又は５族の不純物元素を混入させ、これによって前記単
    結晶シリコン層の不純物種及び／又はその濃度を制御す
    る、請求項８に記載した半導体装置の製造方法。
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