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CN1159075A - 用于减少芯片空间的沟槽划线 - Google Patents

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CN1159075A
CN1159075A CN96121764A CN96121764A CN1159075A CN 1159075 A CN1159075 A CN 1159075A CN 96121764 A CN96121764 A CN 96121764A CN 96121764 A CN96121764 A CN 96121764A CN 1159075 A CN1159075 A CN 1159075A
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J·W·奥克特
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Texas Instruments Inc
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Texas Instruments Inc
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Abstract

一种划分和分开半导体晶片(21)上芯片的方法，其中对晶片进行刻蚀构图，以某种图案最好是栅格图案，在半导体晶片选中的表面上刻蚀相交凹槽的图案，以在该表面上确定芯片区。然后以图案的形状形成沟槽(27)并把选中的表面粘到带(29)上。然后使光从图案处通过带并通过半导体晶片，形成与通过晶片的光对准的相交拉锯切口或凹槽(28)的图案。锯口(28)从相对于选中表面的晶片(21)的表面延伸并与相交沟槽的图案对准。

Description

用于减少芯片空间的沟槽划线
本发明涉及用于对半导体晶片上形成的半导体芯片进行划片和分开的方法和系统。
在已有技术中，一般使用一个或几个可采用的步骤对在单块半导体材料晶片上形成的芯片进行划片和分开。这些已有技术的步骤一般把晶片附着到一层带粘性的易于处理的薄膜上，随后在沿芯片行和列之间的“路径”发生断裂，以分开这些芯片。然后从薄膜上取下这些芯片，并以标准方式对它们进行加工。
晶片的断裂一般是由以下几种方法实现的：(1)用激光沿“路径”在晶片中划出凹痕，然后弄断晶片；另一个方法是(2)沿“路径”在晶片中锯出凹槽，然后弄断晶片；或者其有一个方法是(3)沿“路径”整个地锯断晶片。
以上所述已有技术中出现的问题是，在芯片分开时为防止芯片破坏需要较大的“路径”宽度，这便浪费了大量半导体材料或芯片表面区域。在用以上列举的方法(1)和(2)使晶片断裂的情况下，凹处以下晶片中的缺口可能不是直的，导致芯片尺寸的不均匀。拉锯也可能引起晶片表面处的断裂，当在包含电学元件的表面处发生拉锯时，这就成了缺陷的起因并减少了电子元件的产量。
依据本发明，提供了一种用于划分半导体晶片并分开在此晶片上或晶片内形成的芯片的方法和系统，它本质上减少了在已有技术中出现的以上列举的问题。
简单地说，通过在半导体材料的晶片上刻蚀沟槽以代替已有技术中的“路径”来实现此改进。在芯片制造开始、期间或最后，以构图和刻蚀的标准方式进行刻蚀，以限定晶片表面上的每个芯片区。然后分开芯片的过程包括把含沟槽的表面固定到模片键合粘合胶带上，然后沿沟槽方向从相反一侧锯出与沟槽隔开或不隔开的凹槽。作为优先考虑的技术程序，当沟槽部分地伸过晶片时，可用与上面讨论的已有技术相同的方式完成分开，即折断。此时，例如使对晶片多多少少是透明的光(诸如硅晶片情况下的红外线)通过被掩蔽的晶片，从而使拉锯或其它凹槽形成过程与沟槽对准。此过程把对于芯片有源表面由于在已有技术中实行的在包含电学元件的芯片表面上进行拉锯所引起的破坏减到最少。
可以看出，本发明的过程把所需的“路径”宽度减少了量度的大约一个数量级，因为与已有技术的拉锯和激光划片相比，可更精确地控制通过刻蚀形成的沟槽。同样明显的是，从晶片的反面进行拉锯操作所需的精确度比已有技术中的要求低得多，因为它只需要在位于晶片体内与有源表面隔开的某点处的沟槽附近的某处进行拉锯切割。此外，对每块芯片有源表面的破坏可被减到最少，因为在该表面不进行拉锯和/或激光划分。
图1是一部分依据已有技术局部制造的半导体晶片的俯视图；
图2是沿图1的2-2线所取的剖面图；
图3到5是依据本发明制造半导体芯片的部分流程图。
首先参考图1和2，其中示出一部分典型的未全部制备好的的已有技术晶片1，它具有用于限定芯片或小片7的竖直方向的“路径”3和水平方向的“路径”5。利用上述已有技术中的一种，即先在“路径”3中设置切口9并在“路径”5中设置类似的切口(未示出)，接着沿线13分开或折断，使芯片7彼此分开。“路径”3和5的宽度一般在大约3到5千分之一英寸的范围内，以适应划片设备的偏差，并使由于拉锯或类似过程对芯片表面的破坏减到最少。已有技术制备工艺包括在如图2所示的任何划片操作开始前，把晶片固定到一易于处理的薄膜11上，它一般是其上涂有粘合剂的可弯曲薄膜。
现在参考图3到5，其中示出依据本发明制造芯片的部分流程图。在图3中，示出依据本发明的半导体晶片21的剖面，晶片上部有有源表面25和已刻蚀到晶片的有源表面用于确定晶片上芯片的沟槽27。
如图4所示，由晶片21上的有源表面25把晶片固定到拉锯带29上，此拉锯带可以是类似于易于处理的薄膜的粘合剂材料，并正可如下面所讨论的，该薄膜对所要利用的光是透明的。然后形成如图4所示的锯口或凹槽28，它与沟槽27对准，并最好在沟槽上方延伸一小段距离。另一个实施例的所述凹槽28可延伸到沟槽27。例如，在硅晶片的情况下，此光可以是红外光，因为对于此光频率硅是透光的。选择光的频率和其它的对准操作，以适用于所使用的半导体晶片材料，并提供对准功能。
然后如图5所示，从拉锯带29上取下晶片21，把具有凹槽28的表面再一次固定到易处理薄膜33，该薄膜可以是类似于以上讨论过的易处理薄膜的粘合剂材料，然后沿沟槽27和凹槽28之间的线31通过折断或已有技术中的类似过程来分开芯片。如果凹槽28已被锯成与沟槽27相接触，则不必进行折断的步骤。
可以看出，提供了一种用于确定和分开晶片上制造的芯片的方法，与已有技术的方法相比，此方法中芯片区之间所需的空间少得多，从而与已有技术相比，节约了表面区，并允许在相同的晶片上制造更多的芯片。
尽管参照特定的较佳实施例已经描述了本发明，对于本领域内的那些熟练技术人员来说，很明显的是可以作出许多变化和修改。因此考虑到已有技术，应把附加的权利要求书作尽可能宽的解释，以包括所有的变化和修改。

Claims (12)

1.一种分开半导体晶片上的芯片的方法，其特征在于包括以下步骤：
(a)提供半导体晶片；
(b)在所述晶片被选中的表面上刻蚀相交沟槽的图案，以确定所述表面的芯片区；
(c)形成凹槽，该凹槽从相对于所述选中表面的所述晶片的表面延伸，并与所述相交沟槽的所述图案对准；以及
(d)使所述凹槽延伸到所述相交沟槽的图案。
2.如权利要求1所述的方法，其特征在于所述刻蚀图案的步骤包括掩蔽所述选中的表面以确定栅格图案，然后对所述栅格图案进行刻蚀以形成所述沟槽的步骤。
3.如权利要求1所述的方法，其特征在于所述形成凹槽的步骤包括使可检测的能量从所述沟槽通过所述半导体晶片，然后形成与通过所述沟槽的所述能量对准的所述凹槽的步骤。
4.如权利要求2所述的方法，其特征在于所述形成凹槽的步骤包括使可检测的能量从所述沟槽通过所述半导体晶片，然后形成与通过所述沟槽的所述能量对准的所述凹槽的步骤。
5.如权利要求3所述的方法，其特征在于所述能量是其频率可透过所述半导体晶片的光，所述形成凹槽的步骤还包括在使光通过所述晶片前，把所述晶片粘到对所述频率的光透明的带上的步骤。
6.如权利要求4所述的方法，其特征在于所述能量是其频率可透过所述半导体晶片的光，所述形成凹槽的步骤还包括在使光通过所述晶片前，把所述晶片粘到对所述频率的光透明的带上的步骤。
7.如权利要求1所述的方法，其特征在于步骤(d)包括把相对于所述选中表面的所述晶片的所述表面固定到一粘合表面，折断所述晶片内所述凹槽和相交沟槽的所述图案之间的半导体材料区域，以形成独立的芯片，然后把所述独立芯片从所述粘合表面上取下的步骤。
8.如权利要求2所述的方法，其特征在于步骤(d)包括把相对于所述选中表面的所述晶片的所述表面固定到一粘合表面，折断所述晶片内所述凹槽和相交沟槽的所述图案之间的半导体材料区域，以形成独立的芯片，然后把所述独立芯片从所述粘合表面上取下的步骤。
9.如权利要求3所述的方法，其特征在于步骤(d)包括把相对于所述选中表面的所述晶片的所述表面固定到一粘合表面，折断所述晶片内所述凹槽和相交沟槽的所述图案之间的半导体材料区域，以形成独立的芯片，然后把所述独立芯片从所述粘合表面上取下的步骤。
10.如权利要求4所述的方法，其特征在于步骤(d)包括把相对于所述选中表面的所述晶片的所述表面固定到一粘合表面，折断所述晶片内所述凹槽和相交沟槽的所述图案之间的半导体材料区域，以形成独立的芯片，然后把所述独立芯片从所述粘合表面上取下的步骤。
11.如权利要求5所述的方法，其特征在于步骤(d)包括把相对于所述选中表面的所述晶片的所述表面固定到一粘合表面，折断所述晶片内所述凹槽和相交沟槽的所述图案之间的半导体材料区域，以形成独立的芯片，然后把所述独立芯片从所述粘合表面上取下的步骤。
12.如权利要求6所述的方法，其特征在于步骤(d)包括把相对于所述选中表面的所述晶片的所述表面固定到一粘合表面，折断所述晶片内所述凹槽和相交沟槽的所述图案之间的半导体材料区域，以形成独立的芯片，然后把所述独立芯片从所述粘合表面上取下的步骤。
CN96121764A 1995-11-21 1996-11-21 用于减少芯片空间的沟槽划线 Pending CN1159075A (zh)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101673679A (zh) * 2008-09-08 2010-03-17 半导体元件工业有限责任公司 薄型半导体晶片和减薄半导体晶片的方法
CN101345220B (zh) * 2004-11-11 2011-07-13 雅马哈株式会社 半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法
CN101745993B (zh) * 2008-12-10 2012-04-18 上海华虹Nec电子有限公司 形成风车形划片槽结构的方法
CN104860260A (zh) * 2015-04-16 2015-08-26 中国电子科技集团公司第十三研究所 Mems圆片级封装的划片方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110755A (ja) * 1999-10-04 2001-04-20 Tokyo Seimitsu Co Ltd 半導体チップ製造方法
JP3368876B2 (ja) * 1999-11-05 2003-01-20 株式会社東京精密 半導体チップ製造方法
TWI228780B (en) * 2000-05-11 2005-03-01 Disco Corp Semiconductor wafer dividing method
JP2001345289A (ja) * 2000-05-31 2001-12-14 Nec Corp 半導体装置の製造方法
KR100856977B1 (ko) 2004-11-11 2008-09-04 야마하 가부시키가이샤 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법
JP5637331B1 (ja) * 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および画像形成装置
JP6189208B2 (ja) * 2013-12-26 2017-08-30 株式会社ディスコ ウエーハの加工方法
JP2016031986A (ja) * 2014-07-28 2016-03-07 株式会社ディスコ ウェーハの加工方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604161A (en) * 1985-05-02 1986-08-05 Xerox Corporation Method of fabricating image sensor arrays
US4814296A (en) * 1987-08-28 1989-03-21 Xerox Corporation Method of fabricating image sensor dies for use in assembling arrays
JPH04107155A (ja) * 1990-08-28 1992-04-08 Alps Electric Co Ltd サーマルヘッドの製造方法
US5272114A (en) * 1990-12-10 1993-12-21 Amoco Corporation Method for cleaving a semiconductor crystal body
US5418190A (en) * 1993-12-30 1995-05-23 At&T Corp. Method of fabrication for electro-optical devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101345220B (zh) * 2004-11-11 2011-07-13 雅马哈株式会社 半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法
CN101673679A (zh) * 2008-09-08 2010-03-17 半导体元件工业有限责任公司 薄型半导体晶片和减薄半导体晶片的方法
CN101745993B (zh) * 2008-12-10 2012-04-18 上海华虹Nec电子有限公司 形成风车形划片槽结构的方法
CN104860260A (zh) * 2015-04-16 2015-08-26 中国电子科技集团公司第十三研究所 Mems圆片级封装的划片方法

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Publication number Publication date
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JPH09171979A (ja) 1997-06-30
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EP0776029A1 (en) 1997-05-28
KR970030651A (ko) 1997-06-26
DE69621107T2 (de) 2002-10-31
DE69621107D1 (de) 2002-06-13
TW347555B (en) 1998-12-11

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