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KR970030651A - 칩 공간을 감소시키기 위한 트랜치 스크라이브 라인 - Google Patents

칩 공간을 감소시키기 위한 트랜치 스크라이브 라인 Download PDF

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Publication number
KR970030651A
KR970030651A KR1019960055747A KR19960055747A KR970030651A KR 970030651 A KR970030651 A KR 970030651A KR 1019960055747 A KR1019960055747 A KR 1019960055747A KR 19960055747 A KR19960055747 A KR 19960055747A KR 970030651 A KR970030651 A KR 970030651A
Authority
KR
South Korea
Prior art keywords
wafer
face
pattern
forming
trench
Prior art date
Application number
KR1019960055747A
Other languages
English (en)
Inventor
존 더블류 오커트
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 이. 힐러, 텍사스 인스트루먼츠 인코퍼레이티드 filed Critical 윌리엄 이. 힐러
Publication of KR970030651A publication Critical patent/KR970030651A/ko

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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Abstract

반도체 웨이퍼(21)상의 칩에 선을 그어서 분리하는 방법은 웨이퍼(21)를 패턴하여 반도체 웨이퍼(21)의 선택된 면에 임의의 패턴, 즉 그리드 패턴이 되게 교차 홈의 패턴을 에칭해서 해당면에 칩 영역을 정한다. 그 후에 패턴 형태로 트랜치(27)를 형성하고 선택된 면에 테이프(29)를 접착한다. 그 후에 상기 패턴으로부터 테이프(29) 및 반도체 웨이퍼(21)를 통해 광을 통과시켜 웨이퍼(21)를 통과한 광과 교차하는 톱니형 절결부 혹은 홈(28)의 패턴이 일치되게 형성한다. 톱니형 절결부(28)는 선택된 면에 대향하는 웨이퍼(21)의 면에서 연장되어 교차 트랜치(27)의 패턴에 정렬된다.

Description

칩 공간을 감소시키기 위한 트렌치 스크라이브 라인
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 3은 본 발명에 따라 반도체 칩을 제조하기 위한 부분 처리 흐름도.

Claims (12)

  1. 반도체 웨이퍼상의 칩을 분리하는 방법에 있어서, a) 반도체 웨이퍼를 제공하는 단계, b) 상기 선택된 면상에 교차 트랜치의 패턴을 에칭해서 상기 면상에 칩 영역을 정하는 단계, c) 상기 선택된 면에 대향하는 상기 웨이퍼의 일면으로부터 연장하는 홈을 상기 교차 트랜치의 상기 패턴과 일치되게 형성하는 단계; 및 d) 상기 홈을 상기 교차 트랜치의 패턴까지 연장시키는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  2. 제 1항에 있어서, 상기 패턴을 에칭하는 단계는 상기 선택된 면을 마스킹해서 그리드 패턴을 정하고 그 후에 상기 그리드 패턴을 에칭해서 상기 트랜치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  3. 제 1항에 있어서, 상기 홈을 형성하는 단계는 상기 트랜치로부터 상기 반도체 웨이퍼를 통해 검출가능한 에너지를 통과시킨 후에 상기 트랜치를 통과한 상기 에너지와 일치되게 상기 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  4. 제 2항에 있어서, 상기 홈을 형성하는 단계는 상기 트랜치로부터 상기 반도체 웨이퍼를 통해 검출 가능한 에너지를 통과시킨 후에 상기 트랜치를 통과한 상기 에너지와 일치되게 상기 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  5. 제 3항에 있어서, 상기 에너지는 상기 반도체 웨이퍼에 투과성이 있는 주파수를 가진 광이며, 상기 홈을 형성하는 단계는 상기 웨이퍼를 통해서 광을 통과시키기 전에 상기 주파수를 가진 광에 투과성이 있는 테이프에 상기 웨이퍼를 접착시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  6. 제 4항에 있어서, 상기 에너지는 상기 반도체 웨이퍼에 투과성이 있는 주파수를 가진 광이며, 상기 홈을 형성하는 단계는 상기 웨이퍼를 통해서 광을 통과시키기 전에 상기 주파수를 가진 광에 투과성이 있는 테이프에 상기 웨이퍼를 접착시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  7. 제 1항에 있어서, 상기 d)단계는 상기 선택된 면에 대향하는 상기 웨이퍼의 상기 면을 접착면에 고정시키고 교차 트랜치의 상기 홈과 상기 패턴 사이의 상기 웨이퍼의 반도체 재료의 영역을 분리하여 개개의 칩을 형성한 후 상기 접착면에서 상기 개개의 칩을 떼어내는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  8. 제 2항에 있어서, 상기 d)단계는 상기 선택된 면에 대향하는 상기 웨이퍼의 상기 면을 접착면에 고정시키고 교차 트랜치의 상기 홈과 상기 패턴 사이의 상기 웨이퍼의 반도체 재료의 영역을 분리하여 개개의 칩을 형성한 후 상기 접착면에서 상기 개개의 칩을 떼어내는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  9. 제 3항에 있어서, 상기 d)단계는 상기 선택된 면에 대향하는 상기 웨이퍼의 상기 면을 접착면에 고정시키고 교차 트랜치의 상기 홈과 상기 패턴 사이의 상기 웨이퍼의 반도체 재료의 영역을 분리하여 개개의 칩을 형성한 후 상기 접착면에서 상기 개개의 칩을 떼어내는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  10. 제 4항에 있어서, 상기 d)단계는 상기 선택된 면에 대향하는 상기 웨이퍼의 상기 면을 접착면에 고정시키고 교차 트랜치의 상기 홈과 상기 패턴 사이의 상기 웨이퍼의 반도체 재료의 영역을 분리하여 개개의 칩을 형성한 후 상기 접착면에서 상기 개개의 칩을 떼어내는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  11. 제 5항에 있어서, 상기 d)단계는 상기 선택된 면에 대향하는 상기 웨이퍼의 상기 면을 접착면에 고정시키고 교차 트랜치의 상기 홈과 상기 패턴 사이의 상기 웨이퍼의 반도체 재료의 영역을 분리하여 개개의 칩을 형성한 후 상기 접착면에서 상기 개개의 칩을 떼어내는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
  12. 제 6항에 있어서, 상기 d)단계는 상기 선택된 면에 대향하는 상기 웨이퍼의 상기 면을 접착면에 고정시키고 교차 트랜치의 상기 홈과 상기 패턴 사이의 상기 웨이퍼의 반도체 재료의 영역을 분리하여 개개의 칩을 형성한 후 상기 접착면에서 상기 개개의 칩을 떼어내는 단계를 포함하는 것을 특징으로 하는 반도체 웨이퍼상의 칩 분리 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960055747A 1995-11-21 1996-11-20 칩 공간을 감소시키기 위한 트랜치 스크라이브 라인 KR970030651A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US740295P 1995-11-21 1995-11-21
US60/007,402 1995-11-21

Publications (1)

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KR970030651A true KR970030651A (ko) 1997-06-26

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KR1019960055747A KR970030651A (ko) 1995-11-21 1996-11-20 칩 공간을 감소시키기 위한 트랜치 스크라이브 라인

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JP (1) JPH09171979A (ko)
KR (1) KR970030651A (ko)
CN (1) CN1159075A (ko)
DE (1) DE69621107T2 (ko)
SG (1) SG67365A1 (ko)
TW (1) TW347555B (ko)

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