JP2006140276A - 半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法 - Google Patents

Abstract

【課題】 半導体ウェーハをスクライブ領域にて切断・分離し個々の半導体チップとする際に、このスクライブ領域の切断幅及びその位置ずれ量を高精度にて容易に測定することができる半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法を提供する。
【解決手段】 本発明の半導体ウェーハは、シリコン基板の表面の周縁部近傍かつスクライブライン２４上に、このスクライブライン２４にて切断した際の切断領域の幅及びその位置ずれ量を測定するパターン２６が形成され、このパターン２６は、スクライブライン２４を横断する様に矩形状の微小パターン２６ａを複数個Λ状に形成し、かつスクライブライン２４の両側のシールリング３１、３１に重なるように長尺パターン２６ｂ、２６ｂを形成したことを特徴とする。
【選択図】 図２

Description

本発明は、半導体ウェーハとそれを用いた半導体素子及びチップ・サイズ・パッケージ（ＣＳＰ：Chip Size Package）並びに半導体ウェーハの製造方法及び検査方法に関し、特に、ダイシングブレード等の切断装置を用いて半導体ウェーハをスクライブ領域にて切断・分離し個々の半導体チップとする際に、このスクライブ領域の切断幅及びその位置ずれ量を、特殊な測定機器を用いることなく、高精度にて容易に測定することができる技術に関するものである。

近年、ノート型パーソナルコンピュータ、デジタル式カメラ付き携帯用電話機等におけるように、電子機器の小型化、薄厚化、軽量化の進歩はめざましく、従来のデュアル・インライン・パッケージ（Dual Inline Package）に替わってチップサイズの半導体素子が用いられてきている。
チップサイズの半導体素子としては、例えば、半導体基板の表面に集積回路を形成し、この集積回路を覆う様に樹脂封止層を形成したＣＳＰが提案され、実用に供されている（例えば、特許文献１参照）。
このＣＳＰは、半導体基板の表面に複数の集積回路を縦横に形成して個々の集積回路を囲む格子状の領域をスクライブ領域とした半導体ウェーハを作製し、ダイシングブレードを用いて、この半導体ウェーハをスクライブ領域に沿ってダイシング（切断）し、個々の半導体チップとすることで作製される。

図９は半導体ウェーハのダイシング後のダイシングライン（切断領域）近傍の断面構造を示す断面図であり、図において、１はシリコン基板、２はシリコン基板１の表面（一主面）１ａに形成されたフィールド酸化膜、３ａ〜３ｃはフィールド酸化膜２上に形成された第１〜第３層間絶縁膜、４ａ〜４ｃはフィールド酸化膜２の開口部２ａ上に設けられたシールリング、５は第３層間絶縁膜３ｃ及びシールリング４ｃを覆うパッシベーション膜、６はスクライブライン（スクライブ領域）、７はチップ領域（半導体素子の領域）、８はダイシングライン（切断領域）である。
このダイシング工程では、スクライブライン６の中心軸Ａｘに対するダイシングライン８の中心軸Ａｘ’の位置ずれ量ｓが規格の範囲内に収まる様に、ダイシングライン８の幅ｗ及びスクライブライン６の幅Ｗが設定されている。例えば、ダイシングライン８の幅ｗが５０μｍの場合、スクライブライン６の幅Ｗは１００μｍ程度である。

図１０は、ダイシング工程後の半導体ウェーハを示す平面図であり、１１はダイシングライン８により分離された半導体チップ、１２は半導体チップ１１にマトリックス状に設けられたハンダボールであり、これらのハンダボール１２はシリコン基板１の表面１ａに形成された集積回路（図示略）に電気的に接続されている。
この様にして得られた半導体チップ１１は、ダイシング時のダイシングライン８が、位置ずれ等により所定の範囲を超えてチップ領域７に食い込み、シールリング４ａ〜４ｃにダメージを与える虞がある。このダメージは、半導体チップ１１の内部への大気中の水分の浸入を容易にし、長期的に信頼性を低下させる要因になるので、そのための検査を行う必要がある。
そこで、次の様な２種類の検査方法が用いられている。

「検査方法１」
ハンダボール１２から半導体チップ１１の端部１３、１４までの距離ｔ_１、ｔ_２を測定し、これらの距離ｔ_１、ｔ_２に基づいてシールリング４ｃからダイシングライン８までの距離ｄを計算により求める方法。
「検査方法２」
製品ロット毎に所定個数の半導体チップ１１を抜き取り、この半導体チップ１１の周縁部分を破断してシールリング４ｃからダイシングライン８までの距離ｄを直接測定する方法。
これらの検査方法では、得られた距離ｄが規格値内であれば、ダメージが生じる虞がないと判断され、その製品ロットは良品とされる。一方、この距離ｄが規格値より小さければ、ダメージが生じる虞があると判断され、その製品ロットは不良品とされる。
特開平９−２５２０２７号公報

ところで、従来の検査方法１では、ハンダボール１２から半導体チップ１１の端部１３、１４までの距離ｔ_１、ｔ_２が比較的長く、しかも、これらの距離ｔ_１、ｔ_２をパターン精度の低いハンダボール１２の位置を基準にして測定しているために、これらの距離ｔ_１、ｔ_２の測定精度は低いものとなる。したがって、測定精度の低い距離ｔ_１、ｔ_２を基に計算により求めたシールリング４ｃからダイシングライン８までの距離ｄの精度も低くなるという問題点があった。
また、これらの距離ｔ_１、ｔ_２を測定するための専用の測定器が必要になるという問題点もあった。

また、従来の検査方法２では、シールリング４ｃからダイシングライン８までの距離ｄを直接測定しているので、距離ｄの測定精度は高くなるものの、検査に手間と時間が掛かるという問題点があった。
また、この検査は破壊検査であるから、検査終了後の半導体チップは使用不可能になってしまうという問題点があった。

本発明は、上記の事情に鑑みてなされたものであって、ダイシングブレード等の切断装置を用いて半導体ウェーハをスクライブ領域にて切断・分離し個々の半導体チップとする際に、このスクライブ領域の切断幅及びその位置ずれ量を、特殊な測定機器を用いることなく、高精度にて容易に測定することができる半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法を提供することを目的とする。

上記課題を解決するために、本発明は次の様な半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法を提供した。
すなわち、本発明の半導体ウェーハは、半導体基板の一主面のスクライブ領域により区画された複数の半導体素子形成領域それぞれに半導体素子を形成してなる半導体ウェーハであって、前記一主面に、前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成してなることを特徴とする。

この半導体ウェーハでは、半導体基板の一主面に、この半導体基板をスクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成したことにより、このパターンを目視にて観察することにより、この半導体基板をスクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を容易に測定することが可能になる。
このパターンは、半導体基板の一主面に直接形成されたものであるから、このパターンを基に前記切断領域の幅及びその位置ずれ量を直接測定することが可能であり、しかも、その測定精度が高い。

前記パターンは、線対称の図形からなることを特徴とする。
この様な構成とすることで、スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を、目視にて直接、しかも精度良く測定することが可能になる。

前記パターンを前記一主面の周縁部近傍に形成してなることを特徴とする。
この様な構成とすることで、従来では無効領域とされていた半導体ウェーハの一主面の周縁部近傍を有効利用することとなり、パターンを形成するために集積回路形成領域を拡大したり、半導体ウェーハを大径化する必要がない。

前記パターンを前記一主面の周縁部近傍かつ前記スクライブ領域の延長上に形成してなることを特徴とする。
この様な構成とすることで、このパターンを基にスクライブ領域における切断領域の幅及びその位置ずれ量を直接、しかも高精度で測定することが可能になる。

前記パターンに識別情報を付与してなることが好ましい。
前記識別情報は、数値情報または文字情報を含むことが好ましい。
この様な構成とすることで、前記パターンから数値情報または文字情報を含む識別情報を速やかに読みとることができる。

本発明の半導体素子は、本発明の半導体ウェーハから得られる半導体素子であって、前記半導体基板を前記スクライブ領域にて切断してなることを特徴とする。
この半導体素子では、前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を高精度にて直接測定することにより、半導体素子の検査工程における切断領域の幅及びその位置ずれ量の測定精度が向上し、それに要する時間も短縮される。

本発明のチップ・サイズ・パッケージは、本発明の半導体素子を備えてなることを特徴とする。
このような構成とすることで、用いられる半導体素子は切断部分に不具合の無いものとなり、チップ・サイズ・パッケージの電気的特性及び信頼性が向上する。

本発明の半導体ウェーハの製造方法は、半導体基板の一主面のスクライブ領域により区画された複数の半導体素子形成領域それぞれに半導体素子を形成してなる半導体ウェーハの製造方法であって、前記半導体素子を形成する半導体素子形成工程中または当該工程の後に、前記一主面に、前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成するパターン形成工程を有することを特徴とする。

この半導体ウェーハの製造方法では、前記半導体素子を形成する半導体素子形成工程中または当該工程の後に、前記一主面に前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成するパターン形成工程を有することにより、通常の半導体ウェーハの製造工程の一部を若干変更するだけで、半導体基板の一主面に、この半導体基板をスクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンが容易に形成され、しかも、このパターン形成による作業時間の遅れや製造コストの増加は殆ど無い。

前記半導体素子形成工程は、前記半導体素子に電気的に接続される外部接続用端子を形成する工程を含み、当該工程と同時に前記パターン形成工程を行うことを特徴とする。
この製造方法では、外部接続用端子を形成する工程と同時に、前記パターン形成工程を行うことにより、通常の製造工程を殆ど変えることなく、半導体ウェーハの一主面上にパターンが形成される。これにより、半導体基板をスクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量の測定を、通常の製造ライン上にて、しかもコストが上昇すること無しに、容易に測定することが可能になる。

本発明の半導体ウェーハの検査方法は、半導体基板の一主面のスクライブ領域により区画された複数の半導体素子形成領域それぞれに半導体素子を形成するとともに、前記一主面に、前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成してなる半導体ウェーハの検査方法であって、前記スクライブ領域における切断前後の前記パターンの変化を観察し、このパターンの変化に基づき切断の良否を評価することを特徴とする。

この半導体ウェーハの検査方法では、半導体基板の一主面のスクライブ領域における切断前後のパターンの変化を観察し、このパターンの変化に基づき切断の良否を評価するので、特に熟練した者でなくとも、スクライブ領域における切断の良否を、目視にて、しかも容易に判別することが可能になり、製造工程における作業性の向上、製造コストの削減が容易になる。

本発明の半導体ウェーハによれば、半導体基板の一主面に、この半導体基板をスクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成したので、このパターンを目視にて観察することにより、この半導体基板をスクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を容易に測定することができる。したがって、半導体ウェーハに切断による不具合が生じているか否かを容易に判断することができ、半導体ウェーハの良否を容易かつ短時間にて判断することができる。
また、このパターンは、半導体基板の一主面に直接形成されたものであるから、このパターンを基に前記切断領域の幅及びその位置ずれ量を直接、しかも精度良く測定することができる。

本発明の半導体素子によれば、切断領域の幅及びその位置ずれ量を測定するためのパターンが一主面に形成された半導体基板をスクライブ領域にて切断したので、個々の半導体素子の切断領域の幅及びその位置ずれ量を目視にて容易にかつ精度良く測定することができる。したがって、半導体素子に切断による不具合が生じているか否かを容易に判断することができ、半導体素子の良否を容易かつ短時間にて判断することができる。

本発明のチップ・サイズ・パッケージによれば、本発明の半導体素子を備えたので、切断部分に不具合の無い半導体素子を用いることができ、チップ・サイズ・パッケージの電気的特性及び信頼性を向上させることができる。
また、切断部分に不具合の無い半導体素子を用いるので、製品歩留まりを向上させることができ、製品のコストダウンを図ることができる。
これにより、電気的特性及び信頼性に優れ、かつ低価格のチップ・サイズ・パッケージを提供することができる。

本発明の半導体ウェーハの製造方法によれば、半導体素子を形成する半導体素子形成工程中または当該工程の後に、前記一主面に前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成するパターン形成工程を有するので、通常の半導体ウェーハの製造工程の一部を若干変更するだけで、半導体基板の一主面に、この半導体基板をスクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを容易に形成することができ、しかも、このパターン形成による作業時間の遅れや製造コストの増加も殆ど無い。

本発明の半導体ウェーハの検査方法によれば、スクライブ領域における切断前後の前記パターンの変化を観察し、このパターンの変化に基づき切断の良否を評価するので、特に熟練した者でなくとも、スクライブ領域における切断の良否を、目視にて、しかも容易に判別することができる。したがって、切断の良否を容易かつ速やかに判断することができ、製造工程における作業性の向上、製造コストの削減を図ることができる。

本発明の半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ（ＣＳＰ）並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法の各実施の形態について図面に基づき説明する。
なお、これらの実施の形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。

「第１の実施形態」
図１は本発明の第１の実施形態のシリコンウェーハ（半導体ウェーハ）を示す平面図であり、図において、２１はシリコン基板（半導体基板）、２２はシリコン基板２１の−Ｙ方向の周縁部近傍に形成されたオリエンテーションフラット、２３はシリコン基板２１の表面（一主面）２１ａをＸ方向に延びる帯状の領域に区画するスクライブライン（スクライブ領域）、２４はシリコン基板２１の表面２１ａをＹ方向に延びる帯状の領域に区画するスクライブライン（スクライブ領域）、２５は互いに直交するスクライブライン２３、２３及び２４、２４により区画されたチップ領域（半導体素子形成領域）、２６はシリコン基板２１の表面２１ａの−Ｙ方向の周縁部近傍かつスクライブライン２４上に形成されたパターン、２７はシリコン基板２１の表面２１ａのＸ方向の周縁部近傍かつスクライブライン２３上に形成されたパターンである。

パターン２６は、図２に示す様に、ダイシングブレード等の切断装置を用いてシリコン基板２１をスクライブライン２４にて切断した際の切断領域の幅ｗ及びその位置ずれ量ｓを測定するためのもので、スクライブライン２４を横断する様に矩形状の微小パターン２６ａを複数個平面視Λ状に形成し、かつスクライブライン２４の両側のチップ領域２５，２５それぞれに設けられたシールリング３１、３１に重なるように帯状の長尺パターン２６ｂ、２６ｂを形成したもので、これら２列の微小パターン２６ａ、２６ａ、…列のそれぞれの先端がスクライブライン２４の中心線Ａｘに重なり、かつ、微小パターン２６ａ、２６ａ、…列のそれぞれの他端がシールリング３１の上方を通過してチップ領域２５に延出している。

パターン２７は、図３に示す様に、パターン２６を９０°回転したもので、ダイシングブレード等の切断装置を用いてシリコン基板２１をスクライブライン２３にて切断した際の切断領域の幅ｗ及びその位置ずれ量ｓを測定するためのもので、スクライブライン２３に矩形状の微小パターン２７ａを複数個平面視Λ状に形成し、かつスクライブライン２３の両側のチップ領域２５，２５それぞれに設けられたシールリング３１、３１に重なるように帯状の長尺パターン２７ｂ、２７ｂを形成したもので、これら２列の微小パターン２７ａ、２７ａ、…列のそれぞれの先端がスクライブライン２３の中心線Ａｘに重なり、かつ、微小パターン２７ａ、２７ａ、…列のそれぞれの他端がシールリング３１の上方を通過してチップ領域２５に延出している。

これらパターン２６、２７は、チップ領域２５に集積回路等の半導体素子を形成する工程中または当該工程の後に設けられたパターン形成工程により、シリコン基板２１の表面２１ａの所定位置に形成される。
より具体的には、これらパターン２６、２７は、チップ領域２５に形成された集積回路等の半導体素子に電気的に接続される銅金属からなる銅ポスト、この銅ポスト上に形成され少なくとも上端部が露出するハンダバンプ、この半導体素子の外部端子であるハンダ電極のいずれかを形成する工程と同時に形成される。
したがって、マスクパターン等を変更するだけでパターン２６、２７を形成することができ、しかも、パターン２６、２７形成用の工程を別途設ける必要がないので、製造コストが上昇する虞も無い。

次に、このシリコンウェーハの検査方法について説明する。
シリコン基板２１をダイシング（切断）する前では、長尺パターン２６ｂ、２６ｂにより挟まれた微小パターン２６ａ、２６ａ、…部分の配列は、中心軸Ａｘに対して対称形であるΛ型になっている。
このシリコン基板２１をダイシングブレード等の切断装置を用いてスクライブライン２４に沿ってダイシングすると、図４に示すように、ダイシングライン３２によりパターン２６の中央部分が削除されて両側に微小パターン２６ａ、２６ａ、…が残ることになる。

例えば、両側に残った微小パターン２６ａ、２６ａ、…の形状が図４（ａ）に示す様な左右対称になった場合、ダイシングライン３２の側面からシールリング３１、３１までの距離が等しいことになるので、ダイシングライン３２の中心軸Ａｘ’はスクライブライン２４の中心軸Ａｘにほぼ一致していることになる。

また、両側に残った微小パターン２６ａ、２６ａ、…の形状が図４（ｂ）に示す様な形状になった場合、ダイシングライン３２の側面からシールリング３１、３１までの距離は、右側が狭く、左側が広いことになるので、ダイシングライン３２の中心軸Ａｘ’はスクライブライン２４の中心軸Ａｘに対して位置ずれ量ｓだけずれていることになる。

また、両側に残った微小パターン２６ａ、２６ａ、…の形状が図４（ｃ）に示す様な形状になった場合、ダイシングライン３２の側面からシールリング３１、３１までの距離は等しいものの、ダイシングライン３２の側面からシールリング３１、３１までの距離が極めて狭いので、ダイシングライン３２の幅ｗはスクライブライン２４の幅Ｗより僅かに狭いことになる。

この様に、ダイシングライン３２の両側に残った微小パターン２６ａ、２６ａ、…の形状を観察することにより、ダイシングの良否を評価するので、特に熟練した者でなくとも、スクライブライン２４におけるダイシングの良否を、目視にて、しかも容易に判別することができる。したがって、ダイシングの良否を容易かつ速やかに判断することができ、製造工程における作業性の向上、製造コストの削減を図ることができる。

また、ダイシングライン３２の両側に残った微小パターン２６ａ、２６ａ、…の形状を直接観察するので、ダイシングライン３２の幅ｗ及びその位置ずれ量ｓを高精度にて直接測定することができる。
パターン２７についても、パターン２６と全く同様にしてダイシングラインの良否を評価することができる。

本実施形態のシリコンウェーハを互いに直交するスクライブライン２３、２３、…及び２４、２４、…にて切断することにより、集積回路等が形成されたチップ（領域）２５を個々に分離することができる。したがって、このチップ２５を用いて本実施形態のチップ・サイズ・パッケージ（ＣＳＰ）を得ることができる。
このチップ２５は、ダイシングライン３２に不具合が無いので、このチップ２５を用いたＣＳＰも電気的特性及び信頼性が向上したものとなる。

「第２の実施形態」
図５は本発明の第２の実施形態のシリコンウェーハ（半導体ウェーハ）に形成されたパターンを示す平面図であり、本実施形態のパターン４１が、上述した第１の実施形態のパターン２６と異なる点は、第１の実施形態のパターン２６では、矩形状の微小パターン２６ａを複数個平面視Λ状に形成したのに対し、本実施形態のパターン４１では、径の小さなスポット状の微小パターン４１ａを複数個平面視Λ状に形成した点である。

このシリコンウェーハの検査方法においても、第１の実施形態のシリコンウェーハの検査方法と全く同様に、長尺パターン２６ｂ、２６ｂにより挟まれた微小パターン４１ａ、４１ａ、…の形状を観察することにより、ダイシングの良否を評価することができる。したがって、特に熟練した者でなくとも、スクライブライン２４におけるダイシングの良否を、目視にて、しかも容易に判別することができ、製造工程における作業性の向上、製造コストの削減を図ることができる。

「第３の実施形態」
図６は本発明の第３の実施形態のシリコンウェーハ（半導体ウェーハ）に形成されたパターンを示す平面図であり、本実施形態のパターン５１が、上述した第１の実施形態のパターン２６と異なる点は、第１の実施形態のパターン２６では、スクライブライン２４を横断する様に矩形状の微小パターン２６ａを複数個平面視Λ状に形成したのに対し、本実施形態のパターン５１では、スクライブライン２４内に収まる様に矩形状の微小パターン２６ａを複数個平面視Λ状に形成した点である。

このシリコンウェーハの検査方法においても、第１の実施形態のシリコンウェーハの検査方法と全く同様にダイシングの良否を評価することができる。
すなわち、ダイシングブレード等の切断装置を用いてスクライブライン２４に沿ってダイシングすると、図４に示すように、ダイシングライン３２によりパターン５１の中央部分が削除されて両側に微小パターン２６ａ、２６ａ、…が残ることになる。

例えば、微小パターン２６ａ、２６ａ、…の形状が図７（ａ）に示す様な左右対称になった場合、ダイシングライン３２の中心軸Ａｘ’はスクライブライン２４の中心軸Ａｘにほぼ一致していることになる。
また、微小パターン２６ａ、２６ａ、…の形状が図７（ｂ）に示す様な形状になった場合、ダイシングライン３２の中心軸Ａｘ’はスクライブライン２４の中心軸Ａｘに対して位置ずれ量ｓだけずれていることになる。
また、微小パターン２６ａ、２６ａ、…の形状が図７（ｃ）に示す様な形状になった場合、ダイシングライン３２の側面からシールリング３１、３１までの距離が極めて狭いので、ダイシングライン３２の幅ｗはスクライブライン２４の幅Ｗより僅かに狭いことになる。

この様に、第１の実施形態の検査方法と同様、ダイシングライン３２の両側に残った微小パターン２６ａ、２６ａ、…の形状を観察することにより、スクライブライン２４におけるダイシングの良否を、目視にて、しかも容易に判別することができる。したがって、ダイシングの良否を容易かつ速やかに判断することができ、製造工程における作業性の向上、製造コストの削減を図ることができる。
また、本実施形態のパターン５１は、スクライブライン２４内に収まる様に形成したものであるから、個別のチップ２５になった後においても、検査することができる。

「第４の実施形態」
図８は本発明の第４の実施形態のシリコンウェーハ（半導体ウェーハ）に形成されたパターンを示す平面図であり、本実施形態のパターン６１が、上述した第３の実施形態のパターン５１と異なる点は、第３の実施形態のパターン５１では、矩形状の微小パターン２６ａを複数個平面視Λ状に形成したのに対し、本実施形態のパターン６１では、径の小さなスポット状の微小パターン４１ａを複数個平面視Λ状に形成した点である。

このシリコンウェーハの検査方法においても、第３の実施形態のシリコンウェーハの検査方法と全く同様に、長尺パターン２６ｂ、２６ｂにより挟まれた微小パターン４１ａ、４１ａ、…の形状を観察することにより、ダイシングの良否を評価することができる。したがって、特に熟練した者でなくとも、スクライブライン２４におけるダイシングの良否を、目視にて、しかも容易に判別することができ、製造工程における作業性の向上、製造コストの削減を図ることができる。

本発明は、シリコン基板２１の表面２１ａの周縁部近傍に、シリコン基板２１をスクライブライン２４にて切断した際の切断領域の幅ｗ及びその位置ずれ量ｓを測定するためのパターン２６、２７、４１、５１、６１を形成したものであるから、ＣＳＰはもちろんのこと、この種以外のＣＳＰ等の半導体チップにも適用可能であり、その工業的効果は非常に大きなものである。

本発明の第１の実施形態のシリコンウェーハを示す平面図である。 本発明の第１の実施形態のシリコンウェーハに形成されたパターンを示す平面図である。 本発明の第１の実施形態のシリコンウェーハに形成された他のパターンを示す平面図である。 本発明の第１の実施形態のシリコンウェーハの検査方法を示す平面図である。 本発明の第２の実施形態のシリコンウェーハに形成されたパターンを示す平面図である。 本発明の第３の実施形態のシリコンウェーハに形成されたパターンを示す平面図である。 本発明の第３の実施形態のシリコンウェーハの検査方法を示す平面図である。 本発明の第４の実施形態のシリコンウェーハに形成されたパターンを示す平面図である。 従来の半導体ウェーハのダイシング後のダイシングライン近傍の断面構造を示す断面図である。 従来のダイシング後の半導体ウェーハを示す平面図である。

符号の説明

２１…シリコン基板、２１ａ…表面、２２…オリエンテーションフラット、２３、２４…スクライブライン（スクライブ領域）、２５…チップ（領域）、２６、２７、４１、５１、６１…パターン、２６ａ、２７ａ、４１ａ…微小パターン、２６ｂ、２７ｂ…長尺パターン、３１…シールリング、３２…ダイシングライン。

Claims (11)

1. 半導体基板の一主面のスクライブ領域により区画された複数の半導体素子形成領域それぞれに半導体素子を形成してなる半導体ウェーハであって、
   前記一主面に、前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成してなることを特徴とする半導体ウェーハ。
2. 前記パターンは、線対称の図形からなることを特徴とする請求項１記載の半導体ウェーハ。
3. 前記パターンを前記一主面の周縁部近傍に形成してなることを特徴とする請求項１または２記載の半導体ウェーハ。
4. 前記パターンを前記一主面の周縁部近傍かつ前記スクライブ領域の延長上に形成してなることを特徴とする請求項１または２記載の半導体ウェーハ。
5. 前記パターンに識別情報を付与してなることを特徴とする請求項１ないし４のいずれか１項記載の半導体ウェーハ。
6. 前記識別情報は、数値情報または文字情報を含むことを特徴とする請求項５記載の半導体ウェーハ。
7. 請求項１ないし６のいずれか１項記載の半導体ウェーハから得られる半導体素子であって、
   前記半導体基板を前記スクライブ領域にて切断してなることを特徴とする半導体素子。
8. 請求項７記載の半導体素子を備えてなることを特徴とするチップサイズ・パッケージ。
9. 半導体基板の一主面のスクライブ領域により区画された複数の半導体素子形成領域それぞれに半導体素子を形成してなる半導体ウェーハの製造方法であって、
   前記半導体素子を形成する半導体素子形成工程中または当該工程の後に、前記一主面に、前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成するパターン形成工程を有することを特徴とする半導体ウェーハの製造方法。
10. 前記半導体素子形成工程は、前記半導体素子に電気的に接続される外部接続用端子を形成する工程を含み、当該工程と同時に前記パターン形成工程を行うことを特徴とする請求項９記載の半導体ウェーハの製造方法。
11. 半導体基板の一主面のスクライブ領域により区画された複数の半導体素子形成領域それぞれに半導体素子を形成するとともに、前記一主面に、前記半導体基板を前記スクライブ領域にて切断した際の切断領域の幅及びその位置ずれ量を測定するためのパターンを形成してなる半導体ウェーハの検査方法であって、
    前記スクライブ領域における切断前後の前記パターンの変化を観察し、このパターンの変化に基づき切断の良否を評価することを特徴とする半導体ウェーハの検査方法。

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