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CN103811298B - 测试对准使用芯片的制作方法 - Google Patents

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CN103811298B CN201210460903.9A CN201210460903A CN103811298B CN 103811298 B CN103811298 B CN 103811298B CN 201210460903 A CN201210460903 A CN 201210460903A CN 103811298 B CN103811298 B CN 103811298B
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Abstract

本发明公开了一种测试对准使用芯片的制作方法，其特征在于，包括：步骤1、在工艺初期图形定义时，硅片内的所有区域都进行曝光；步骤2、当该硅片因为芯片尺寸过小时，需要进行对准芯片制作时，针对此类硅片，在硅片内部完整shot的位置上，选择一个小的区域M进行二次曝光，使区域M内的全部或部分芯片失效，形成一个失效的芯片阵列，作为测试对准使用；步骤3、根据区域M中的失效芯片周边芯片中是否含有有效芯片，来判定测试结果是否与硅片上实际芯片结果发生左、右、上、下的偏移。本发明的测试对准使用芯片的制作方法，相对于常规使用的不曝光方式制作失效芯片的方法影响面积少，判定准确率高，并且失效芯片数目变化灵活性高等优点。

Description

测试对准使用芯片的制作方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种测试对准使用芯片的制作方法。
背景技术
在半导体后段电性测试、封装测试过程中，当芯片尺寸较小时(通常单边尺寸小于2毫米)，会由于对准的位置偏差，导致实际的良品/不良品在硅片上的位置标识错误，从而导致最后产品的合格/不合格判定错误。
通常的做法为在前段工艺中，选择硅片直径方向分布的两端各一个不完整曝光范围，不进行曝光的方式，将指定的不曝光范围内的芯片做成失效的芯片，从而通过预先知道的固定位置失效芯片，再结合相邻行列是否为有效芯片，作为位置对准的判定方法。具体的制作方法如下：
步骤1、在工艺初期图形定义时，硅片内的所有区域(SHOT)都进行曝光，如图1a所示，其中Shot为芯片制作过程中光刻一次性曝光的范围。
步骤2、当该硅片因为芯片尺寸过小时，需要进行对准芯片制作，针对此类硅片，当芯片制作进行到最后一层金属层次时，通过曝光软件设定，将硅片外围的不完整SHOT定义为不曝光的区域，如图1b中SHOTA、SHOTB所示。
步骤3、根据SHOTA、SHOTB周边芯片中是否含有有效芯片，来判定测试结果是否与硅片上实际芯片结果发生偏移。
其中判定是否发生位移的方法为：由于预先已经知道Shot A与Shot B内(A-I)芯片为失效芯片，通过关联程序检测测试结果中Shot A/B周边芯片中有效是否含有有效芯片，来判定测试结果是否与硅片上实际芯片结果发生偏移，其中A-I所在的区域代表一个芯片的大小。
对于SHOT A，X有效数目＞0，则没有向左偏移，Y有效数目＞0，则没有向下偏移，如图2a。针对SHOTB，X有效数目＞0，则没有向右偏移，Y有效数目＞0，则没有向上偏移，如图2b。
如上所述，利用传统测试对准芯片制作方法，如果要同时对测试的上下、左右四个方向进行对准校验，需要在直径方向至少设置两个不完整SHOT不曝光，以芯片总数29000个，芯片尺寸1毫米×1毫米，SHOT尺寸20×20毫米为例，如图3所示，在SHOTA中，除去边缘3mm无效区域，利用数学几何关系，可以求得所述三角形区域的面积，从而得出该方法影响40个芯片以上，同理，在SHOTB中，除去边缘3mm无效区域，影响40个芯片以上。则边缘两个SHOT共影响大于80个有效芯片，影响比例大于0.3％。失效芯片数量多，对硅片实际良率影响大，并且判定的准确率不高。
发明内容
本发明所要解决的技术问题是提供一种测试对准使用芯片的制作方法，能大幅度降低失效芯片的数量，提高硅片实际良率。
为解决上述技术问题，本发明提供的一种测试对准使用芯片的制作方法，其特征在于，包括：
步骤1、在工艺初期图形定义时，硅片内的所有区域都进行曝光；
步骤2、当该硅片因为芯片尺寸过小时，需要进行对准芯片制作时，针对此类硅片，在硅片内部完整shot的位置上，选择一个小的区域M进行二次曝光，使区域M内的全部或部分芯片失效，形成一个失效的芯片阵列，作为测试对准使用；
步骤3、根据区域M中的失效芯片周边芯片中是否含有有效芯片，来判定测试结果是否与硅片上实际芯片结果发生左、右、上、下的偏移。
进一步的，步骤2中所述使区域M内的全部芯片失效，具体为直接通过强制偏移的方式将区域M内光刻图形做偏移，使得该曝光范围内图形重叠，影响其电学性能参数，从而最终导致区域M内芯片失效。
进一步的，步骤2中所述使区域M内的部分芯片失效，具体为通过在掩膜版上以单芯片尺寸为标准，制作特定的属性为“透光”的曝光范围，在曝光过程中将此透光图形在区域M内的芯片上曝光，使得整个“透光”的曝光范围内没有图形，从而使透光区域芯片失效。
进一步的，所述步骤3的判断具体为：当所述区域M中的失效芯片周边芯片在其中一个方向上有效芯片数目大于0时，则在所述方向上不存在偏移，否者发生偏移。
本发明的测试对准使用芯片的制作方法，相对于常规使用的不曝光方式制作失效芯片的方法影响面积少，判定准确率高，并且失效芯片数目变化灵活性高、制作方式简单、影响面积容易控制、失效芯片位置放置可变、作为对准芯片使用的可靠性高等优点。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1a是公知的硅片曝光区域示意图；
图1b是公知的测试对准芯片制作示意图；
图2a是SHOTA偏移检测示意图；
图2b是SHOTB偏移检测示意图；
图3是SHOTA局部放大图；
图4是本发明二次曝光方式制作测试对准芯片示意图；
图5a是本发明图像偏移二次曝光制作测试对准芯片示意图；
图5b是本发明掩膜版追加图形二次曝光示意图；
图6是本发明偏移检测示意图。
具体实施方式
为使贵审查员对本发明的目的、特征及功效能够有更进一步的了解与认识，以下结合附图对本发明方案做详细描述如下：
本发明测试对准使用芯片的制作方法，包括：
步骤1、在工艺初期图形定义时，硅片内的所有区域(SHOT)部进行曝光，如图1a所示，其中Shot为芯片制作过程中光刻一次性曝光的范围。
步骤2、当该硅片因为芯片尺寸过小时，需要进行对准芯片制作，针对此类硅片，在硅片内部完整shot的位置上，选择一个小的区域M进行二次曝光，使区域M内的全部或部分芯片失效，形成一个失效的芯片阵列，作为测试对准使用，如图4所示。
步骤3、根据区域M中的失效芯片周边芯片中是否含有有效芯片，来判定测试结果是否与硅片上实际芯片结果发生发生左、右、上、下的偏移。
即在Wafer的固定位置上出现一个固定的失效芯片分布阵列，能够对硅片的上、下、左、右四个方向部进行对准检查。此方法相对于常规使用的不曝光方式制作失效芯片的方法影响面积少，判定准确率高。
其中，步骤2中所说的在硅片内部完整shot的位置上，选择一个小的区域M进行二次曝光，使区域M内的芯片失效，形成一个失效的芯片阵列，可以有两种实施方案，具体说明如下：
1、直接通过强制偏移的方式将区域M内光刻图形做偏移，使得该曝光范围内图形重叠，影响其电学性能参数，从而最终导致区域M内芯片失效，如图5a。
2、通过在掩膜版上以单芯片尺寸为标准，制作特定的属性为“透光”的曝光范围，在曝光过程中将此透光图形在区域M内的芯片上曝光，使得整个“透光”的曝光范围内没有图形，从而使透光区域芯片失效，此方法可进一步减少影响的芯片数，如图5b，其中，a区域为不透光区域，b为透光区域，此方法a范围内的有效芯片不会受影响。
本发明判定测试结果是否与硅片上实际芯片结果发生偏移方法，如图6所示，其中已经预知A-G的芯片失效，其中A-G所在的区域代表一个芯片的大小，检查X/Y/S/Z的芯片是否失效来判定是否有左、右、上、下的偏移，其中，X/Y/S/Z的芯片的有效数目大于0，则在该方向上这没有发生偏移，否则发生偏移，提高了偏移判断的准确性。
本发明方法以芯片总数29000个，芯片尺寸1毫米×1毫米，SHOT尺寸20×20毫米为例，区域M的使用有效芯片的数目为3×3芯片数，即9个有效芯片，当使用第二种实施例时，则可以将芯片数减少为7个或更少，影响比例小于0.03％。大大减小了测试对准失效芯片的数目。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种测试对准使用芯片的制作方法，其特征在于，包括：
步骤1、在工艺初期图形定义时，硅片内的所有区域都进行曝光；
步骤2、当该硅片因为芯片尺寸过小时，需要进行对准芯片制作时，针对此类硅片，在硅片内部完整shot的位置上，选择一个小的区域M进行二次曝光，使区域M内的全部或部分芯片失效，形成一个失效的芯片阵列，作为测试对准使用；
步骤3、根据区域M中的失效芯片周边芯片中是否含有有效芯片，来判定测试结果是否与硅片上实际芯片结果发生左、右、上、下的偏移,当所述区域M中的失效芯片周边芯片在其中一个方向上有效芯片数目大于0时，则在所述方向上不存在偏移，否者发生偏移。
2.如权利要求1所述的测试对准使用芯片的制作方法，其特征在于，步骤2中所述使区域M内的全部芯片失效，具体为直接通过强制偏移的方式将区域M内光刻图形做偏移，使得该曝光范围内图形重叠，影响其电学性能参数，从而最终导致区域M内芯片失效。
3.如权利要求1所述的测试对准使用芯片的制作方法，其特征在于，步骤2中所述使区域M内的部分芯片失效，具体为通过在掩膜版上以单芯片尺寸为标准，制作特定的属性为透光的曝光范围，在曝光过程中将此透光图形在区域M内的芯片上曝光，使得整个透光的曝光范围内没有图形，从而使透光区域芯片失效。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170042897A (ko) * 2015-10-12 2017-04-20 에스케이하이닉스 주식회사 반도체장치
CN109957503B (zh) * 2017-12-14 2022-05-31 长春长光华大智造测序设备有限公司 一种用于高通量基因测序设备的工艺芯片及其应用
CN109389598B (zh) * 2018-10-25 2021-09-17 上海哥瑞利软件股份有限公司 一种高效的晶圆连续失效芯片数量统计算法
CN110164789A (zh) * 2019-06-05 2019-08-23 德淮半导体有限公司 晶圆测试方法及晶圆测试装置
CN111146106A (zh) * 2019-12-30 2020-05-12 上海华岭集成电路技术股份有限公司 一种快速筛选芯片失效风险的方法
CN113625149B (zh) * 2020-05-07 2024-07-16 美商矽成积体电路股份有限公司 异常芯片检测方法与异常芯片检测系统

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1209643A (zh) * 1997-08-04 1999-03-03 日本电气株式会社 对准方法
CN1492285A (zh) * 2002-10-24 2004-04-28 友达光电股份有限公司 具有对准量测标记的光罩及其侦测方法
JP2007103851A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 半導体装置の製造方法および半導体ウエハ
CN101183119A (zh) * 2006-11-13 2008-05-21 采钰科技股份有限公司 晶片级测试电路板的制造方法及其结构
JP2010056222A (ja) * 2008-08-27 2010-03-11 Renesas Technology Corp 半導体チップ、半導体ウエハのテスト方法および半導体装置の製造方法
CN101750900A (zh) * 2008-12-16 2010-06-23 上海华虹Nec电子有限公司 判断哪个光刻工序造成以曝光面积为单位的低良率的方法
CN101345220B (zh) * 2004-11-11 2011-07-13 雅马哈株式会社 半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4931710B2 (ja) * 2007-06-29 2012-05-16 株式会社リコー ウエハにおける良品チップ分類方法、それを用いたチップ品質判定方法、ならびにチップ分類プログラム、チップ品質判定プログラム、マーキング機構及び半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1209643A (zh) * 1997-08-04 1999-03-03 日本电气株式会社 对准方法
CN1492285A (zh) * 2002-10-24 2004-04-28 友达光电股份有限公司 具有对准量测标记的光罩及其侦测方法
CN101345220B (zh) * 2004-11-11 2011-07-13 雅马哈株式会社 半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法
JP2007103851A (ja) * 2005-10-07 2007-04-19 Nec Electronics Corp 半導体装置の製造方法および半導体ウエハ
CN101183119A (zh) * 2006-11-13 2008-05-21 采钰科技股份有限公司 晶片级测试电路板的制造方法及其结构
JP2010056222A (ja) * 2008-08-27 2010-03-11 Renesas Technology Corp 半導体チップ、半導体ウエハのテスト方法および半導体装置の製造方法
CN101750900A (zh) * 2008-12-16 2010-06-23 上海华虹Nec电子有限公司 判断哪个光刻工序造成以曝光面积为单位的低良率的方法

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