CN101345220B - 半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法 - Google Patents

Abstract

一种半导体器件，一种半导体晶片，一种芯片尺寸封装以及一种制作和检测方法。所述半导体晶片按如下方式制成，将半导体衬底的主表面划分成由划片线限定的多个半导体元件形成区，其中在半导体衬底表面的周围区域附近关于划片线形成至少一个图案，用以测量切割区的宽度和它的位置移动。所述图案由多个微观图形和一对狭长图形构成，所述微观图形排列成倒V形并穿过划片线，所述一对狭长图形部分重叠在划片线两边形成的密封环。可以形成沟道的宽度大于与划片线对应的半导体衬底的背面上切割区的宽度，为的是防止在切割过程中崩裂、裂纹和毛口的形成。

Description

半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法

本申请系申请号为CN 200510120272.6，申请日为2005.11.9，申请人为雅马哈株式会社，并且题为《半导体器件，半导体晶片，芯片尺寸封装及制作和检测方法》的分案申请。上述在先申请要求优先权，所述优先权的一

在先申请国    在先申请日    在先申请号

日本          2004.11.11    JP 2004-327784

日本          2005.02.28    JP 2005-052988

本申请要求日本专利申请No.2004-327784和No.2005-52988的优先权，本文将它们的内容作为参考内容。

技术领域

本发明涉及与半导体器件，半导体晶片，芯片尺寸封装(CSP)及晶片级芯片尺寸封装(WLCSP)。同时，本发明还涉及半导体晶片的制作及检测方法。

背景技术

近年来，诸如个人笔记本电脑及配置数码相机的手机等电子产品发展迅速，以减小它们的尺寸、厚度及重量；由此，在器件封装方面，传统的双列直插式封装已逐渐被芯片尺寸封装所代替。

已经开发出多种类型被压缩在芯片尺寸封装中的半导体器件并已投入实际应用。日本未审专利申请JP-H-09-252027给出了一种被压缩在芯片尺寸封装中的半导体器件实例，其中，在半导体衬底的表面上形成集成电路，并以树脂密封层所覆盖。

制作芯片尺寸封装的半导体器件过程是这样的：划片刀沿着划片线切割(截割)具有大量集成电路的半导体晶片，从而分离成多个半导体芯片，那些集成电路以类似于晶格点阵的方式形成于所述表面上，并且每个集成电路都由划片线所围绕。

图9是传统的半导体晶片经切割后在切割线(或切割区)附近的横截面结构图，其中标注数字1代表硅衬底；标注数字2代表在硅衬底1的主表面1a上形成的区域氧化膜；标注数字3a到3c代表在区域氧化膜2上分开形成的第一、第二和第三绝缘插入层；标注数字4a到4c代表密封环，它们分开形成于区域氧化膜2的窗口区2a上方；标注数字5代表钝化膜，它覆盖第三绝缘插入层3c和密封环4c；标注数字6代表划片线(或划线区)；标注数字7代表芯片区(即用于制做半导体器件的各部件的区域)；标注数字8代表切割线(或切割区)。

在切割步骤中，切割线8的宽度w和划片线6的宽度W分别是这样确定的：使切割线8的中心线Ax’偏离划片线6的中心线Ax一个位置移动s，所述位置移动s集中在一个规则的区域内。例如，当切割线8的宽度w设定为约50μm时，则将划片线的宽度W设定为约100。

图10是表示传统的半导体晶片经切割后的平面布局视图，其中标注数字11代表被切割线8分割开的各独立的半导体芯片；标注数字12代表在每个半导体芯片11中按阵列方式排布的焊接球，其中，焊接球12与硅衬底1的主表面1a上的集成电路(未示出)电连接。

一些半导体芯片11有受损的可能，其中，在切割的过程中，由于位置移动切割线8可能会超出规定的范围，而部分进入到芯片区7中，这样就会损伤密封环4a到4c。密封环4a到4c的这种损伤，使得空气中的水分就极易渗入到半导体芯片11的内部区域。这成为使制作周期内的可靠性降低的因素，因此，检测是必不可少的，以便进行检查。

有如下两种检测方法：

(1)第一种检测方法

在图10中，每个焊接球12与每个半导体芯片11的矩形边缘13和14的距离分别为t1和t2，则根据所述距离t1和t2以计出密封环4c和切割线8之间的距离d。

(2)第二种检测方法

对于每批产品，抽取一定数目的半导体芯片11，然后使它们经受在其边缘部分受到损伤，从而直接对密封环4c和切割线8之间的距离。

按照这种检测方法，当距离d属于规则的区域时，就断定可能没有损伤，因而相关的一批产品都是合格产品。反之，如果距离d超过规则的区域，就断定可能发生损伤，因而相关的一批产品也就被判定为残品。

至于第一种方法，焊接球12到半导体芯片11的矩形端部13和14的距离t1和t2相对比较长，而且由于焊接球12的图形排列精度低，根据这样的焊接球12的位置测量所述距离t1和t2的测量精度也会变低。由于这个原因，就会带来一个缺点，即由于距离t1和t2的测量精度低，密封环4c和切割线8之间距离d的计算精度随之变低。而且，第一种检测方法需要特殊设计的仪器，以测量距离t1和t2时，这是很麻烦的。

第二种检测方法是直接测量密封环4c和切割线8之间的距离d，因而会使距离d的测量精度变得较高；但是实行这种方法费时、费事。另外，第二种检测方法而且是破坏性的检测，因此，检测完后，半导体芯片成为不能用的。

为了避免切割的过程中半导体衬底出现屈曲和裂纹，硅晶片必须具备包含以下工艺特征的结构：

(1)用划片刀在硅衬底的背面上刻划出的沟道必须与集成电路的边界对齐，然后将硅衬底表面用树脂密封并用划片刀沿着沟道进行切割，这样就可以制成各独立的芯片尺寸封装，日本未审专利申请No.2000-124168中就给出了这样的一个例子。

(2)在硅衬底表面上的划片线内形成的沟道，其横截面图形为矩形或V-形，然后将包括沟道在内的整个硅衬底表面用树脂密封，这样就得到一个硅晶片。用厚度小的划片刀沿着矩形或V-形的沟道对硅衬底进行切割，这样也制得芯片尺寸封装，日本未审专利申请No.2000-195862和日本未审专利申请JP-H-11-111896中就有这样的例子。

(3)位于硅衬底表面上的划片线内形成的沟道具有较大的宽度，然后将包括沟道在内的整个硅衬底表面用树脂密封，这样就得到一个硅晶片。然后，对硅衬底的背面进行抛光(或打磨)，使宽的沟道在硅衬底的背面显现出来；然后沿着沟道切割硅衬底，这样也制得芯片尺寸封装，日本未审专利申请No.2001-85363中就有这样的例子。

图18是表示具有上述结构(1)的硅晶片的横截面图，其中标注数字101代表硅衬底；标注数字102代表位于硅衬底101主表面101a上的划片线；标注数字103代表由划片线102确定的集成电路形成区；标注数字104代表在集成电路形成区103内形成的单个集成电路；标注数字105代表树脂密封层，它覆盖了包括集成电路104在内的整个硅表面101a；标注数字106代表边界沟道，它形成于硅衬底101背面101b的指定位置，与划片线102对齐。

边界沟道是用划片刀刻划出来的，划片刀的厚度设定为约100μm。

当用上述的硅晶片制作芯片尺寸封装时，就用上述的划片刀沿着边界沟道106对树脂密封层105和硅衬底101的表面101a进行切割。

用上述结构(1)的硅晶片制作芯片尺寸封装时，要用划片刀切割硅衬底101的表面101a，划片刀的厚度实际上与划片线102的宽度匹配。如图19所示，用划片刀111切割表面101a形成的切割沟道112可能会偏离位背面101b的边界沟道106一个位置移动d。这样，在完成切割之后，就可能在硅衬底101中的连接切割沟道112和边界沟道106的一定部分内出现崩裂(或贝壳状裂纹)113，裂纹114或者毛口115。

在上述硅晶片结构(2)和(3)中，同样存在可能出现崩裂113、裂纹114和毛口115的问题，由此可见，在用于制作芯片尺寸封装的硅晶片中它们是普遍存在的。

发明内容

本发明的目的在于提供一种半导体器件、一种半导体晶片和一种芯片尺寸封装，其中通过使用划片刀之类的切割工具是沿着划片线使单个半导体芯片被分离。

本发明的另一目的在于提供一种测试方法，其中，可以高精度测量半导体晶片的切割宽度和划片线的位置移动，并且无需特殊设计的测试仪器。

本发明的又一目的在于提供一种半导体器件、一种半导体晶片和一种晶片级芯片尺寸封装，其中可以防止在切割的过程中在半导体芯片周围出现崩裂，裂纹和毛口。

按照本发明的第一方面，提供一种半导体晶片，其中，将半导体衬底的主表面划分为由划片线限定的多个半导体元件形成区域，所述半导体晶片包括至少一个图案，用于在半导体衬底经过沿划片线的切割时，测量切割区域的宽度及其位置移动。例如，这个图案是线性对称的图形，形成于接近衬底表面的外围区域，而且还可以进一步延伸到整个划片线。这样就可以有效地利用半导体晶片的主表面的外围区域，而这一部分通常被认为是没用的区域；因此，就没必要去扩展半导体晶片和半导体元件形成区，以便去形成所述的图案。另外，还可以应用包含关于所述数图案的值或特征的鉴别信息。

制造半导体器件包含从上述半导体晶片中分离出来半导体元件(相当于集成电路)，其中通过观察图形，可以直接测量切割区的宽度和位置移动；因此，可以提高测量的准确性，减少检测时间。用封装半导体元件的芯片尺寸封装，可以实现所述半导体器件。由于关于半导体元件的切割区内不会出现任何问题，因此可以提高与芯片尺寸封装相关的电学特性和可靠性。另外，还可以提高制作产品的产量，降低生产成本。

提供完成图案形成步骤以形成图案来组成上述半导体晶片，所述图案用于在沿着划片线切割衬底时测量切割区的宽度和位置移动，其中，在半导体元件形成步骤期间或之后，完成所述图形形成步骤，所述半导体元件形成步骤用于在半导体晶片上的半导体元件形成区内形成半导体元件。只要将传统的半导体晶片的制造过程稍加改动就可以实现这种制作方法，其中，可以易于形成上述图案，而既不引起任何延误工时，也不会增加制作成本。另外，所述半导体元件形成步骤包括外部端子形成步骤，用以形成各个外部端子，这些端子与各个半导体元件电连接，因此，以与外部端子形成步骤同时实行图案形成步骤。

更进一步地，通过观察沿着切割区切割半导体晶片前后的图案的变化，可以对上述半导体晶片进行检测，从而能够实现判断是否很好地实行切割。用肉眼就可以方便地实现这种检测，而且不必要是熟练的工作人员；因此，能够实现提高制作的易操作性，并降低整个制作成本。

本发明的第二方面，一种半导体晶片包括多个用划片线划分出的集成电路制作区，它们形成于半导体衬底的主表面上，并由含有聚合(或高分子)化合物的密封层将其覆盖，其中，沟道的宽度比位于硅衬底背面划片线相应的规定位置处形成的的划片线的宽度大。在用诸如划片刀之类的切割工具进行切割时，由于在半导体衬底的背面上形成与划片线对齐的宽沟道，就可以避免崩裂，裂纹和毛口现象。这就提高了半导体器件制作的可靠性，而这些半导体器件是从半导体晶片上引出并彼此分离的。

按照上述，所述沟道底部的中心深度要大于底部两侧的深度。具体地说，就是沟道沿一纵长方向具有V形，或U形，或半圆形剖面的底部。这就进一步减小了有关形成崩裂，裂纹或毛口的可能性。

所述沟道的宽度比在切割步骤中于划片线内形成的切割沟道的宽度大，由于特定的原因，沟道的宽度大于等于切割沟道宽度的1.2倍，小于等于切割沟道宽度的1.4倍。另外，所述沟道的最大深度小于半导体衬底的厚度，由于特定的原因，大概在半导体衬底厚度的20％-70％范围。再次，使划片线按与它的侧面部分具有一定倾斜角度受到切割。用上述半导体晶片可将半导体器件封装在晶片级的芯片尺寸封装中。

通过实行如下步骤可以得到上述半导体器件：

(i)第一步在与半导体衬底背面上划片线相应的特定位置形成沟道，沟道的宽度大于划片线的宽度。

(ii)第二步形成由聚合化合物组成的密封层，用以覆盖整个半导体衬底表面，从而，将集成电路形成区被封装在其中。

(iii)第三步沿着划片线切割半导体衬底和密封层，从而，将包含集成电路形成区的各个芯片各自分离开。

按照这种制作方法，能够生产半导体器件，其中由于半导体衬底背面宽沟道的存在，在切割期间，没有崩裂、裂纹和毛口，从而能够提高产量和制作过程的可靠性。

附图说明

参照下列附图，将进行进一步详细说明本发明的这些以及其它目的、方案和具体实施过程，其中：

图1是表示本发明第一实施例硅晶片布置的平面图；

图2是表示相对于沿图1中Y轴方向的划片线形成的微观图形的平面视图；

图3是表示相对于沿图1中X轴方向的划片线形成的微观图形的平面视图；

图4A示出了一种切割的实例，其中所述微观图形关于切割线为对称的；

图4B示出另一种切割的实例，其中所述微观图形关于切割线为不对称的；

图4C示出又一种切割的实例，其中所述微观图形关于切割线为对称的，切割线离密封环的距离非常小；

图5是表示第一实施例的第一种改型的硅晶片布置的特定部分的平面视图；

图6是表示第一实施例的第二种改型的硅晶片布置的特定部分的平面视图；

图7A示出第二种改型的一种实例，其中所述微观图形关于切割线为对称的；

图7B示出了第二种改型的另一实例，其中所述微观图形关于切割线为不对称的；

图7C示出了第二种改型修的又一实例，其中所述微观图形关于切割线为对称的，切割线离密封环的距离非常小；

图8是第一实施例的第三种改型的硅晶片布置的特定部分的平面视图；

图9是表示传统半导体晶片经切割后在切割线附近的横截面视图；

图10是表示在经切割后的传统半导体晶片上形成的半导体器件布置的平面视图；

图11是表示本发明第二实施例硅晶片结构的横截面视图；

图12A是表示制作晶片级芯片尺寸封装的第一步的横截面视图，其中在硅衬底的主表面上形成集成电路；

图12B是表示制作晶片级芯片尺寸封装的第二步的横截面视图，其中用划片刀在硅衬底的背面上形成沟道；

图12C是表示制作晶片级芯片尺寸封装的第三步的横截面视图，其中用紫外光照射形成树脂密封层；

图12D是表示制作晶片级芯片尺寸封装的第四步的横截面视图，其中将用划片刀沿着划片线对树脂密封层和硅衬底进行切割；

图13是图解的方式表示带有与沟道相连之切口的晶片级芯片尺寸封装结构的横截面图；

图14是表示本发明第二实施例的第一种改型的硅晶片结构的横截面视图；

图15是表示用图14所示硅晶片制作的晶片级芯片尺寸封装结构的横截面视图；

图16是表示本发明第二实施例的第二种改型的硅晶片结构的横截面视图；

图17是表示用图16所示硅晶片制作的晶片级芯片尺寸封装结构的横截面视图；

图18是表示传统硅晶片结构的横截面视图；

图19是表示用划片刀对图18中的硅晶片结构进行切割的横截面视图；

图20A是表示由于切割所致图18中硅晶片引起的崩裂和裂纹的放大截面视图；

图20B是表示由于切割所致图18中硅晶片引起的裂纹和毛口的放大截面图；

具体实施方式

以下将参照附图通过实例进一步详细描述本发明。

1.第一实施例

图1是表示本发明第一实施例硅晶片(即半导体晶片)布置的平面视图，其中标注数字21代表硅衬底(或半导体衬底)；标注数字22代表硅衬底上的一个定向面，该面沿Y轴方向形成于硅衬底21下部的边缘部分；标注数字23代表划片线(或划片线)，它将硅衬底21的主表面21a划分成沿X轴方向排列的多个带状区域；标注数字24代表划片线(或划片线)，它将硅衬底21的主表面21a划分成沿Y轴方向排列的多个带状区域；标注数字25代表芯片区(或半导体元件形成区)，它们是由划片线23和划片线24相交成直角被划分的；标注数字26代表沿Y轴方向在硅衬底21主表面21a上下部的周围部分附近形成的图案，并且它被形成于划片线24上；标注数字27代表沿X轴方向在硅衬底21主表面21a上的右侧部的周围部分附近形成的图案，并且它被形成于划片线23上。

图案26用来测量切割区的宽度w和它相对于划片线24的位置移动s，在划片线24这里，所示硅衬底21受到有如图2所示那样比如用划片刀之类的切割工具沿划片线24的切割。具体地说，按穿过划片线24平面视图内的倒V形方式，形成多个矩形微观图形26a；并分别形成一对带状的狭长图形26b，它们部分重叠形成于切割线24两侧的芯片区25的密封环31。也就是说，两列微观图形26a按倾斜的方式排列，在顶点处彼此相交，该顶点位于划片线24的中心线Ax上。另外，两列微观图形26a的另一端分别从密封环31的上部穿过，延伸至芯片区25中。

如图3所示，图案27实际上与上述的微图案26相配，只是旋转了90°，而且图案27用来测量切割区的宽度w和它相对于划片线23的位置移动s，在划片线23这里，所示硅衬底21受到用划片刀之类的切割工具的切割，其中，多个矩形微观图形27a按在平面视图内的倒V形排列；并形成一对带状的狭长图形27b，它们重叠形成于切割线23两侧的芯片区25的密封环31。也就是说，两列微观图形27a按倾斜的方式排列，在顶点处彼此相交，该顶点位于划片线23的中心线Ax上。另外，两列微观图形27a的另一端分别从密封环31的上部穿过，延伸至芯片区25中。

在芯片区25中分别形成比如集成电路之类的半导体元件的步骤中，或者在前述步骤之后的图案形成步骤中，于硅衬底21的主表面21a的规定位置处形成上述图案26和27。

具体地说，这些图案26和27的制作可以与贴铜同时进行，所述贴铜是用铜组成，并与在芯片区25中形成比如集成电路之类的半导体元件电连接；或者这些图案26和27的制作可以与制作焊接凸块的过程同步进行，所述焊接凸块做在铜贴上，它的上部是裸露的；或者这些图案26和27的制作可与制作电极的过程同步进行，所述电极与半导体元件的外电极对应。

因此，通过简单地改动掩模图形就可以得到图案26和27。另外，本实施例的一个优点是，由于不需要特殊的步骤形成图案26和27，因而制作成本不会提升。

接下来，将要详细叙述上述硅晶片的检测方法。

在切割(或截割)硅衬底21之前，微观图形26a位于狭长图形26b之间所限定的空间中，关于划片线24的中心线Ax对称地排列成倒V形。

当用比如划片刀之类的切割工具沿着划片线24切割硅衬底21时，可使切割线32形成用以切掉图案26的中心部分，以使微观图案26保持在它的两侧(见图4A到4C)。

设想有如图4A所示那样，微观图形26a对称地保留在切割线32的两侧，其中切割线32的两端与密封环31之间的距离各自相等；在这种情况下，切割线32的中心线Ax′实际上与划片线24的中心线Ax相符。

设想有如图4B所示那样，微观图形26a对称地保留在切割线32的两侧，切割线32的右侧端和密封环31之间的距离变短，而切割线32的左侧端和密封环31的距离变长；在这种情况下，切割线32的中心线Ax’就会偏离划片线24的中心线Ax，而发生位置移动s。

设想有如图4C所示那样，微观图形26a对称地保留在切割线32的两侧，其中切割线32的两个侧端到密封环31的距离各自相等；在这种情况下，所述距离非常小，使得切割线32的宽度w变得略小于划片线24的宽度W。

如上所述，通过观察保留在切割线32两边的微观图形26a的形状，就可以确定是否很好地实行所述切割。用肉眼就可以方便地进行观察，而且不必要是熟练的工作人员；因此就可以判断沿着划片线24进行的切割是否好还是不好。上述的估计和判断可以方便快速的做出。这就提高了这种方法的可操作性并降低了整个制作成本。

上述检测方法是直接用肉眼观察保留在切割线32两边的微观图形26a的形状。也就是说，可以高精度地直接测量切割线32的宽度w和它的位置移动s。

类似于图案26，关于图案27可以对与其相关的切割线质量做出评估。

本实施例的硅晶片沿着相交成直角的划片线23和24受到切割，从而分割其中形成有集成电路的各个芯片区25。于是，能够制成封装各个芯片的晶片级芯片尺寸封装。

这些芯片不会受到关于切割线32的麻烦；因此，能够大大提高有如上述制成的有关芯片级尺寸封装的电学特性和可靠性。

第一实施例可按多种方式改型，下面将描述几种改型。

(a)第一种改型

图5是表示第一实施例的第一种改型的硅晶片(即半导体晶片)的特定部分的平面视图，其中与图2相同的部件用同样的标注数字标注，省略对它们的详细描述。第一种改型的特点是，由微观图案41a排列成倒V形以形成图案41。与上述图案26(见图2)相比，其中，多个矩形微观图形26a在平面视图内被排成倒V形，而图案41是由多个直径很小的点状微观图形41a在平面视图内排列成倒V形。

第一种改型的检测硅晶片的方法与上面提到的方法类似，其中，通过观察狭长图形26b之间限定的空间内的微观图形41a的形状，就可以确定是否关于划片线24很好地进行切割。也就是说，这种检测不必要是熟练的工作人员，用肉眼就可以方便地做出判断。从而提高了这种方法的可操作性，并降低了生产成本。

(b)第二种改型

图6是表示第二种改型的硅晶片(即半导体晶片)的特定部分的平面视图，其中与图2一致的部分用同样的标注数字标注，省略对它们的详细描述。第二种改型的特点是，微观图形26a以倒V形排列而形成图案51。与上述图案26相比，其中，微观图形26a在平面视图内排成倒V形并穿过划片线24，而图案51由多个矩形的微观图形26a构成，它们在平面视图内排列成倒V形，并处于划片线24的空间内。

在第二种改型的检测硅晶片的方法与上面提到的方法类似，可以确定沿划片线24进行的切割是否好或是不好。

也就是说，当用比如划片刀之类的切割工具沿着划片线24切割第二种改型的硅晶片时，图案51的中新部分被切掉，使一些微观图形26a会保留在切割线32的两侧，这基本上与实施例一非常相似(见图4A到4C)。

设想有如图7A所示那样，微观图形26a对称地保留在切割线32的两侧，其中切割线32的中心线Ax′实际上与划片线24的中心线Ax相符。

设想微观图形26a保留成图7B所示形状，其中，切割线32的中心线Ax’偏离划片线24的中心线Ax，其间有位置移动s。

设想微观图形26a保留成图7C所示的形状，其中，切割线32的两侧端部与密封环31之间的距离工作都很小；在这种情况下，切割线32的宽度w变得略小于划片线24的宽度W。

与第一实施例中所实行的检测相似，使第二种改型的硅晶片受到检测，其中，通过简单地观察保留在切割线32两边的微观图形26a的形状，就可以视觉地确定关于划片线24是否很好地实行切割。也就是说，可以方便快速地确定是否很好地实行了切割。这就提高了这种方法的可操作性，并降低了生产成本。

由于第二种改型被设计成在划片线24的空间内形成图案51，因此，可以在把硅晶片分离成单个芯片之后进行检测。

(c)第三种改型

图8是表示第三种改型的硅晶片(即半导体晶片)特定部分的平面视图，其中与图5所示一致的部件用同样的标注数字标注，省略对它们的详细描述。第三种改型的特点是，微观图形41a排列成倒V形，形成图案61。与第二实施例中所用的图案51相比(见图6)，其中，多个矩形微观图形26a在平面视图内被排列成倒V形，而图案61是由多个直径很小的点状微观图形41a在平面视图内排成倒V形而构成的，并位于划片线24的空间内。

与关于第二种改型的硅晶片检测方式类似，第三种改型也是通过观察在狭长图形26b之间限定的空间中的微观图形41a的整个形状的方式实行检测，能够判断是否关于划片线24很好地进行了所述切割。这种检测方法不必要熟练的工作人员，而且用肉眼就可以做出确定，是否关于划片线24实行了很好的切割。这就可以提高制作的可操作性，并可降低生产成本。

如上所述，第一实施例及其改型的特点在于图案26，27，41，51和61，它们适宜地形成于硅衬底21的主表面21a的周围部分，用来测量由于沿划片线24切割硅衬底21所形成的切割区宽度w，及其位置移动s。因此，第一实施例不仅可用于芯片尺寸封装，也可适于其他类型的封装半导体芯片的封装方法，因此，会在制作方面带来巨大的产业效果。

2.第二实施例

以下将描述本发明第二实施例的半导体器件及其晶片级芯片尺寸封装(WLCSP)。

图11是表示本发明第二实施例中制作晶片级芯片尺寸封装所用硅晶片(或半导体晶片)的剖面视图，其中标注数字121代表硅衬底(或半导体衬底)；标注数字122代表硅晶片121主表面121a上的划片线；标注数字123代表由在硅衬底121的表面121a上的划片线122确定的集成电路形成区；标注数字124代表在各个集成电路形成区123内分别形成的集成电路；标注数字125代表树脂密封层，用于整个覆盖包含各集成电路124在内的主表面121a；标注数字126代表在与划片线对应的硅衬底121背面121b上的规定位置处形成的沟道，它的宽度较大，大于划片线122的宽度。

实际上，再布线层，贴铜和凸电极都形成于硅晶片上的集成电路上；为了方便起见，图11中没有特别描述或示出它们。

沟道126的宽度最好大于切割沟道的宽度，这是在用比如划片刀之类的切割工具切割硅晶片时在划片线122中形成的；按照规定的因子，沟道宽度大于等于切割沟道宽度的1.2倍，并且最好小于等于切割沟道宽度的1.4倍。更好的是，大于等于切割沟道宽度的1.22倍，小于等于切割沟道宽度的1.33倍；是切割沟道宽度的1.28倍尤好。

当切割沟道的宽度w在25μm-83μm之间时，沟道126的宽度W就在35μm-100μm之间。最好是在切割沟道宽度w在30μm-45μm之间时，沟道126的宽度W在40μm-55μm范围。在切割沟道的宽度w是35μm时，沟道126的宽度W为45μm尤好。通过把划片刀的位置移动加到切割沟道的宽度w上，确定划片线122的宽度，因而近似设定为120μm。

下面将描述为什么有如上述那样限定沟道126宽度W的原因。

当沟道126的宽度W小于切割沟道宽度w的1.2倍时，划片刀的位置移动就可能不引人注意。当沟道126的宽度W超过切割沟道宽度w的1.4倍时，就可能出现一些与受力或刚性有关的问题，并发生沟道126的水平线干扰方面的影响。

要求沟道126的最大深度D是硅衬底121厚度t的20％-70％范围。最好使所述最大深度D是硅衬底121厚度t的30％-60％。而设定在所述厚度t的50％尤好。

下面将解释对沟道126的深度D进行上述限定的原因。

当沟道126的最大深度D小于所述厚度t的20％时，由于沟道126的规定，所以实际上不会发生技术影响。当沟道126的最大深度D超过所述厚度t的70％时，硅晶片作为整体可能在受力或刚性方面会显得不足。

下面将描述第二实施例制作晶片级芯片尺寸封装的方法，其中用划片刀切割硅晶片，由此而使得在划片线122内形成宽度为w的切割区。

如图12A所示，在正常的制作晶片级芯片尺寸封装的过程中，在硅衬底121主表面121a上由划片线122限定的集成电路形成区123内分别形成集成电路124。

接下来，如图12B所示，利用厚度大于划片线122内所形成的切割沟道宽度w的划片刀131，在与划片线122对应的硅衬底121的背面121b上规定位置处形成沟道126。

按照上面所说的，估计一个关于划片刀131厚度方向两侧的容许(或差值)的范围从5μm到25μm，最好是一个为15μm或更大的容许范围，这在后面将会有述。

也就是说，当切割沟道的宽度w在25μm-83μm范围时，划片刀131的厚度相应在35μm-100μm范围。最好是，当切割沟道的宽度w在30μm-45μm范围时，划片刀131的厚度在40μm-55μm范围。而当切割沟道的宽度w为35μm时，相应地将划片刀131的厚度设定为45μm尤好。

划片刀131的转速可在20000转/分钟-60000/分钟范围，最好设定为30000转/分钟。

关于硅衬底121的切割速度可在30mm/秒-70mm/秒范围，最好设定为40mm/秒。

这样，就可以形成厚度比切割沟道宽度w大的沟道126，切割沟道形成于划片线122内。

接下去，用比如打磨机类的工具，使硅衬底121的背面121b受到抛光(或打磨)。

例如，打磨机的转速可在4000转/分钟-8000转/分钟的范围，最好受到为5000转/分钟。另外，关于硅衬底121的背面121b所述打磨的速率可在200μm-450μm，最好设定为225μm。

这样的话，就可能切割掉在用划片刀131刻划沟道126过程中所形成的毛口；因此，就能使硅衬底121的背面121b具有相当的平整度。

接下来，如图12C所示，将液态绝缘树脂132加在包含集成电路124的硅衬底121的整个主表面121a上。然后使绝缘树脂132受到紫外辐射133照射使其固化，这样就形成树脂密封层125。考虑到可操作性问题，最好可以使用两部分树脂，如环氧树脂和聚酰亚胺树脂；然而，必要的话也可以使用单一部分的树脂。

接下来，使树脂密封层125受到化学机械抛光(CMP)，以便露出上面的铜贴(未示出)表面。

接下来，如图12D所示，使用厚度与切割沟道135的宽度w一致的划片刀134，使树脂密封层125和硅衬底121沿着划片线122受到切割，划片线122的宽度约为120μm。

如图12D所示，即便划片刀134在沟道126的宽度范围内发生位置移动d’(约10μm)，仍可能继续进行使用划片刀134的切割。当切割沟道135的底部不断向下伸入而到达沟道126时，使切割沟道135和沟道126之间互相连接的硅衬底121的切割表面内不会发生崩裂，裂纹或毛口。

图13是表示用上述方法制成的晶片级芯片尺寸封装(WLCSP)的剖面图，其中，横截面图形为矩形的切口136位于硅衬底121的背面121b的周围部分内，这对沟道126的形成部分地有所贡献。

不论是否用划片刀134进行切割，在切口136中都没有崩裂，裂纹或毛口。

简单地说，能够可靠地制成晶片级芯片尺寸封装(WLCSP)，且其硅衬底121的切割表面上不会有崩裂，裂纹或毛口。因此，能够以高产量、高可靠性制作晶片级芯片尺寸封装。

如上所述，在第二实施例的硅晶片中，沟道126形成于与划片线122相应的硅衬底121的背面121b的特定位置，其宽度大于划片线122的宽度。即使采用具有位置移动d’的划片刀134切割划片线122，也能使这个位置移动d’处于沟道126宽度的可取范围内；因此，可以可靠地实现晶片级芯片尺寸封装，而不会在硅衬底121的切割表面中有崩裂，裂纹或毛口。总之，可以实现高产量、高可靠性地制作晶片级芯片尺寸封装。

第二实施例可按多种方式改型，下面将描述几种改型。

(1)第一种改型

图14是表示本发明第二实施例第一种改型的硅晶片(或半导体晶片)结构的横截面视图，所述晶片用于制作晶片级芯片尺寸封装。与上述图11所示的硅晶片相比，图11中沟道126的底部是平的，而在第一种改型的硅晶片中，设计沟道141的底部的剖面图形是V形的，底部的中心具有最大的深度D。

沟道141的宽度W和深度D的关系与沟道126的宽度W和深度D的关系是一致的。另外，沟道141的V形底部的倾角θ范围是30°-60°。40°-50°的倾角范围更好，设定为45°尤好。

图15是表示用上述图14所示的硅晶片制成的晶片级芯片尺寸封装结构的剖面视图，其中，梯形切口142位于硅衬底121的背面121b的周围部分内，这种切口对沟道141的形成部分地有所贡献。每个切口142的倾角与沟道141的底部倾角θ一致。

可以类似于前面图13所示晶片级芯片尺寸封装那样制作这种晶片级芯片尺寸封装。

具体地说，用划片刀切割衬底121的背面121b，划片刀的刀刃形状与沟道141的底部形状是互补的，也就是说，具有投影的图形(或倒V形)，以便能够在与划片线122对应的衬底121的背面121b上规定位置处可靠地形成V形沟道141。

第一种改型可以证明与第二实施例的规定操作和效果是一致的。另外，也可将V形沟道141替换为U形沟道(即沟道的剖面图形是U形的)，其中，可以很好地证明所规定的操作和效果。

(b)第二种改型

图16是表示本发明第二实施例第二种改型的硅晶片(或半导体晶片)结构的横截面视图，所示晶片用于制作晶片级芯片尺寸封装。与上述的图11中的硅晶片相比，图11中沟道126的底部是平的，而图16中硅晶片的沟道151的底部的剖面图形被设计成是半圆形的，其中底部中心具有最大的深度D。

沟道151的宽度W和深度D的关系与沟道126的宽度W和深度D的关系是一致的。

沟道151底部的曲率半径在30μm-250μm范围内，最好是在100μm-150μm范围，设定为125μm尤好。

图17是表示用图16中的硅晶片制作的晶片级芯片尺寸封装的剖面图，其中，在硅衬底121的背面121b的周围部分内形成半圆形刀口152，所示刀口部分地对沟道151的形成有所贡献。

每个切口152的曲率半径与沟道151的底部的曲率半径一致。

可以类似于与图11中所示晶片级芯片尺寸封装那样制作这种晶片级芯片尺寸封装。

具体地说，用划片刀切割衬底121的背面121b，划片刀的刀刃形状与沟道151的底部形状是互补的，以便使得能够在与划片线122对应的衬底121的背面121b规定位置处可靠地形成半圆形沟道151。

第二种改型可以证明与第二实施例的操作和效果一致。

如上所述，第二实施例及其改型中被设计成使沟道126，141和151的宽度都比划片线122的宽度大一些，这些沟道形成于与划片线122相应的硅衬底121的背面121b的特定位置。因此，第二实施例不仅适用于晶片级芯片尺寸封装，也适用于其它类型的封装，如封装半导体芯片的芯片尺寸封装；因此，它能在制作方面带来巨大的产业效果。

最后，本发明并非仅限于上述的实施例和改型，它们仅为说明性的而非限制性的；因此，在各权利要求限定的本发明范围可以给出多种改动和进一步的改型。

Claims (12)

1.一种半导体晶片，由划片线限定的多个集成电路形成区域形成于半导体衬底的主表面上，并由聚合化合物构成的密封层覆盖，其中，在半导体衬底背部上与划片线对应的规定位置处形成沟道，沟道的宽度大于划片线的宽度，在半导体衬底背部上形成的沟道是通过使用划片刀进行切割而形成的；其中，使用划片刀沿划片线从所述密封层一侧对所述密封层和所述半导体衬底进行切割，以分离分别包含有集成电路形成区域的多个芯片；

其中，所述沟道的宽度以规定的因子大于切割沟道的宽度，切割沟道是在切割步骤中在划片线内形成的；所述规定的因子是与所述切割沟道的宽度相比，大于等于1.2倍且小于等于1.4倍；

所述沟道的底部的最大深度以规定的因子小于半导体衬底的厚度；所述规定的因子的范围是与半导体衬底的厚度相比，从20％到70％。

2.根据权利要求1所述的半导体晶片，其中，所述沟道的底部的中心与其侧部相比具有最大的深度。

3.根据权利要求2所述的半导体晶片，其中，所述沟道在纵向横截面内具有V形底部、U形底部或半圆形底部。

4.一种用半导体晶片制成的半导体器件，所述半导体晶片中，由划片线限定的多个集成电路形成区域形成在半导体衬底的主表面上，并由聚合化合物构成的密封层覆盖，其中，在半导体衬底背部上与划片线对应的规定位置处形成沟道，沟道的宽度大于划片线的宽度，在半导体衬底背部上形成的沟道是通过使用划片刀进行切割而形成的；所述密封层和所述半导体衬底沿划片线受到切割，其中使用划片刀沿划片线从所述密封层一侧对所述密封层和所述半导体衬底进行切割；

其中，所述沟道的宽度以规定的因子大于切割沟道的宽度，所述切割沟道是在切割步骤中在划片线内形成的；所述规定因子是与所述切割沟道的宽度相比，大于等于1.2倍且小于等于1.4倍；

所述沟道的底部的最大深度按规定的因子小于半导体衬底的厚度；所述规定因子的范围是与半导体衬底的厚度相比，从20％到70％。

5.根据权利要求4所述的半导体器件，其中，所述沟道在纵向横截面内具有V形底部、U形底部或半圆形底部。

6.根据权利要求4或5所述的半导体器件，其中，所述划片线在其侧部按规定倾斜角受到切割。

7.一种用半导体晶片制成的晶片级芯片尺寸包装，所述半导体晶片中，由划片线限定的多个集成电路形成区域形成在半导体衬底的主表面上，并由聚合化合物构成的密封层覆盖，其中，在半导体衬底背部上与划片线对应的规定位置处形成沟道，沟道的宽度大于划片线的宽度，在半导体衬底背部上形成的沟道是通过使用划片刀进行切割而形成的；所述密封层和所述半导体衬底沿划片线受到切割，其中使用划片刀沿划片线从所述密封层一侧对所述密封层和所述半导体衬底进行切割；

其中，所述沟道的宽度以规定的因子大于切割沟道的宽度，所述切割沟道是在切割步骤中在划片线内形成的；所述规定的因子是与所述切割沟道的宽度相比，大于等于1.2倍且小于等于1.4倍；

所述沟道的底部的最大深度按规定的因子小于半导体衬底的厚度；所述规定的因子的范围是与半导体衬底的厚度相比，从20％到70％。

8.根据权利要求7所述的晶片级芯片尺寸包装，其中，所述沟道在纵向横截面内具有V形底部、U形底部或半圆形底部。

9.根据权利要求7或8所述的晶片级芯片尺寸包装，其中，所述划片线在其侧部按规定倾斜角受到切割。

10.一种用半导体晶片制成的半导体器件的制造方法，所述半导体晶片中，半导体衬底的主表面上形成由划片线限定的多个集成电路形成区域，所述制造方法包括如下步骤：

在半导体衬底背部上与划片线对应的规定位置处形成沟道，沟道的宽度大于划片线的宽度，在半导体衬底背部上形成的沟道是通过使用划片刀进行切割而形成的；

形成由聚合化合物构成的密封层，以便整个覆盖半导体衬底的主表面，从而将集成电路形成区域封装于其中；以及

沿划片线切割半导体衬底和密封层，从而分离分别包含有集成电路形成区域的多个芯片，其中使用划片刀沿划片线从所述密封层一侧对所述密封层和所述半导体衬底进行切割；

其中，所述沟道的宽度以规定的因子大于切割沟道的宽度，所述切割沟道是在切割步骤中在划片线内形成的；所述规定的因子是与所述切割沟道的宽度相比，大于等于1.2倍且小于等于1.4倍；

所述沟道的底部的最大深度按规定的因子小于半导体衬底的厚度；所述规定的因子的范围是与半导体衬底的厚度相比，从20％到70％。

11.根据权利要求10所述的半导体器件的制造方法，其中，所述沟道在纵向横截面内具有V形底部、U形底部或半圆形底部。

12.根据权利要求10或11所述的半导体器件的制造方法，其中，所述划片线在其侧部按规定倾斜角受到切割。

Images