KR100787745B1 - 반도체 제조용 ｐｃｍ 테스트 패턴 - Google Patents
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Abstract
본 발명은 반도체 제조용 PCM 테스트 패턴에 관한 것으로, 더욱 상세하게는 비아 또는 컨택 식각공정의 공정 마진을 모니터링 할 수 있는 반도체 제조용 PCM 테스트 패턴에 관한 것이다.
본 발명의 반도체 제조용 PCM 테스트 패턴은 하부 전도체, 상기 하부 전도체의 일단에 연결되는 제1 컨택, 상기 하부 전도체의 타단에 연결되는 제2 컨택, 상기 제1 컨택과 제2 컨택이 이격된 간격과 동일한 간격으로 상기 제1 컨택과 제2 컨택의 주위에 형성되는 다수의 더미 컨택, 일단이 상기 제1 컨택의 상면에 연결되고 타단이 패드 금속에 전기적으로 연결되는 제1 상부 전도체 그리고 일단이 상기 제2 컨택의 상면에 연결되고 타단이 또 다른 패드 금속에 전기적으로 연결되는 제2 상부 전도체를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 제조용 PCM 테스트 패턴에 의하면 여러 가지 패턴 밀도를 갖는 체인 구조의 테스트 패턴을 구비함으로써 비아 또는 컨택 식각공정의 공정 여유도를 모니터링하여 공정을 안정화시키고 생산수율(yield)을 향상시킬 수 있는 효과가 있다.
테스트 패턴(test pattern), PCM(process change monitor), 컨택, 비아
Description
도 1a은 종래의 체인 저항을 측정하기 위한 PCM 테스트 패턴의 평면도,
도 1b는 도 1a의 A-A'선을 잘라본 단면도,
도 2는 패턴 밀도가 낮은 영역에서 컨택의 단선 불량을 보여주는 주사전자현미경 사진,
도 3a은 본발명의 실시예에 따른 반도체 제조용 PCM 테스트 패턴의 평면도,
도 3b는 도 3a의 B-B'선을 잘라본 단면도,
도 4a은 본발명의 실시예에 따른 반도체 제조용 PCM 테스트 패턴의 평면도,
도 4b는 도 3a의 C-C'선을 잘라본 단면도,
도 5a은 본발명의 실시예에 따른 반도체 제조용 PCM 테스트 패턴의 평면도,
도 5b는 도 3a의 D-D'선을 잘라본 단면도.
*도면의 주요부분에 대한 부호의 설명*
10, 100 : 하부 전도체 20 : 비아 컨택
210 : 제1 컨택 220 : 제2 컨택
30 : 상부전도체 310 : 제1 상부 전도체
320 : 제2 상부 전도체
본 발명은 반도체 제조용 PCM 테스트 패턴에 관한 것으로, 더욱 상세하게는 비아 또는 컨택 식각공정의 공정 마진을 모니터링 할 수 있는 반도체 제조용 PCM 테스트 패턴에 관한 것이다.
일반적으로 실리콘 웨이퍼 상에 각각의 반도체 칩을 만들고, 각각의 반도체 칩의 경계면 사이인 스크라이브 레인(scribe lane)에서 공정이 정상적으로 진행되었는지 여부를 감시(monitoring)하게 되는데, 이러한 목적으로 사용되는 트랜지스터의 특성이나 저항값 등을 측정할 수 있는 일정한 패턴을 PCM(process change monitor, 이하 'PCM'이라 한다) 테스트 패턴(test pattern)이라 한다.
즉, 반도체 공정이 완료된 후 상기 PCM 테스트 패턴에서 반도체 소자의 전기적 특성을 측정하여 각 공정들의 정상 진행 여부 및 단위 소자(트랜지스터, 금속 배선저항, 비아 저항 등)의 특성을 확인한다.
이러한 테스트 패턴 중 비아 컨택(via contact) 또는 컨택(contact) 저항값 등을 측정할 수 있는 패턴이 존재하는데, 도 1a은 종래의 체인 저항을 측정하기 위한 PCM 테스트 패턴의 평면도이고, 도 1b는 도 1a의 A-A'선을 잘라본 단면도이다.
첨부된 도 1a 또는 도 1b에서 도시한 바와 같이, 비아 컨택의 저항을 측정하 기 위한 PCM 테스트 패턴은 하부 전도체(10)의 일단과 상부전도체(30)의 일단이 서로 번갈아가면서 비아 컨택(20)을 통하여 연결되는 체인 구조(chain structure)를 이룬다.
한편 건식식각 공정에서 패턴 밀도(pattern density)에 따라 국부적인 식각속도(etch rate)가 변화하게 되는 데, 이러한 현상을 로딩 효과(loading effect)라 한다. 상기 로딩 효과로 인하여 체인 구조의 밀집된 패턴 밀도에서는 정상적인 저항값을 보이는 경우라도 첨부된 도 2에 도시한 바와 같은 패턴 밀도가 낮은 영역에서는 부분적인 단선(open)이 발생하기도 한다.
이러한 불량을 분석하기 위해서는 물리적 방법, 예를 들어 주사전자현미경(Scanning Electron Microscopy) 또는 FIB(Focused Ion Beam) 등을 사용한 관찰 방법에 의하여 확인할 수 있으나, 웨이퍼의 손실 및 측정시간이 오래 소요되는 문제점이 있다.
도 2는 패턴 밀도가 낮은 영역에서 컨택의 단선 불량을 보여주는 주사전자현미경 사진이다. 도 2의 우측 사진은 컨택의 단선 불량이 발생한 부분(도 2에서 'A'부분)을 확대하여 관찰한 주사전자현미경 사진이다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 비아 또는 컨택 식각공정의 공정 마진을 모니터링 할 수 있는 반도체 제조용 PCM 테스트 패턴을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 제조용 PCM 테스트 패턴은 하부 전도체, 상기 하부 전도체의 일단에 연결되는 제1 컨택, 상기 하부 전도체의 타단에 연결되는 제2 컨택, 상기 제1 컨택과 제2 컨택이 이격된 간격과 동일한 간격으로 상기 제1 컨택과 제2 컨택의 주위에 형성되는 다수의 더미 컨택, 일단이 상기 제1 컨택의 상면에 연결되고 타단이 패드 금속에 전기적으로 연결되는 제1 상부 전도체 그리고 일단이 상기 제2 컨택의 상면에 연결되고 타단이 또 다른 패드 금속에 전기적으로 연결되는 제2 상부 전도체를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 하부전도체는 활성영역이고 상기 제1 상부 전도체 및 제2 상부 전도체는 제1층 금속배선으로 형성하는 것을 특징으로 한다.
또한, 상기 하부전도체는 폴리실리콘이고 상기 제1 상부 전도체 및 제2 상부 전도체는 제1층 금속배선으로 형성하는 것을 특징으로 한다.
또한, 상기 하부전도체는 제N층 금속배선이고 상기 제1 상부 전도체 및 제2 상부 전도체는 제N+1층 금속배선으로 형성하는 것을 특징으로 한다.
또한, 상기 제1 컨택, 제2 컨택 및 더미 컨택의 패턴 밀도를 1:2 내지 1:10으로 형성하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 3 내지 도 5는 본발명의 실시예에 따른 반도체 제조용 PCM 테스트 패턴의 평면도 및 단면도이다.
본 발명의 일실시예에 따른 반도체 제조용 PCM 테스트 패턴은 하부 전도체(100), 제1 컨택(210), 제2 컨택(220), 더미 컨택(230), 제1 상부 전도체(310) 그리고 제2 상부 전도체(320)를 포함하여 이루어져 있다.
상기 하부 전도체(100)는 도전성 물질로 이루어진 것으로서, 다양한 형상으로 형성될 수 있다. 예를 들어 반도체 기판의 활성영역, 게이트 전극으로 사용되는 폴리실리콘층, 금속 배선 등으로 이루질 수 있으며, 대략 직사각형 모양으로 패터닝되는 것이 바람직하다.
상기 제1 컨택(210)은 상기 하부 전도체(100)의 일단에 연결되는 도전성 물질로 이루어진 것이고, 상기 제2 컨택(220)은 상기 하부 전도체(100)의 타단에 연결되는 도전성 물질로 이루어진 것이다.
상기 더미 컨택(230)은 제1 컨택(210)과 제2 컨택(220)의 주위에 형성되는 다수의 컨택으로서 전기적 연결을 위한 컨택이 아니고, 단순히 컨택 식각 공정시 국부적인 패턴 밀도를 형성하기 위한 것이다. 따라서 상기 제1 컨택(210)과 제2 컨택(220) 사이의 거리와 동일한 간격으로 제1 컨택과 제2 컨택의 주위에 형성된다.
이하에서는 패턴 밀도란 컨택의 직경 대 인접한 컨택 사이의 거리의 비로 정의한다. 예를 들어 컨택의 직경이 1㎛ 이고 인접한 컨택 사이의 거리가 2㎛ 인 경우, 패턴 밀도는 1 : 2 (컨택의 직경 : 인접한 컨택 사이의 거리)가 되는 것이다.
상기 제1 상부 전도체(310)는 일단이 상기 제1 컨택(210)의 상면에 연결되고 타단이 패드 금속(도시되지 않음)에 전기적으로 연결되는 것이고, 상기 제2 상부 전도체(320)는 일단이 상기 제2 컨택(220)의 상면에 연결되고 타단이 또 다른 패드 금속(도시되지 않음)에 전기적으로 연결되는 것이다.
따라서 본 발명의 일실시예에 따른 반도체 제조용 PCM 테스트 패턴에 의하면, 컨택 또는 비아 컨택의 정상적인 형성 여부를 확인하는 새로운 방식의 테스트 패턴을 디자인하여 패턴 밀도에 따른 영향을 용이하게 모니터링할 수 있는 것이다.
즉, 여러 가지 패턴 밀도를 갖는 컨택의 테스트 패턴의 저항을 측정하여 단선 여부를 확인함으로써 컨택 식각 공정의 공정 여유도(process margin)을 확인할 수 있는 것이다.
본 발명의 다른 일실시예에 따른 반도체 제조용 PCM 테스트 패턴에서, 상기 하부전도체(100)는 활성영역이고 상기 제1 상부 전도체(310) 및 제2 상부 전도체(320)는 제1층 금속배선으로 형성하는 것이 바람직하다.
본 발명의 또 다른 일실시예에 따른 반도체 제조용 PCM 테스트 패턴에서, 상기 하부전도체(100)는 폴리실리콘이고 상기 제1 상부 전도체(310) 및 제2 상부 전도체(320)는 제1층 금속배선으로 형성하는 것이 바람직하다.
본 발명의 또 다른 일실시예에 따른 반도체 제조용 PCM 테스트 패턴에서, 상기 하부전도체(100)는 제N층 금속배선이고 상기 제1 상부 전도체(310) 및 제2 상부 전도체(320)는 제N+1층 금속배선으로 형성하는 것이 바람직하다.
본 발명의 또 다른 일실시예에 따른 반도체 제조용 PCM 테스트 패턴에서, 상 기 제1 컨택(210) 제2 컨택(220) 및 더미 컨택의 패턴 밀도를 1:2 내지 1:10으로 형성하는 것이 바람직하다.
따라서 본 발명의 일실시예에 따른 반도체 제조용 PCM 테스트 패턴의 컨택은 활성영역과 제1층 금속배선을 연결하거나, 폴리실리콘과 제1층 금속배선을 연결하는 컨택에 적용할 수 있으며, 각 층간 금속 배선을 연결하는 비아 컨택에도 적용할 수 있는 것이다.
또한 패턴 밀도의 범위를 1:2 내지 1:10으로 형성하여 효과적으로 컨택 식각 공정의 공정 여유도를 모니터링할 수 있다.
예를 들면 도 3a 또는 도 3b의 경우 컨택의 패턴 밀도가 1:2 로 디자인한 것을 도시한 것이며, 도 4a 또는 도 4b의 경우 컨택의 패턴 밀도가 1:6 로 디자인한 것을 도시한 것이며, 도 5a 또는 도 5b의 경우 컨택의 패턴 밀도가 1:10 로 디자인한 것을 도시한 것이다.
따라서 본 발명의 일실시예에 따른 반도체 제조용 PCM 테스트 패턴을 사용하여 모니터링함으로써 종래의 단순한 체인 구조의 테스트 패턴으로는 확인할 수 없었던 패턴 밀도에 따른 식각 공정의 여유도를 확인할 수 있으며, 더욱이 기존의 파괴적 분석방법인 SEM, FIB등의 물리적 분석을 하지 않으므로 비용과 시간을 절약할 수 있는 것이다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하 는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 제조용 PCM 테스트 패턴에 의하면 여러 가지 패턴 밀도를 갖는 체인 구조의 테스트 패턴을 구비함으로써 비아 또는 컨택 식각공정의 공정 여유도를 모니터링하여 공정을 안정화시키고 생산수율(yield)을 향상시킬 수 있는 효과가 있다.
Claims (5)
- 하부 전도체, 상기 하부 전도체의 일단에 연결되는 제1 컨택, 상기 하부 전도체의 타단에 연결되는 제2 컨택, 상기 제1 컨택과 제2 컨택이 이격된 간격과 동일한 간격으로 상기 제1 컨택과 제2 컨택의 주위에 형성되는 다수의 더미 컨택, 일단이 상기 제1 컨택의 상면에 연결되고 타단이 패드 금속에 전기적으로 연결되는 제1 상부 전도체 그리고 일단이 상기 제2 컨택의 상면에 연결되고 타단이 또 다른 패드 금속에 전기적으로 연결되는 제2 상부 전도체를 포함하여 이루어진 것을 특징으로 하는 반도체 제조용 PCM 테스트 패턴.
- 제1항에 있어서, 상기 하부전도체는 활성영역이고 상기 제1 상부 전도체 및 제2 상부 전도체는 제1층 금속배선으로 형성하는 것을 특징으로 하는 반도체 제조용 PCM 테스트 패턴.
- 제1항에 있어서, 상기 하부전도체는 폴리실리콘이고 상기 제1 상부 전도체 및 제2 상부 전도체는 제1층 금속배선으로 형성하는 것을 특징으로 하는 반도체 제조용 PCM 테스트 패턴.
- 제1항에 있어서, 상기 하부전도체는 제N층 금속배선이고 상기 제1 상부 전도체 및 제2 상부 전도체는 제N+1층 금속배선으로 형성하는 것을 특징으로 하는 반도체 제조용 PCM 테스트 패턴.
- 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 제1 컨택, 제2 컨택 및 더미 컨택의 패턴 밀도를 1:2 내지 1:10으로 형성하는 것을 특징으로 하는 반도체 제조용 PCM 테스트 패턴.
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