JPH02162750A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02162750A JPH02162750A JP63317507A JP31750788A JPH02162750A JP H02162750 A JPH02162750 A JP H02162750A JP 63317507 A JP63317507 A JP 63317507A JP 31750788 A JP31750788 A JP 31750788A JP H02162750 A JPH02162750 A JP H02162750A
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- JP
- Japan
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- wafer
- substrate wafer
- semiconductor device
- split
- chip
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- Pending
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 9
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- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims 2
- 239000010409 thin film Substances 0.000 claims 1
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- 230000006378 damage Effects 0.000 description 2
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置を個別のチップに分割する製造方法
に関するものである。
に関するものである。
従来の技術
従来、半導体装置を個別のチップに分割する方法として
は、ダイヤモンド針で基板ウェーハ上に切り込みキズを
つけるか、ダイヤモンド製のダイシングソーで基板ウェ
ーハ表面に切り込みをつけ、機械的に力を加わえて個別
チップに分割していた。
は、ダイヤモンド針で基板ウェーハ上に切り込みキズを
つけるか、ダイヤモンド製のダイシングソーで基板ウェ
ーハ表面に切り込みをつけ、機械的に力を加わえて個別
チップに分割していた。
発明が解決しようとする課題
この時、ウェーハ内部に発生するダイシングダメージ領
域と機械的な破壊領域が広がるため、スクライブ領域と
して１００μｍ程度の幅が必要であった。設計ルールの
微細化が進み、大規模な回路が１チツプ上に実現される
ようになると、ウェーハ上個別チップの面積に対してス
クライブ領域の面積の割合が大きくなると言う問題点が
あった。これによりウェーハ上のチップ採れ数が小さ（
なり、チップコストを押し上げていた。本発明は、これ
らの問題点を解決するものであり、基板ウェーハの表面
に細い溝を設ける半導体装置の製造方法を提供する。
域と機械的な破壊領域が広がるため、スクライブ領域と
して１００μｍ程度の幅が必要であった。設計ルールの
微細化が進み、大規模な回路が１チツプ上に実現される
ようになると、ウェーハ上個別チップの面積に対してス
クライブ領域の面積の割合が大きくなると言う問題点が
あった。これによりウェーハ上のチップ採れ数が小さ（
なり、チップコストを押し上げていた。本発明は、これ
らの問題点を解決するものであり、基板ウェーハの表面
に細い溝を設ける半導体装置の製造方法を提供する。
課題を解決するための手段
本発明は、半導体装置を個別チップに分割する時、基板
ウェーハを所定の厚さに裏面研磨を行ない、表面に形成
した基板ウェーハに比べてエツチング率の小さいパシベ
ーション膜あるいはホトレシスト膜をマスクに、異方性
エツチング装置を用いてウェーハ上のスクライブ領域に
細（て深いエツチング溝を形成したあと分割する半導体
装置の製造方法である。
ウェーハを所定の厚さに裏面研磨を行ない、表面に形成
した基板ウェーハに比べてエツチング率の小さいパシベ
ーション膜あるいはホトレシスト膜をマスクに、異方性
エツチング装置を用いてウェーハ上のスクライブ領域に
細（て深いエツチング溝を形成したあと分割する半導体
装置の製造方法である。
作用
本発明によると基板ウェーハのスクライブ領域の面積を
少なくすることができる。
少なくすることができる。
実施例
第１図に示すように、本発明の半導体装置の製造方法の
場合にはチップの長さｅＴに対して、チップ当りのスク
ライブ領域２×ｅｓを従来の１００できる。第２図は、
第１図のａａ゛部断面断面図り、半導体装置として有効
な厚みｄ＾に比べて、異方性エツチング深さｄＥを十分
に大きくとることによって、分割時の機械的破壊層がｄ
＾部分に及ばないようにする。
場合にはチップの長さｅＴに対して、チップ当りのスク
ライブ領域２×ｅｓを従来の１００できる。第２図は、
第１図のａａ゛部断面断面図り、半導体装置として有効
な厚みｄ＾に比べて、異方性エツチング深さｄＥを十分
に大きくとることによって、分割時の機械的破壊層がｄ
＾部分に及ばないようにする。
発明の効果
以上の実施例によれば、スクライブ領域の幅をり、チッ
プ面積に占める有効な面積の割合を大きくすることがで
き、チップ面積の縮小により、チップの採れ数が多くな
り、チップ・コストの低減に寄与することができる。
プ面積に占める有効な面積の割合を大きくすることがで
き、チップ面積の縮小により、チップの採れ数が多くな
り、チップ・コストの低減に寄与することができる。
第１図は本発明の実施例における平面図、第２図は第１
図のａａ’面での断面図を示す。 １・・・・・・基板ウェーハ、２・・・・・・表面パシ
ベーション膜又はホトレジスト膜、３・・・・・・異方
性エツチングをした基板ウェーハの溝、４・・・・・・
半導体装置の有効領域、ｅＴ・・・・・・チップの長さ
、２Ｘｅｓ・・・・・・スクライブ幅、ｄ＾・・・・・
・４の深さ、ｄＥ・・・・・・３の深さ。
図のａａ’面での断面図を示す。 １・・・・・・基板ウェーハ、２・・・・・・表面パシ
ベーション膜又はホトレジスト膜、３・・・・・・異方
性エツチングをした基板ウェーハの溝、４・・・・・・
半導体装置の有効領域、ｅＴ・・・・・・チップの長さ
、２Ｘｅｓ・・・・・・スクライブ幅、ｄ＾・・・・・
・４の深さ、ｄＥ・・・・・・３の深さ。
Claims (1)
- 半導体装置をウェーハ上に大量に形成し、個別のチップ
に分割する時、基板ウェーハに比べてエッチング率の小
さいパシベーション膜あるいはホトレジスト膜をマスク
に、異方性エッチング装置を用いて、基板ウェーハに細
い溝を掘り、チップ分割を行うことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317507A JPH02162750A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317507A JPH02162750A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162750A true JPH02162750A (ja) | 1990-06-22 |
Family
ID=18089006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317507A Pending JPH02162750A (ja) | 1988-12-15 | 1988-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162750A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4308705A1 (de) * | 1992-03-19 | 1993-09-30 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zu seiner Herstellung |
| US5882988A (en) * | 1995-08-16 | 1999-03-16 | Philips Electronics North America Corporation | Semiconductor chip-making without scribing |
| EP1026735A2 (en) | 1999-02-03 | 2000-08-09 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| DE10101737A1 (de) * | 2001-01-16 | 2002-07-25 | Osram Opto Semiconductors Gmbh | Verfahren zum Vereinzeln von Wafern in Chips |
-
1988
- 1988-12-15 JP JP63317507A patent/JPH02162750A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4308705A1 (de) * | 1992-03-19 | 1993-09-30 | Mitsubishi Electric Corp | Halbleitervorrichtung und Verfahren zu seiner Herstellung |
| DE4308705C2 (de) * | 1992-03-19 | 1996-03-21 | Mitsubishi Electric Corp | Integrierte Schaltungs-Chips und ein Verfahren zu deren Vereinzelung aus einem Halbleiterwafer |
| US5882988A (en) * | 1995-08-16 | 1999-03-16 | Philips Electronics North America Corporation | Semiconductor chip-making without scribing |
| EP1026735A2 (en) | 1999-02-03 | 2000-08-09 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| DE10101737A1 (de) * | 2001-01-16 | 2002-07-25 | Osram Opto Semiconductors Gmbh | Verfahren zum Vereinzeln von Wafern in Chips |
| WO2002056365A3 (de) * | 2001-01-16 | 2002-12-05 | Osram Opto Semiconductors Gmbh | Verfahren zum vereinzeln von wafern in chips |
| US6833284B2 (en) | 2001-01-16 | 2004-12-21 | Osram Opto Semiconductors Gmbh | Method for subdividing wafers into chips |
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