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JPH05267449A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JPH05267449A
JPH05267449A JP4093750A JP9375092A JPH05267449A JP H05267449 A JPH05267449 A JP H05267449A JP 4093750 A JP4093750 A JP 4093750A JP 9375092 A JP9375092 A JP 9375092A JP H05267449 A JPH05267449 A JP H05267449A
Authority
JP
Japan
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chip
semiconductor device
chips
area
manufacturing
Prior art date
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Pending
Application number
JP4093750A
Other languages
English (en)
Inventor
Hiroyuki Makino
博之 牧野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4093750A priority Critical patent/JPH05267449A/ja
Priority to DE4308705A priority patent/DE4308705C2/de
Publication of JPH05267449A publication Critical patent/JPH05267449A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】 チップ面積が小さくても充分なパッド数を配
置することができ、また同一ウエハ上に複数種類のチッ
プを各チップが必要とする面積にて形成する。 【構成】 ＩＣチップ２の側面を凹部，凸部形状のもの
とし、かつパッケージ本体７のダイ領域１９をＩＣチッ
プ２と同形状にしてインナーパッド１０とパッド１１と
をワイヤ１２により結線する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に半導体ＩＣチップの切り分け及びそ
の実装時において、チップを矩形以外の形状としたもの
に関するものである。
【０００２】
【従来の技術】図８は従来のダイシング前の半導体ウエ
ハの状態を示し、図において１３は例えば直径５イン
チ，厚さ４００〜５００μｍ程度のシリコンウエハ、５
はウエハ１３上に形成された１〜２ｃｍ角のＩＣチッ
プ、１４は各ＩＣチップの境界となるスクライブライン
（あるいはダイシングラインとも言う）、１５はウエハ
１３の方向を示すファセットである。また図９は図８の
円内の部分の拡大図を示し、スクライブライン１４は写
真製版工程によって形成され、通常一定の幅（ここでは
〜１００μｍ）を持って各ＩＣチップ５を区分してい
る。
【０００３】次に従来のＩＣチップの切り分け方法につ
いて説明する。従来のＩＣチップは図８に示すように、
同形のものが複数個縦横に整然と配列され、スクライブ
ライン１４は一直線にウエハ１３の端から端まで通って
いる。このようなウエハ１３を各チップに切り分けるに
は、図９に示す縦横の矢印の方向にスクライブライン１
４に沿ってカットを行うことにより行われる。すなわち
図１０に示すように、真空チャッキング等によりステー
ジ１７上にウエハ１３を固定し、厚さ２０μｍ程度で刃
先に工業用ダイヤモンドを埋め込まれたダイシングソー
と呼ばれるカッター１６を高速回転（１万〜７万ｒｐ
ｍ）させた状態で、ステージ１７を矢印の方向に移動さ
せ、ウエハ１３のスクライブライン１４をカッター１６
で切ることによって行われる。この際、ウエハ１３を表
面から裏面にかけて完全に切り込む方法と、完全に切り
込まずに後で応力を与えて不完全な切り込みに沿って割
る方法とがあり、前者をフルカット，後者をハーフカッ
トと呼ばれている。
【０００４】さらに、図１１に上述のようにして切り出
されたＩＣチップのパッケージへの実装方法を示す。図
１１において、７はセラミック等の絶縁部材を用いて形
成されたパッケージ本体、８はパッケージのインナーパ
ッド領域，９はチップ５を搭載するダイ領域、１０はイ
ンナーパッド領域８に設けられたインナーパッド、１１
はＩＣチップ５内に設けられたパッド、１２はボンディ
ングワイヤ、１８はパッケージ７の外部ピンであり、上
記インナーパッド１０とはパッケージ７内で接続されて
いる。
【０００５】実装時には、ＩＣチップ５をパッケージ７
のダイ領域９にハンダ等により固着し、インナーパッド
領域８に配列されたインナーパッド１０と、ＩＣチップ
５に配列されたパッド１１とをボンディングワイヤ１２
を用いて結線することにより行われる。これによりイン
ナーパッド１０はパッケージ本体７の外部ピン１８と電
気的に接続され、ＩＣチップ５とパッケージ７外部のデ
バイスと信号のやりとりを行うことができる。
【０００６】従来の半導体ＩＣチップの切り分けは以上
のような方法によって行われるため、ＩＣチップの形状
は矩形に限られていた。このため回路パターンのレイア
ウトを必ず矩形にする必要があり、レイアウト上の制約
となる。また、ウエハが円形であるにもかかわらず、Ｉ
Ｃチップが矩形であるために、チップのサイズが大きい
場合、ウエハ周囲にチップを形成できない領域ができ、
これも面積の無駄となるという問題点があった。これに
対し例えば、特開昭62−8515号公報，特開平2-10715 公
報，特開昭61-93613号公報に示されるように、レーザ等
により切り出しを行い、ＩＣチップを矩形以外の形状、
例えば三角形や六角形にして、ウエハ上の有効チップ数
を増大させたり、パッケージング時の熱，応力等を緩和
してチップの欠損を防止する、さらには、このような形
状のチップ周辺部からワイヤボンディングを行うこと
で、チップの各辺からのワイヤの長さのばらつきの低減
を図ったりするようにしたものがある。
【０００７】しかしながら、上記従来公報記載のもので
は、以下のような問題点は解消できるものではなかっ
た。すなわち、入出力信号の増加によりパッド数が増加
した場合、ＩＣチップの周囲のみにパッドが配置される
ために、ＩＣチップのサイズがパッド数によって決まる
ことになり、ＩＣが形成されるチップの実効面積が小さ
いにも係わらず大きなチップ領域が必要とされ、チップ
面積の無駄が生じる。
【０００８】また、ＩＣ形成用の実効面積の異なる複数
種類のチップを同一ウエハ上に形成する場合、従来では
スクライブラインが一直線となるように形成されるた
め、隣合うＩＣチップの辺の長さを必ず一致させる必要
があり、実効面積の最も大きいものに他のＩＣチップの
面積が合わせられることとなり、これもレイアウト上の
制約、ひいてはチップ面積の無駄となる。
【０００９】
【発明が解決しようとする課題】従来の半導体装置及び
その製造方法は以上のように構成されており、パッド数
により要求されるＩＣチップのサイズがＩＣ形成のため
の実効面積よりも大きくなり、チップ面積の無駄が生じ
るといった問題点があった。また、複数種類のチップを
同一ウエハ上に形成する場合、レイアウト上の制約、ひ
いてはチップ面積の無駄が生じるといった問題点もあっ
た。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、チップ面積が小さくても充分な
パッド数を配置することができ、また同一ウエハ上に複
数種類のチップを各チップが必要とする面積にて形成す
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、ＩＣチップの形状を矩形以外のものとするととも
に、該ＩＣチップの周辺部分にパッドを配置し、パッケ
ージのインナーパッド領域を上記ＩＣチップの形状に合
わせて、該ＩＣチップを囲むように隣接して形成するよ
うにしたものである。
【００１２】また、ＩＣチップに開口を設け、該開口周
辺に第２のパッドを配置する一方、パッケージのチップ
搭載領域に、上記ＩＣチップの開口に合わせて第２のイ
ンナーパッド領域を形成するようにしたものである。
【００１３】また、上記パッケージのチップ搭載領域
に、形状の異なる複数個のＩＣチップを、各チップの側
辺が相互的に整合するようにして固着したものである。
【００１４】この発明に係る半導体装置の製造方法は、
半導体ウエハを複数のＩＣチップ領域に区分するととも
に、該ＩＣチップ領域内に開口が形成されるようにスク
ライブラインを形成する工程と、上記スクライブライン
に沿って上記半導体ウエハを複数のＩＣチップに分割す
るとともに、ＩＣチップに開口を設ける工程とを備えた
ものである。
【００１５】また、半導体ウエハ上に大きさの異なる複
数のＩＣチップが形成されるようにスクライブラインを
形成する工程と、上記スクライブラインに沿って上記半
導体ウエハを形状の異なる複数のＩＣチップに分割する
工程とを備えたものである。
【００１６】
【作用】この発明においては、矩形以外の形状を有する
ＩＣチップの周辺部分にパッドを配置し、パッケージの
インナーパッド領域を上記ＩＣチップの形状に合わせて
形成したから、あるいはＩＣチップに開口を設け、該開
口周辺に第２のパッドを配置する一方、パッケージのチ
ップ搭載領域に、上記ＩＣチップの開口に合わせて第２
のインナーパッド領域を形成するようにしたから、チッ
プ面積が小さくても多くのパッドを配置することができ
る。
【００１７】また、パッケージのチップ搭載領域に、形
状の異なる複数個のＩＣチップを、各チップの側辺が相
互的に整合するようにして固着するようにしたから、少
ない実装面積で多くのチップを搭載することができる。
【００１８】また、異方性エッチングを用いて、半導体
ウエハを複数のＩＣチップに分割するようにしたから、
複雑な形状のＩＣチップや、形状の異なる様々なＩＣチ
ップを容易に半導体ウエハから切り出すことができる。
【００１９】
【実施例】以下、この発明の一実施例による半導体装置
の製造方法を図に基づいて説明する。図１において、１
は例えば厚さ数１０μｍ程度のシリコン等の半導体ウエ
ハ、２はウエハ１のＩＣチップが形成されている領域、
３はＩＣチップ２間の境界で従来のスクライブラインに
相当する領域を示している。
【００２０】次に作用効果について説明する。個々のチ
ップ２を図１に示すように、その周辺を凸部及び凹部形
状をもって形成することにより、従来とチップ面積は同
一のままで、チップの周辺長が増大することとなるた
め、パッドを配置する領域が大きくなる。このため図２
に示すように、パッケージ７のダイ領域１９とインナー
パッド領域２０をＩＣチップ２の形状に応じた形状と
し、インナーパッド１０をＩＣチップ形状に応じた形で
インナーパッド領域２０の内側に配列し、チップ２のパ
ッド１１とインナーパッド１０とをワイヤ１２により接
続する構成とすることで、ＩＣチップ２を作製するため
に必要なチップ面積で充分な数のパッド１１を配置する
ことができ、換言すれば、ＩＣチップ２のサイズがパッ
ド１１の数によって左右されることがなくなり、チップ
面積の有効利用を図ることができる。またボンディング
ワイヤ１２による結線時の長さのばらつきを低減するこ
とができる。
【００２１】また、チップ２の形状を上述したように、
その周辺を凸部及び凹部を用いて形成することにより、
半導体ウエハ１周辺部のチップ２ａのように、従来矩形
であれば使用不可能であったものが正規のチップとして
使用可能となり、ウエハ１上での有効チップ数の増大を
も両立させることができる。
【００２２】次に以上のような複雑な多角形状を有する
ＩＣチップの製造方法、特にウエハからの分離方法につ
いて説明する。まず図３(a) に示すように、ＩＣの製造
プロセスが終了した段階の厚さ数１０μｍ程度のウエハ
１上に、厚さ約１〜２μｍのＩＣチップのパターンが形
成されている領域２とチップの境界領域３を周知のフォ
トリソグラフィー技術を用いて形成する。
【００２３】次いで図３(b) に示すように、フォトリソ
グラフィー技術によって、厚さ約２μｍのレジストパタ
ーン４を、境界領域３の一部（幅〜２０μｍ程度）を開
口させた形で形成する。
【００２４】次に図３(c) に示すように、上記開口部を
ＲＩＥ（Reactive Ion Etching）等による異方性エッチ
ングによって深く掘る。これは一般にトレンチプロセス
と呼ばれる。そしてウエハ１の底まで掘り進み、その
後、上記レジストパターン４を除去して図３(d) に示す
ように、ＩＣチップ２の切り分けが完了する。
【００２５】以上のような複雑な多角形状を有するチッ
プパターンを半導体ウエハからそれぞれ分離するのにレ
ーザを用いてフルカットする方法も知られているが（例
えば特開昭61-93613号公報）、レーザ装置は高価なもの
であり、またレーザ照射時にＩＣチップが形成されてい
る領域２に熱応力が加わり素子特性に影響を与える等の
問題があり、これに対してＲＩＥ等の異方性エッチング
を用いると、上述のような問題が生じることなく、複雑
な形のチップを容易に分離することができるため、好都
合な方法と言える。
【００２６】なお、上記異方性エッチングを行う際に、
あらかじめ半導体ウエハ１の裏面を削ることによって基
板厚を薄くしておくと効果的である。また、半導体ウエ
ハとしてＧａＡｓ等の化合物半導体を用いる場合でも同
様の効果を期待できる。
【００２７】次に本発明の第２の実施例による半導体装
置の製造方法を図４に基づいて説明する。この実施例で
はチップ中央部に開口を設け、この開口部周辺をパッド
領域としたものである。即ち図４(a) に示すように、Ｉ
Ｃチップ２１の中心部には矩形状の開口２１が形成され
ている。そしてこのようなＩＣチップ２１をパッケージ
に実装するには、図４(b) ，(c) に示すように、パッケ
ージ７の中心部にＩＣチップ２１の開口２２に応じた凸
状の第２のインナーパッド領域２０ｂを形成し、チップ
２１周辺の（第１の）パッド１１ａと（第１の）インナ
ーパッド１０ａとをワイヤ１２ａにより接続し、チップ
２１の開口２２周辺に配置された（第２の）パッド１１
ｂと第２のインナーパッド領域２０ｂに配置された第２
のインナーパッド１０ｂとをワイヤ１２ｂにより接続す
る。
【００２８】このように構成することで、チップ面積の
有効利用を図りつつパッド数の増大を両立することがで
きる。またこの場合、パッド数を同一としてチップ上に
配置した場合、図８のチップ５よりも小さい区画でチッ
プを切り出すことができ、上記第１の実施例には及ばな
いがウエハ上での有効チップ数の増大を図ることができ
る。また上記構成において、第２のインナーパッド領域
２０ｂに他のＩＣチップを配置し、上記ＩＣチップ２１
とワイヤにより接続するようにしてもよい。
【００２９】次に本発明の第３の実施例による半導体装
置の製造方法を図５に基づいて説明する。この実施例で
は、形状の異なる複数種類の矩形状のＩＣチップを同一
ウエハ上に形成するものである。図５に示すように、ウ
エハ１上にできるだけ多くのチップが得られるようにス
クライブラインをパターニングし、チップ２３，２４，
２５の各辺が、隣接するチップの辺の一部により構成さ
れるようにすることで、ウエハ上での有効チップ数を増
大させることができ、ウエハ面積の無駄をなくすことが
でき、特に量産前の実験段階でのＩＣチップの作製等に
有効な方法である。
【００３０】次に本発明の第４の実施例による半導体装
置の製造方法を図６に基づいて説明する。この実施例で
は、直線以外に曲線を含み、形状の異なる複数種類のＩ
Ｃチップを同一ウエハ上に形成するようにしたものであ
る。図６に示すように、ウエハ１上には、様々な形状を
有するＩＣチップ２６，２７，２８がウエハ１の切り残
しが少なくなるように効率的に配列されている。
【００３１】以上第２ないし第４の実施例に示したよう
な複雑な形状のチップを切り出す際にも、上記第１の実
施例と同様にしてＲＩＥ法を用いた異方性エッチングを
行うことで、容易に所望の形状を有するチップを得るこ
とができる。
【００３２】次に本発明の第５の実施例として、複数の
種類，形状の異なるチップを同一パッケージ内に搭載し
て、いわゆるマルチチップモジュールを構成した場合を
示す。図７に示すように、隣合う各ＩＣチップ２９ａ，
２９ｂ，２９ｃ間は各チップのパッド１１ｂをワイヤ１
２ｂにより結線することで接続され、また各チップのパ
ッド１１ａとパッケージ７のインナーパッド１０ａとが
ワイヤ１２ａにより接続されている。さらに各ＩＣチッ
プ２９ａ，２９ｂ，２９ｃはダイ領域９に搭載した時に
その実装面積が最小になるように効率的に配置すること
ができるようにそのパターンが設計されている。
【００３３】このように、各ＩＣチップ２９ａ，２９
ｂ，２９ｃをマルチチップモジュール化に適した形状と
することによって、各ＩＣチップのパッド数を増加させ
られるだけでなく、ＩＣチップのパターンレイアウトも
容易になり、しかも面積の無駄の少ない実装効率の優れ
たマルチチップモジュールを構成することができる。
【００３４】
【発明の効果】以上のように、この発明によれば、矩形
以外の形状を有するＩＣチップの周辺部分にパッドを配
置し、パッケージのインナーパッド領域を上記ＩＣチッ
プの形状に合わせて形成したので、あるいはＩＣチップ
に開口を設け、該開口周辺に第２のパッドを配置する一
方、パッケージのチップ搭載領域に、上記ＩＣチップの
開口に合わせて第２のインナーパッド領域を形成するよ
うにしたので、チップ面積が小さくても多くのパッドを
配置することができ、チップ面積の無駄が低減され、し
かも多ピン化に適したＩＣチップを得ることができると
いう効果がある。
【００３５】また、パッケージのチップ搭載領域に、形
状の異なる複数個のＩＣチップを、各チップの側辺が相
互的に整合するようにして固着するようにしたから、少
ない実装面積で多くのチップを搭載することができ、高
周波モジュール等の高集積化を図ることができるという
効果がある。
【００３６】また、異方性エッチングを用いて、半導体
ウエハを複数のＩＣチップに分割するようにしたから、
複雑な形状のＩＣチップや、形状の異なる様々なＩＣチ
ップを容易に半導体ウエハから切り出すことができ、製
造プロセスが容易で、また歩留り向上を図ることができ
るという効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施例による半導体装置の製
造方法によるＩＣチップの切り分け方法を説明するため
の図。
【図２】上記実施例によるＩＣチップのパッケージへの
実装例を説明するための図。
【図３】上記実施例によるＩＣチップの切り分け方法を
説明するための工程図。
【図４】この発明の第２の実施例による半導体装置のＩ
Ｃチップの形状及びパッケージへの実装例を説明するた
めの図。
【図５】この発明の第３の実施例による半導体装置の製
造方法によるＩＣチップの切り分け方法を説明するため
の図。
【図６】この発明の第４の実施例による半導体装置の製
造方法によるＩＣチップの切り分け方法を説明するため
の図。
【図７】この発明の第５の実施例による半導体装置のＩ
Ｃチップのパッケージへの実装方法を示す図。
【図８】従来の半導体装置の製造方法によるダイシング
前の半導体ウエハの状態を示す図。
【図９】上記ダイシング前の半導体ウエハの一部拡大
図。
【図１０】上記半導体ウエハのダイシング方法を説明す
るための図。
【図１１】従来の半導体装置のＩＣチップのパッケージ
への実装方法を示す図。
【符号の説明】
１ 半導体ウエハ ２ ウエハのＩＣチップ領域 ３ ＩＣチップの境界領域（スクライブライン） ４ レジストパターン ５ ＩＣチップ ７ パッケージ本体 ８ インナーパッド領域 ９ ダイ領域 １０ インナーパッド １１ ＩＣのパッド １２ ボンディングワイヤ １３ シリコンウエハ １４ スクライブライン １５ ファセット １６ カッター １７ ステージ １８ 外部ピン １９ ダイ領域 ２０ インナーパッド領域 ２１ ＩＣチップ ２２ ＩＣチップの穴（開口） ２３ 互いに形状の異なるＩＣチップ ２４ 互いに形状の異なるＩＣチップ ２５ 互いに形状の異なるＩＣチップ ２６ 曲線を含むＩＣチップ ２７ 曲線を含むＩＣチップ ２８ 曲線を含むＩＣチップ ２９ａ 互いに形状の異なるＩＣチップ ２９ｂ 互いに形状の異なるＩＣチップ ２９ｃ 互いに形状の異なるＩＣチップ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 パッケージのチップ搭載領域にＩＣチッ
    プを固着し、前記チップ搭載領域周辺のインナーパッド
    領域に配置されたインナーパッドと上記ＩＣチップのパ
    ッドとを電気的に接続してなる半導体装置において、 上記ＩＣチップは矩形以外の形状を有するとともに、そ
    の周辺部分にパッドを具備し、 上記インナーパッド領域は、上記ＩＣチップの外形に応
    じて、該ＩＣチップを囲むように隣接して形成されてい
    ることを特徴とする半導体装置。
  2. 【請求項２】 パッケージのチップ搭載領域にＩＣチッ
    プを固着し、前記チップ搭載領域周辺のインナーパッド
    領域に配置されたインナーパッドと上記ＩＣチップのパ
    ッドとを電気的に接続してなる半導体装置において、 上記ＩＣチップには開口が形成され、かつ該開口周辺に
    第２のパッドが配置され、 上記パッケージのチップ搭載領域には、上記開口に合わ
    せて第２のインナーパッド領域が形成されていることを
    特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 形状の異なる複数個のＩＣチップを、各チップの側辺が
    相互的に整合するようにして、上記パッケージのチップ
    搭載領域に固着したことを特徴とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置において、 上記ＩＣチップの外形形状は、非直線的な形状を含むこ
    とを特徴とする半導体装置。
  5. 【請求項５】 半導体ウエハ表面に形成されたスクライ
    ブラインに沿って分割を行い、上記半導体ウエハから複
    数のＩＣチップを切り出す工程を有する半導体装置の製
    造方法において、 半導体ウエハを複数のＩＣチップ領域に区分するととも
    に、該ＩＣチップ領域内に開口が形成されるようにスク
    ライブラインを形成する工程と、 上記スクライブラインに沿って上記半導体ウエハを複数
    のＩＣチップに分割するとともに、ＩＣチップに開口を
    設ける工程とを含むことを特徴とする半導体装置の製造
    方法。
  6. 【請求項６】 半導体ウエハ表面に形成されたスクライ
    ブラインに沿って分割を行い、上記半導体ウエハから複
    数のＩＣチップを切り出す工程を有する半導体装置の製
    造方法において、 半導体ウエハ上に大きさの異なる複数のＩＣチップが形
    成されるようにスクライブラインを形成する工程と、 上記スクライブラインに沿って、上記半導体ウエハを形
    状の異なる複数のＩＣチップに分割する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体装置の製造方法に
    おいて、 上記スクライブラインは、非直線的な形状を含むことを
    特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項５または６記載の半導体装置の製
    造方法において、 上記半導体ウエハをスクライブラインに沿って複数のＩ
    Ｃチップに分割する工程は、異方性エッチングを用いて
    行なわれることを特徴とする半導体装置の製造方法。
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