JPS63228640A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPS63228640A JPS63228640A JP62062817A JP6281787A JPS63228640A JP S63228640 A JPS63228640 A JP S63228640A JP 62062817 A JP62062817 A JP 62062817A JP 6281787 A JP6281787 A JP 6281787A JP S63228640 A JPS63228640 A JP S63228640A
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- JP
- Japan
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- compound semiconductor
- metal film
- substrate
- chip
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Die Bonding (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は化合物半導体装置の構造に関し、特【は素子を
構築した化合物半導体基板を各チップに分割するダイシ
ング工程とチップをパッケージにマウントするダイボン
ディング工程において、欠けばよる不良の発生し難い化
合物半導体装置の構造に関するものである。
構築した化合物半導体基板を各チップに分割するダイシ
ング工程とチップをパッケージにマウントするダイボン
ディング工程において、欠けばよる不良の発生し難い化
合物半導体装置の構造に関するものである。
〈従来の技術〉
素子を構築した化合物半導体基板の分割方法として、ダ
イシングツーを用いたダイシング法が広く用いられてい
る。ダイシング法ではダイヤモンドカッターブレードで
素子を切断するが、この時切りしろ（以下スクライブラ
イン）が必要となる。
イシングツーを用いたダイシング法が広く用いられてい
る。ダイシング法ではダイヤモンドカッターブレードで
素子を切断するが、この時切りしろ（以下スクライブラ
イン）が必要となる。
従来、このスクライプラインは、化合物半導体基板に素
子を構築した後、前記基板上にＳｉＮｘ膜等の素子保護
膜を形成し、該保護膜をエツチング除去することにより
、形成していた。
子を構築した後、前記基板上にＳｉＮｘ膜等の素子保護
膜を形成し、該保護膜をエツチング除去することにより
、形成していた。
〈発明が解決しようとする問題点〉
化合物半導体基板はシリコン等の半導体基板に比べて機
械的強度が小さいため、上述の如くダイシングすると、
第２図（、）・（ｂ）に示すようにチップ５の端面に欠
け６やクランクが生ずることがある。
械的強度が小さいため、上述の如くダイシングすると、
第２図（、）・（ｂ）に示すようにチップ５の端面に欠
け６やクランクが生ずることがある。
このため、前記欠け６がスクライプラインに隣接した半
導体回路にまで及び、チップが不良となり易いという問
題がある。また、不良には到らない小さなりラックが次
工程のダイボンディング工程でコレットとチップが接触
した時成長して不良を起こす原因となるという問題もあ
る。
導体回路にまで及び、チップが不良となり易いという問
題がある。また、不良には到らない小さなりラックが次
工程のダイボンディング工程でコレットとチップが接触
した時成長して不良を起こす原因となるという問題もあ
る。
く問題点を解決するための手段〉
本発明は上述する問題点を解決するためになされたもの
で、−主面に素子を構築した化合物半導体基板を分割し
て得られる化合物半導体チップの主面側周縁が、金属膜
で被覆されてなる化合物半導体装置を提供するものであ
る。
で、−主面に素子を構築した化合物半導体基板を分割し
て得られる化合物半導体チップの主面側周縁が、金属膜
で被覆されてなる化合物半導体装置を提供するものであ
る。
本発明は上記化合物半導体チップ主面及び上記金属膜の
上面が保護膜で覆われてなる化合物半導体装置を提供す
るものである。
上面が保護膜で覆われてなる化合物半導体装置を提供す
るものである。
〈作 用〉
上述の如くチップ上面周縁が金属膜で覆われているため
、ダイシング工程中に欠けやクラックの発生し易いチッ
プ端面が保護され、更にダイポンディング工程中Ｉに前
記クラックが成長することもなくなる。
、ダイシング工程中に欠けやクラックの発生し易いチッ
プ端面が保護され、更にダイポンディング工程中Ｉに前
記クラックが成長することもなくなる。
〈実施例〉
以下、本発明の一実施例を図面を用いて説明するが、本
発明はこれに限定されるものではない。
発明はこれに限定されるものではない。
第１図（、）・（ｂ）は本発明の一実施例を説明するた
めの断面図、第１図（ｃ）は本発明の実施例の上面図で
ある。即ち第１図（ａ）の如く、化合物半導体基板ｌに
素子を構築し、電極配線形成時、同時に前記基板１の少
なくともスクライブライン形成領域２に電子ビーム蒸着
、抵抗加熱蒸着或いはスパッタ等の方法によりＴｉ／Ｎ
ｉ／Ａｕの積層金属膜或いは単体金属膜からなるスクラ
イプライン金属膜３を選択的に形成し、次いで、上記化
合物半導体基板１の全面Ｋ ７” ラ、（マＣＶ Ｄ
Ｋ ヨリ２０００〜６ｏｏｏＸの膜厚でＳｉＮ膜４を形
成する。その後スクライブライン領域２のＳｉＮ膜４を
エツチング除去する。最後に第１図（ｂ）・（ｃ）の如
く、スクライプライン領域２をダイヤモンドカッターブ
レードで切断し、基板！をチップ５に分割する。
めの断面図、第１図（ｃ）は本発明の実施例の上面図で
ある。即ち第１図（ａ）の如く、化合物半導体基板ｌに
素子を構築し、電極配線形成時、同時に前記基板１の少
なくともスクライブライン形成領域２に電子ビーム蒸着
、抵抗加熱蒸着或いはスパッタ等の方法によりＴｉ／Ｎ
ｉ／Ａｕの積層金属膜或いは単体金属膜からなるスクラ
イプライン金属膜３を選択的に形成し、次いで、上記化
合物半導体基板１の全面Ｋ ７” ラ、（マＣＶ Ｄ
Ｋ ヨリ２０００〜６ｏｏｏＸの膜厚でＳｉＮ膜４を形
成する。その後スクライブライン領域２のＳｉＮ膜４を
エツチング除去する。最後に第１図（ｂ）・（ｃ）の如
く、スクライプライン領域２をダイヤモンドカッターブ
レードで切断し、基板！をチップ５に分割する。
上記本実施例において、チップ上面周縁の金属膜を電極
配線形成工程時に同時に形成したが、本発明はこれに限
定されるものではなく、本実施例の如く素子形成工程を
増さず電極配線のマスクの変換のみといった程度の比較
的簡単な操作で同様の効果が得られるならば、それを用
いてもよい。
配線形成工程時に同時に形成したが、本発明はこれに限
定されるものではなく、本実施例の如く素子形成工程を
増さず電極配線のマスクの変換のみといった程度の比較
的簡単な操作で同様の効果が得られるならば、それを用
いてもよい。
〈発明の効果〉
本発明によりダイシング工程による欠けが大幅に減少し
、またダイシング終了後もチップサイドの最も強度が小
さい部分に金属膜が形成されているため、ダイポンディ
ング工程中のチップ破壊防止にも効果がある。したがっ
てダイシング後の不良が減少し、化合物半導体装置製造
の歩留まりの向上を図ることが可能になる。
、またダイシング終了後もチップサイドの最も強度が小
さい部分に金属膜が形成されているため、ダイポンディ
ング工程中のチップ破壊防止にも効果がある。したがっ
てダイシング後の不良が減少し、化合物半導体装置製造
の歩留まりの向上を図ることが可能になる。
第１図（ａ）・（ｂ）は本発明の一実施例の製造工程を
示す断面図、第１図（Ｃ）は本発明の一実施例を示す上
面図、第２図（ａ）・（ｂ）は従来例を示す断面図、上
面図である。 １ 化合物半導体基板 ２ スクライプライン領域
３ スクライプライン金属膜 ４ＳｉＮ膜 ５
化合物半導体チップ ６ 欠は代理人 弁理士 杉
山 毅 至（他１名）第１図 （ａ） （ｂ）第２！ｊＡ
示す断面図、第１図（Ｃ）は本発明の一実施例を示す上
面図、第２図（ａ）・（ｂ）は従来例を示す断面図、上
面図である。 １ 化合物半導体基板 ２ スクライプライン領域
３ スクライプライン金属膜 ４ＳｉＮ膜 ５
化合物半導体チップ ６ 欠は代理人 弁理士 杉
山 毅 至（他１名）第１図 （ａ） （ｂ）第２！ｊＡ
Claims (1)
- 【特許請求の範囲】 １）一主面に素子を構築した化合物半導体基板を分割し
て得られる化合物半導体チップの主面側周縁は、金属膜
で被覆されてなることを特徴とする化合物半導体装置。 ２）上記化合物半導体チップ主面及び上記金属膜の上面
は保護膜で覆われてなることを特徴とする特許請求の範
囲第１項記載の化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62062817A JPS63228640A (ja) | 1987-03-17 | 1987-03-17 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62062817A JPS63228640A (ja) | 1987-03-17 | 1987-03-17 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228640A true JPS63228640A (ja) | 1988-09-22 |
Family
ID=13211264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62062817A Pending JPS63228640A (ja) | 1987-03-17 | 1987-03-17 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4020195A1 (de) * | 1989-06-27 | 1991-01-10 | Mitsubishi Electric Corp | Halbleiterchip und verfahren zu seiner herstellung |
| US5763057A (en) * | 1992-01-06 | 1998-06-09 | Rohm Co., Ltd. | Semiconductor chip having a dummy pattern |
-
1987
- 1987-03-17 JP JP62062817A patent/JPS63228640A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4020195A1 (de) * | 1989-06-27 | 1991-01-10 | Mitsubishi Electric Corp | Halbleiterchip und verfahren zu seiner herstellung |
| US5763057A (en) * | 1992-01-06 | 1998-06-09 | Rohm Co., Ltd. | Semiconductor chip having a dummy pattern |
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