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CN101079422B - 具有模拟晶体管的半导体器件及其制造方法 - Google Patents

具有模拟晶体管的半导体器件及其制造方法 Download PDF

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Abstract

提供了一种具有改善的晶体管操作特性和闪烁噪声特性的半导体器件及其制造方法。该半导体器件包括衬底，设置在所述衬底上的模拟NMOS晶体管和压缩应变沟道模拟PMOS晶体管。所述器件还包括分别覆盖所述NMOS晶体管和所述PMOS晶体管的第一蚀刻停止衬层(ESL)和第二ESL。在500Hz的频率，对于参考未应变沟道模拟NMOS和PMOS晶体管的闪烁噪声功率的所述NMOS和PMOS晶体管的闪烁噪声功率的相对测量小于1。

Description

具有模拟晶体管的半导体器件及其制造方法
技术领域
本发明的实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有改善的闪烁噪声特性的半导体器件。
背景技术
目前的半导体制造工艺中，器件尺寸正变得越来越小。由于这种尺寸减小，正在研发提高电子和空穴的迁移率的方法。一种这样的方法在半导体的沟道区域中引起应变。然而，应变模拟MOS晶体管(strained analog MOStransistor)易于表现出劣化的闪烁噪声特性。即使应变技术可以具有提高模拟MOS晶体管的互导和截止频率特性的效能，其也不是提高电子和空穴的迁移率的最有效的方法。特别是，在包括数字和模拟MOS晶体管以提供完全集成功能的大规模集成电路(LSI)中，将应变技术同时应用到数字MOS晶体管和模拟MOS晶体管两者可能是不适宜的。因此，需要能够通过改善操作和噪声特性两者来实现协同作用的半导体器件。
发明内容
本发明的示例性实施例有关于一种半导体器件，该器件含有衬底，设置在所述衬底上的模拟NMOS晶体管，以及设置在所述衬底上的压缩应变沟道模拟PMOS晶体管。第一蚀刻停止衬层(ESL)覆盖所述NMOS晶体管，第二ESL覆盖所述PMOS晶体管，其中在500Hz的频率，与参考未应变沟道模拟NMOS和PMOS晶体管的闪烁噪声功率相比，与所述NMOS和PMOS晶体管相关的闪烁噪声功率的相对测量分别小于1。
附图说明
图1示出了用于评估根据本发明实施例的模拟MOS晶体管的噪声功率特性的参考未应变沟道模拟MOS晶体管的截面图；
图2示出了根据本发明一实施例的半导体器件的压缩应变沟道模拟PMOS晶体管的截面图；
图3-5示出了根据本发明实施例的半导体器件的模拟NMOS晶体管的截面图；
图6示出了利用等离子体增强化学气相沉积(CVD)方法形成的SiON层的应力测量与氢浓度测量之间关系的曲线；
图7-11表示了用于确定影响闪烁噪声的因素的实验数据；
图12A-12E示出了用于解释半导体器件的制造方法的截面图；
图13示出了引发压缩应变的SiON层的氢浓度的红外线(IR)测量与引发拉伸应变的SiON层的氢浓度的IR测量之间关系的曲线；以及
图14示出了用于解释根据本发明一实施例的半导体器件的制造方法的截面图，所述半导体器件包括具有通过压缩应变栅极而被拉伸性地应变的沟道的NMOS器件。
具体实施方式
现将参照附图更充分地描述本发明，附图中示出了本发明的优选实施例。然而，本发明可以以多种不同形式实施，而不应解释为仅限于在此描述的实施例。而且，提供这些实施例是为了使本公开透彻而完全，并将本发明的范围充分告知本领域技术人员。在图中，通篇用相同的附图标记表示相同的元件。
图1-5示出了半导体器件的示意图，所述半导体器件包括应变沟道模拟PMOS晶体管2100(图2)和应变或未应变沟道模拟NMOS晶体管3100、4100和5100(图3-5)的各种组合。通过向典型的沟道施加压缩或拉伸应力来得到应变沟道从而能够改变载流子(电子或空穴)的迁移率μ。在与参考未应变沟道模拟PMOS晶体管2000相同的频率的闪烁噪声功率相比，PMOS晶体管2100的500Hz频率下的闪烁(1/f)噪声功率(Svg(V2/Hz))的相对测量小于1。类似地，在与参考未应变沟道模拟NMOS晶体管1000相同的频率下与闪烁噪声功率相比，NMOS晶体管3100、4100和5100的500Hz频率下的闪烁噪声功率的相对测量也小于1。因此，PMOS晶体管2100和NMOS晶体管3100、4100、5100的闪烁噪声特性不小于参考未应变沟道模拟PMOS晶体管200和NMOS晶体管1000的闪烁噪声特性。
参考未应变沟道模拟MOS晶体管1000和2000具有与PMOS晶体管2100和NMOS晶体管3100、4100、5100相同的设计规则并且由与PMOS晶体管2100和NMOS晶体管3100、4100、5100相同的材料形成。参考未应变沟道模拟晶体管1000和2000是具有没有引发应变的沟道的MOS晶体管。也就是说，图1所示的参考未应变沟道模拟MOS晶体管1000和2000在沟道中引发了小于±|2|Gdyne/cm2的应力或者没有引发任何应力。蚀刻停止衬层(etch stop liner，ELS)1152a和1152b可以是引发了小于±|2|Gdyne/cm2的应力的中性ELS(NESL)，并且可以具有小于1×1022/cm2、特别是小于1×1021/cm2的氢浓度。
应变沟道模拟NMOS晶体管3100(图3)、4100(图4)和5100(图5)以及参考未应变沟道模拟NMOS晶体管1000(图1)可以包括衬底100，薄地形成在衬底100中的浅沟槽隔离(STI)102，形成在由STI102限定的有源区中的n型源极/漏极区128a，以及形成在n型源极/漏极区128a之间的沟道区104a。NMOS晶体管还包括形成在沟道区104a上的栅极120，夹置在衬底100与栅极120之间的栅极绝缘层110，以及形成在栅极120侧壁上的间隙壁123。金属硅化物层130可以形成在栅极120上和/或分别形成在n型源极/漏极区128a中。
同样地，应变沟道模拟PMOS晶体管2100以及参考未应变沟道模拟PMOS晶体管2000可以包括衬底100，薄地形成在衬底100中的STI 102，形成在由STI 102限定的有源区中的p型源极/漏极区128b，以及形成在p型源极/漏极区128b之间的沟道区104b。PMOS晶体管还包括形成在沟道区104b上的栅极120，夹置在衬底100与栅极120之间的栅极绝缘层110，以及形成在栅极120侧壁上的间隙壁123。金属硅化物层130可以形成在栅极120上和/或分别形成在n型源极/漏极区128b中。
NMOS晶体管3100、4100和5100分别包括覆盖各个栅极120和各个间隙壁123并沿衬底100的顶表面延伸的第一ESL 152a、252a和352a。PMOS晶体管2100可以包括覆盖各个栅极120、间隙壁123并延衬底100的顶表面延伸的第二ESL 152b或352b(如图2所示)。随着半导体器件的集成密度增大，晶体管之间的距离与相关设计规则显著减小，由此减小了相关的接触区域。为了防止在形成接触孔时的蚀刻操作期间蚀刻裕度的减小，形成第一ESL 152a、252a和352a以及第二ESL 152b和352b。基于以下发现来设计PMOS晶体管2100和NMOS晶体管3100、4100和5100，即1/f噪声受到模拟NMOS晶体管中ESL的氢浓度或者在模拟PMOS晶体管的沟道中引起的压缩应变的水平的显著影响，如图6-11所示。
1/f噪声功率Svg主要受到界面态密度和载流子散射的影响，如等式(1)所确定的：
S vg ( f ) = kT q 2 γfWL C ox 2 ( 1 + αμN ) 2 N t ( E fn ) . . . ( 1 )
其中Svg表示噪声功率，Nt表示界面态密度，μ表示迁移率，N表示载流子密度，α表示散射系数。图6-11所示的实验结果表明应力减小了噪声功率；并且界面态密度的增大导致了噪声功率的增大。具体而言，图6示出了利用等离子体增强化学气相沉积(PECVD)方法形成的SiON层的应力测量和氢浓度的曲线。具有1×1021/cm3的低的氢浓度的中性蚀刻停止衬层(NESL)以及具有1×1022/cm3的高的氢浓度的NESL均表现出约2Gdyne/cm2的应力。这是与表现出约-12Gdyne/cm2应力的具有1×1021/cm3高氢浓度的压缩ESL(CESL)相比。
图7示出了包括具有低氢浓度的NESL的模拟PMOS晶体管(NESL(LH))的负偏置温度不稳定性(NBTI)测量、包括具有在沟道中引发压缩应变的高氢浓度的CESL的模拟PMOS晶体管的NBTI测量(CESL(HH))、包括具有低氢浓度的NESL和填充衬底中的凹槽并包括源极/漏极区的外延SiGe(eSiGe)层的模拟PMOS晶体管eSiGe+NESL(LH)的NBTI测量的曲线。具有高氢浓度的CESL在沟道中引发了压缩应变。产生图7所示的实验结构的模拟PMOS晶体管由相同的材料形成并依照相同的设计规则。从曲线图中可以看出，模拟PMOS晶体管eSiGe+NESL(LH)表现出与模拟PMOS晶体管NESL(LH)基本相同的NBTI特性。此外，模拟PMOS晶体管CESL(HH)表现出与模拟PMOS晶体管NESL(LH)不同的NBTI特性。
图8示出了在500Hz的频率对于各种晶体管类型的噪声功率测量之间的曲线。具体而言，示出了对于包括具有低氢浓度的NESL的模拟PMOS晶体管NESL(LH)的噪声功率测量以及对于包括具有高氢浓度的NESL的模拟PMOS晶体管NESL(HH)的噪声功率测量。还示出了对于包括eSiGe层和具有低氢浓度的NESL的模拟PMOS晶体管SiGe+NESL(LH)以及对于包括eSiGe层和具有高氢浓度的NESL的模拟PMOS晶体管SiGe+NESL(HH)的噪声功率测量。此外，示出了对于包括具有低氢浓度的CESL的模拟PMOS晶体管CESL(LH)以及对于包括具有高氢浓度的CESL的模拟PMOS晶体管CESL(HH)的噪声功率测量。还对包括eSiGe层和具有低氢浓度的CESL的模拟PMOS晶体管SiGe+CESL(LH)和包括eSiGe层和具有高氢浓度的CESL的模拟PMOS晶体管SiGe+CESL(HH)提供了噪声功率测量。
参照图8的模拟PMOS晶体管SiGe+NESL(LH)被确定为(基于图7所示的实验结果)具有与模拟PMOS晶体管NESL(HL)基本相同的NBTI特性，但具有比模拟PMOS晶体管NESL(HL)低得多的噪声功率水平。由于eSiGe不包括氢，所以可知由eSiGe引发的压缩应变正面影响PMOS晶体管的噪声特性。也就是说，压缩应变通过减小载流子量(carrier mass)而减小了PMOS晶体管的噪声功率，从而能够减小散射系数。此外，已知模拟PMOS晶体管NESL(HH)和CESL(HH)的噪声功率水平几乎分别是模拟PMOS晶体管NESL(LH)和CESL(LH)的两倍，则可知由氢引起的界面态密度的增大导致了噪声功率的增大。已知模拟PMOS晶体管CESL(HH)具有比模拟PMOS晶体管NESL(LH)略微改善的噪声特性，则可知压缩应变能够补偿由氢引起的噪声特性的劣化并可以轻微改善噪声特性。以这种方式，即使模拟PMOS晶体管的噪声特性受到ESL的氢浓度的不利影响，也可以通过引发适当水平的压缩应变来进一步防止模拟PMOS晶体管噪声特性的劣化。
图9示出了图8所示的模拟PMOS晶体管“NESL(HH)”、“eSiGe+NESL(LH)”、“eSiGe+NESL(HH)”、“CESL(LH)”、“CESL(HH)”、“eSiGe+CESL(HH)”和“eSiGe+CESL(LH)”的噪声功率测量的相对测量与包括具有低氢浓度的NESL的参考模拟PMOS晶体管的噪声功率测量之间关系的曲线图。从图9中可以看出，与包括具有低氢浓度的NESL的参考未应变沟道模拟PMOS晶体管的噪声功率相比，具有压缩应变沟道的应变沟道PMOS晶体管的噪声功率的相对测量小于1，而与应变沟道PMOS晶体管中包括的ESL的类型和应变沟道PMOS晶体管的ESL的氢浓度无关。
图10示出了在500Hz的频率对于各种晶体管类型的噪声功率测量的曲线。具体而言，示出了对于包括具有低氢浓度的NESL的模拟NMOS晶体管NESL(LH)以及对于包括具有高氢浓度的NESL的模拟NMOS晶体管NESL(HH)的噪声功率测量。还示出了对于包括具有低氢浓度的CESL的模拟NMOS晶体管CESL(LH)以及对于包括具有高氢浓度的CESL的模拟NMOS晶体管CESL(HH)的噪声功率测量。在图10中还示出了对于包括具有低氢浓度的拉伸ESL(TESL)的模拟NMOS晶体管TESL(LH)以及对于包括具有高氢浓度的TESL的模拟NMOS晶体管TESL(HH)的噪声功率测量。模拟NMOS晶体管NESL(LH)、CESL(LH)和TESL(LH)比模拟NMOS晶体管NESL(HH)、CESL(HH)和TESL(HH)具有改善的噪声特性。然而，模拟NMOS晶体管CESL(LH)和CESL(HH)分别具有与模拟NMOS晶体管NESL(LH)和NESL(HH)基本相同的噪声特性。因此，可知模拟NMOS晶体管的噪声功率受到ESL的氢浓度的影响比受到压缩应变的影响更大。此外，已知模拟NMOS晶体管TESL(LH)比模拟NMOS晶体管NESL(LH)具有略微改善的噪声特性，则可知通过引发拉伸应变可以改善模拟NMOS晶体管的噪声特性。然而，已知模拟NMOS晶体管TESL(HH)的噪声特性比模拟NMOS晶体管NESL(LH)的噪声特性差，则可知模拟NMOS晶体管的噪声功率受到ESL的氢浓度的影响比受到拉伸应变的影响更大。
图11示出了图10所示的模拟NMOS晶体管NESL(HH)、CESL(LH)、CESL(HH)、TESL(LH)和TESL(LH)的噪声功率测量的相对测量与包括具有低氢浓度的NESL的参考模拟NMOS晶体管的噪声功率测量之间的曲线图。为了将对于包括具有低氢浓度的NESL的参考模拟NMOS晶体管的噪声功率的模拟NMOS晶体管的噪声功率保持为小于1，ESL的氢浓度必须保持相对低(小于1×1021/cm3)。因此，包括了图2的PMOS晶体管2100之一与图3、4、5的NMOS晶体管3100、4100和5100之一的组合的半导体器件是基于图6-11所示的实验结果。预期该半导体器件能通过改善操作和噪声特性两者来实现协同作用。
再次参考图2，应变沟道模拟PMOS晶体管2100不受第二ESL 152b和352b的氢浓度水平影响。然而，应变沟道模拟PMOS晶体管2100可以在其各个沟道中引发压缩应变从而通过改善操作和噪声特性两者来实现协同作用。特别是，图2的PMOS晶体管2100a是应变沟道PMOS晶体管，其包括不在沟道104b中引起压缩应变的NESL 152b以及填充衬底100中的凹槽的压缩外延半导体层124b(例如SiGe层)，和源极/漏极区128b，其在沟道104b中引发压缩应变。图2的PMOS晶体管2100b是应变沟道PMOS晶体管，其包括在沟道104b中引起压缩应变的CESL 352b。图2的PMOS晶体管2100c是应变沟道PMOS晶体管，其包括CESL 152b以及与CESL152b一起在沟道104中引起压缩应变的压缩外延半导体层124b。
再次参照图3-5以及NMOS晶体管3100、4100和5100，第一ESL 152a、252a和352a的氢浓度保持较低，例如小于1×1022/cm3、特别是小于1×1021/cm3。这被保持而与第一ESL 152a、252a和352a是否在各个相应的沟道中引起应变无关。当向与PMOS晶体管2100一起的半导体器件的制造应用这些参数时，NMOS晶体管3100、4100和5100能够通过改善操作和噪声特性两者来实现协同作用。
图3所示的NMOS晶体管3100a、3100b和3100c均包括具有低氢浓度的NESL 152a。更具体而言，NMOS晶体管3100a是包括NESL 152a的未应变沟道NMOS晶体管，NMOS晶体管3100b是应变沟道NMOS晶体管，其包括填充衬底100中的凹槽的拉伸外延半导体层124a(例如SiC层)、源极/漏极区128a，并在沟道104a中引起拉伸应变。NMOS晶体管3100c是应变沟道NMOS晶体管，其包括在沟道104a中引起拉伸应变的压缩应变栅极120’。包括拉伸外延半导体层124a和压缩应变栅极120’两者的应变沟道NMOS晶体管(未示出)源于NMOS晶体管3100b和3100c的区别特征的组合并在本发明的范围内。
图4所示的NMOS晶体管4100a、4100b和4100c均包括具有低氢浓度的TESL 252a。更具体而言，NMOS晶体管4100a是包括在沟道104a中引起拉伸应变的TESL 252a的应变沟道NMOS晶体管。NMOS晶体管4100b是应变沟道NMOS晶体管，其包括TESL 252a和填充衬底100中的凹槽的拉伸外延半导体层124a(例如SiC层)、源极/漏极区128b，并与TESL 252a一起在沟道104a中引起拉伸应变。NMOS晶体管4100c是包括TESL 252a以及与TESL 252a一起在沟道104a中引起拉伸应变的压缩应变栅极120’的应变沟道NMOS晶体管。包括TESL 252a、拉伸外延半导体层124a和压缩应变栅极120’的应变沟道NMOS晶体管(未示出)源于NMOS晶体管4100b和4100c的区别特征的组合并在本发明的范围内。
图5所示的NMOS晶体管5100a、5100b和5100c均包括具有低氢浓度的CESL 352a。更具体而言，NMOS晶体管5100a是包括在沟道104a中引起压缩应变的CESL 352a的应变沟道NMOS晶体管。NMOS晶体管5100b是应变沟道NMOS晶体管，其包括CESL 352a和填充衬底100中的凹槽的拉伸外延半导体层124a(例如SiC层)、源极/漏极区128a，并与CESL 352a一起在沟道104a中引起压缩应变。NMOS晶体管5100c是包括CESL 352a以及与CESL 352a引起压缩应变的压缩应变栅极120’的应变沟道NMOS晶体管。包括CESL 352a、拉伸外延半导体层124a和压缩应变栅极120’的应变沟道NMOS晶体管(未示出)源于NMOS晶体管5100b和5100c的区别特征的组合并在本发明的范围内。
如果根据本发明实施例的半导体器件是为了提供单一完整系统而在单一芯片上安装数字电路和模拟电路两者而制造的系统LSI器件，则所述半导体器件可以包括模拟电路区域和数字电路区域两者。这样，模拟电路区域可以包括图2所示的PMOS晶体管2100、图3所示的NMOS晶体管3100、图4所示的NMOS晶体管4100和图5所示的NMOS晶体管5100。数字电路区域根据系统LSI所需的性能水平而可以包括应变或未应变沟道数字NMOS晶体管和/或应变或未应变沟道数字PMOS晶体管。
此处参照图12A-12E描述图2所示的PMOS晶体管2100c和图4所示的NMOS晶体管4100b的制造方法。参照图12A，在例如硅衬底的半导体衬底100的数字和模拟电路区域中形成STI 102。对于在每个区域中将要形成的晶体管的类型，利用适当的离子在半导体衬底100上执行沟道离子注入。然后在半导体衬底100上形成绝缘层和导电层并将其图案化为栅极绝缘层110和栅极120。之后，形成限定沟道104a和104b的源极/漏极延伸区122。在每个栅极120的侧壁上形成绝缘间隙壁123。
参照图12B，通过局部蚀刻半导体衬底100，形成凹槽G，凹槽G将被分别在沟道104a和104b中引起应变的外延半导体层124a和124b填充。在凹槽G的形成期间，可以局部蚀刻栅极120。
参照图12C，形成外延半导体层124a和124b，使得每个凹槽G被外延半导体层124a和124b之一填充。可以在NMOS区域中形成在沟道104b中引起拉伸应变的SiC层。可以在PMOS区域中形成在沟道104b中引起压缩应变的SiGe层。可以利用例如选择性外延生长(SEG)方法、低压化学气相沉积(LPCVD)方法或超高真空化学气相沉积(UHC CVD)方法来形成外延半导体层124a和124b。在外延半导体层124a和124b的形成期间，可以利用用于形成深源极/漏极区126的掺杂剂来执行原位掺杂操作。可以利用例如Si2H6、SiH4、SiH2Cl2、SiHCl3或SiCl4作为Si源，GeH4作为Ge源以及C2H6或CH3SiH3作为C源，来形成外延半导体层124a和124b。为了提高外延半导体层124a和124b的选择特性，可以向所述源添加HCl或Cl2气体。也可以向所述源添加B2H6、PH3或AsH3气体以掺杂外延半导体层124a和124b。通过添加HCl气体，可以仅在利用SEG方法暴露Si的区域中选择性的形成外延半导体层124a和124b，同时避免在STI 102中外延半导体层124a和124b的生长。
在形成外延半导体层124a和124b之后，形成深源极/漏极区126。结果，完成了n型源极/漏极区128a和p型源极/漏极区128b的形成。如果在用于形成外延半导体层124a和124b的外延生长操作期间执行了掺杂操作，则可以不形成深源极/漏极区126b。之后，利用硅化物工艺在栅极120上以及在源极/漏极区128a和128b上形成硅化物层130。
参照图12D，形成拉伸应变衬层252和压缩应变衬层352。拉伸应变衬层252覆盖NMOS晶体管，并且压缩应变衬层352覆盖PMOS晶体管。拉伸应变衬层252和压缩应变衬层352可以由不同的材料形成或者可以由相同的材料形成，但在不同的如本领域所知工艺条件下。如果拉伸应变衬层252利用SiON层形成，拉伸应变衬层252的氢浓度可以超过1×1021/cm3，如图3所示。拉伸应变衬层252的氢浓度可以高于压缩应变衬层352的氢浓度。为了改善模拟NMOS晶体管的闪烁噪声特性，必须通过例如利用辐射1至10分钟的紫外线(UV)来减小拉伸应变衬层252的氢浓度。由于UV辐射，也可以减小压缩应变衬层352的氢浓度。通过利用图12A至12D所示的方法，能够得到图12E所示的包括具有改善的操作和闪烁噪声特性的NMOS和PMOS晶体管的半导体器件。
在形成NMOS晶体管和PMOS晶体管之后，图12A-12E所示的方法还可以包括形成互连从而能够从NMOS和PMOS晶体管输入和输出电信号，在衬底100上形成钝化层以及相关的封装基板。可以利用以上参照图12A-12E描述的方法来制造半导体器件，其中形成外延半导体层124a和124b可以是可选的。此外，可以通过在以上参照图2-5所述的NMOS和PMOS晶体管上形成具有预期的应变引发特性的第一和第二ESL来制造模拟晶体管的各种组合。
图14示出了截面图，以说明在NMOS晶体管的沟道104a中引起拉伸应变的压缩应变栅极120’的形成方法。在半导体衬底100中形成源极/漏极区128a和128b，并在半导体衬底100的整个表面上形成栅极转变层124。在半导体衬底100上执行退火从而将压缩应变施加到由多晶硅形成的栅极120。结果，在NMOS区域中形成具有转变的上部的压缩应变栅极120’。在K.Ota等人的“Novel Locally Strained Channel Technique for High performance55nm CMOS”International Electron Devices Meeting，2.2.1，IEEE，Feb.2002以及Chien-Hao Chen等人的“Stress Memorization Technique(SMT)bySelectively Strained-Nitride Capping for Sub-65nm High performanceStrained-Si Device Application”，VLSI Technology，2004中公开了栅极转变层124的类型以及压缩应变栅极120’的形成，其全部内容在此引入作为参考。在形成压缩应变栅极120’之后，去除栅极转变层124并执行以上参照图12B-12D所述的工艺，从而完成半导体器件的制造。
尽管已经结合在附图中示出的本发明的实施例描述了本发明，但本发明并不限于此。对本领域技术人员显而易见的是，在不偏离本发明的范围和精神的前提下，可以对本发明进行各种替换、修改和变化。

Claims (22)

1.一种半导体器件，包括：
包括模拟电路区域和数字电路区域的衬底；
设置在所述衬底的所述模拟电路区域内的应变沟道模拟NMOS晶体管；
设置在所述衬底的所述模拟电路区域内的压缩应变沟道模拟PMOS晶体管；
第一蚀刻停止衬层，其覆盖所述NMOS晶体管，且具有小于1×1021/cm3的氢浓度；以及
第二蚀刻停止衬层，其覆盖所述PMOS晶体管，
其中在500Hz的频率，与参考未应变沟道模拟NMOS和PMOS晶体管的闪烁噪声功率相比，与所述NMOS和PMOS晶体管相关的闪烁噪声功率的相对测量分别小于1，其中所述参考未应变沟道模拟NMOS和PMOS晶体管分别具有与所述NMOS和PMOS晶体管相同的设计规则，并且分别由与所述NMOS和PMOS晶体管相同的材料形成，且具有没有引发应变的沟道。
2.根据权利要求1所述的半导体器件，其中所述第二蚀刻停止衬层是中性蚀刻停止衬层，所述器件还包括：
与所述PMOS晶体管相关的沟道；
填充形成在所述衬底的所述模拟电路区域中的凹槽的压缩外延半导体层；以及
形成在所述压缩外延半导体层中的源极/漏极区，其中在所述PMOS晶体管的所述沟道中引起压缩应变。
3.根据权利要求1所述的半导体器件，其中所述第二蚀刻停止衬层是压缩应变衬层，并且通过所述第二蚀刻停止衬层在所述PMOS晶体管的沟道中引起压缩应力。
4.根据权利要求3所述的半导体器件，其中所述PMOS晶体管包括在所述PMOS晶体管的所述沟道中引起压缩应变并填充形成在所述衬底的所述模拟电路区域中的凹槽的压缩外延半导体层，并包括形成在所述压缩外延半导体层中的源极/漏极区。
5.根据权利要求1所述的半导体器件，其中所述第一蚀刻停止衬层是中性蚀刻停止衬层，并且所述NMOS晶体管包括：
填充形成在所述衬底的所述模拟电路区域中的凹槽的拉伸外延半导体层；以及
形成在所述拉伸外延半导体层中的源极/漏极区；
所述拉伸外延半导体层和所述源极/漏极区在所述NMOS晶体管的沟道中引起拉伸应变。
6.根据权利要求1所述的半导体器件，其中所述第一蚀刻停止衬层是中性蚀刻停止衬层，所述NMOS晶体管包括在所述NMOS晶体管的沟道中引起拉伸应变的压缩应变栅极。
7.根据权利要求1所述的半导体器件，其中所述第一蚀刻停止衬层是拉伸应变衬层，所述NMOS晶体管包括通过所述拉伸应变衬层而应变的沟道。
8.根据权利要求7所述的半导体器件，其中所述NMOS晶体管还包括：
填充形成在所述衬底的所述模拟电路区域中的凹槽的拉伸外延半导体层；以及
形成在所述拉伸外延半导体层中的源极/漏极区；
所述拉伸外延半导体层和所述源极/漏极区在所述NMOS晶体管的所述沟道中引起拉伸应变。
9.根据权利要求7所述的半导体器件，其中所述NMOS晶体管还包括压缩应变栅极以在所述NMOS晶体管的沟道中引起拉伸应变。
10.根据权利要求1所述的半导体器件，其中所述第一蚀刻停止衬层是压缩应变衬层，所述NMOS晶体管包括通过所述压缩应变衬层而压缩应变的沟道。
11.根据权利要求10所述的半导体器件，其中所述NMOS晶体管包括：
填充形成在所述衬底的所述模拟电路区域中的凹槽的拉伸外延半导体层；以及
形成在所述拉伸外延半导体层中的源极/漏极区；
所述拉伸外延半导体层和所述源极/漏极区在所述NMOS晶体管的所述沟道中引起拉伸应变。
12.根据权利要求10所述的半导体器件，其中所述NMOS晶体管包括压缩应变栅极以在所述NMOS晶体管的沟道中引起拉伸应变。
13.一种半导体器件，包括：
包括模拟电路区域和数字电路区域的衬底；
设置在所述衬底的所述模拟电路区域内的应变沟道模拟NMOS晶体管；
设置在所述衬底的所述模拟电路区域内的模拟PMOS晶体管；
第一蚀刻停止衬层，其覆盖所述NMOS晶体管并具有小于1×1021/cm3的氢浓度；以及
第二蚀刻停止衬层，其覆盖所述PMOS晶体管并在所述PMOS晶体管的沟道中引起压缩应变，
其中在500Hz的频率，与参考未应变沟道模拟NMOS和PMOS晶体管的闪烁噪声功率相比，与所述NMOS和PMOS晶体管相关的闪烁噪声功率的相对测量分别小于1，其中所述参考未应变沟道模拟NMOS和PMOS晶体管分别具有与所述NMOS和PMOS晶体管相同的设计规则，并且分别由与所述NMOS和PMOS晶体管相同的材料形成，且具有没有引发应变的沟道。
14.根据权利要求13所述的半导体器件，其中所述第一蚀刻停止衬层在所述NMOS晶体管的沟道中引起拉伸应变。
15.根据权利要求14所述的半导体器件，其中所述PMOS晶体管包括在所述PMOS晶体管的所述沟道中引起压缩应变并填充形成在所述衬底的所述模拟电路区域中的凹槽的压缩外延半导体层，并包括源极/漏极区。
16.根据权利要求15所述的半导体器件，其中所述NMOS晶体管包括填充形成在所述衬底的所述模拟电路区域中的凹槽的拉伸外延半导体层和形成在所述拉伸外延半导体层中的源极/漏极区，以在所述NMOS晶体管的所述沟道中引起拉伸应变。
17.根据权利要求15所述的半导体器件，其中所述NMOS晶体管包括压缩应变栅极以在所述NMOS晶体管的所述沟道中引起拉伸应变。
18.一种半导体器件的制造方法，包括：
在衬底的模拟电路区域中形成模拟NMOS晶体管和模拟PMOS晶体管；
形成第一蚀刻停止衬层以覆盖所述NMOS晶体管，所述第一蚀刻停止衬层具有小于1×1021/cm3的氢浓度；以及
形成第二蚀刻停止衬层以覆盖所述PMOS晶体管，所述第二蚀刻停止衬层在所述PMOS晶体管的沟道中引起压缩应变，
其中所述NMOS晶体管是应变沟道晶体管，在500Hz的频率，与参考未应变沟道模拟NMOS和PMOS晶体管的闪烁噪声功率相比，与所述NMOS和PMOS晶体管相关的闪烁噪声功率的相对测量分别小于1，其中所述参考未应变沟道模拟NMOS和PMOS晶体管分别具有与所述NMOS和PMOS晶体管相同的设计规则，并且分别由与所述NMOS和PMOS晶体管相同的材料形成，且具有没有引发应变的沟道。
19.根据权利要求18所述的方法，其中形成所述第一蚀刻停止衬层和所述第二蚀刻停止衬层还包括：
形成拉伸应变蚀刻停止衬层以覆盖所述NMOS晶体管；
形成压缩应变衬层以覆盖所述PMOS晶体管；以及
将紫外线辐射到所述衬底的整个表面上。
20.根据权利要求19所述的方法，其中形成所述PMOS晶体管还包括：
在所述衬底的所述模拟电路区域中形成凹槽；
形成填充所述凹槽的压缩外延半导体层；以及
在所述压缩外延半导体层中形成源极/漏极区。
21.根据权利要求20所述的方法，其中形成所述NMOS晶体管还包括：
在所述衬底的所述模拟电路区域中形成凹槽；
形成填充所述凹槽的拉伸外延半导体层；以及
在所述拉伸外延半导体层中形成源极/漏极区。
22.根据权利要求20所述的方法，其中形成所述NMOS晶体管还包括形成包括有压缩应变栅极的NMOS晶体管。
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