CN101136434B - 半导体集成电路装置 - Google Patents
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Abstract
本发明提供一种半导体集成电路装置，其包括：半导体衬底；第一应力源，位于所述衬底内；以及应变沟道晶体管，位于所述第一应力源之上，其中所述应变沟道晶体管包括应变沟道区与位于所述应变沟道区两侧的第二应力源，而所述第一应力源与所述应变沟道区夹设于所述第二应力源之间且所述第二应力源与第一应力源接触，所述应变沟道区包括允许载流子通过的应变沟道部分，其中第一应力源的晶格常数大于应变沟道区的晶格常数，且应变沟道区的晶格常数大于第二应力源的晶格常数。通过沟道区内的应力源与置于沟道区两侧的应力源增加沟道区的应力，因此提升晶体管的效能。
Description
技术领域
本发明涉及半导体集成电路，且特别涉及一种应变沟道(strained channel)晶体管。
背景技术
MOS晶体管的效能可通过沟道区的张力(此处也指应力(stress))来提升，此即所谓的应变沟道晶体管。例如可通过在晶体管沟道区产生张应力(tensilestrain)来增加n型沟道晶体管的效能，或通过在晶体管沟道区产生压缩应力来增加p型沟道晶体管的效能。
常见的应变沟道晶体管是使用沟道区内的应力源以产生需要的应力。例如于美国专利No.6,492,216中已提及使用沟道区内的应力源。此外，也可使用沟道侧面的应力源以产生需要的应力。例如于美国专利申请公布No.2005/0035409中已提及使用置于沟道侧面的应力源。
本发明提供一种应变沟道晶体管，其效能优于前述的应变沟道晶体管。
发明内容
本发明旨在提供一种半导体集成电路装置，包括：半导体衬底；第一应力源，位于衬底内；以及应变沟道晶体管，位于第一应力源之上，其中应变沟道晶体管包括应变沟道区与位于应变沟道区两侧的第二应力源，而第一应力源与应变沟道区夹设于第二应力源之间且第二应力源与第一应力源接触，应变沟道区包括允许载流子通过的应变沟道部分，第一应力源的晶格常数大于应变沟道区的晶格常数，应变沟道区的晶格常数大于第二应力源的晶格常数。
根据本发明的半导体集成电路装置，其中所述第一应力源具有第一晶格常数、所述应变沟道部分具有第二晶格常数，且所述第二应力源具有第三晶格常数，所述第一、第二与第三晶格常数彼此相异。
根据本发明的半导体集成电路装置，其中所述第一晶格常数大于所述第二晶格常数，且所述第二晶格常数大于所述第三晶格常数。
根据本发明的半导体集成电路装置，其中所述应变沟道部分包括硅、所述第一应力源包括锗、所述第二应力源包括碳。
根据本发明的半导体集成电路装置，其中位于所述应变沟道区两侧的所述第二应力源提供张应力至所述应变沟道部分。
根据本发明的半导体集成电路装置，其中所述第一应力源提供张应力至所述应变沟道部分。
根据本发明的半导体集成电路装置，其中所述应变沟道晶体管包括位于所述半导体衬底内的源极与漏极区，且位于所述应变沟道区两侧的所述第二应力源分别与所述源极与漏极区重叠。
根据本发明的半导体集成电路装置，其中所述源极与漏极区完全包含所述第二应力源。
根据本发明的半导体集成电路装置，其中所述应变沟道部分位于所述第一应力源之上，且延伸至所述应变沟道区两侧的所述第二应力源并与其接触。
根据本发明的半导体集成电路装置，其中所述应变沟道部分包括Si1-xCx或Si/Si1-xCx。
根据本发明的半导体集成电路装置，其中所述第二应力源比所述第一应力源更深入所述衬底。
本发明还提供一种半导体集成电路装置，包括：半导体衬底；第一应力源，位于衬底内；第一应变沟道晶体管，位于第一应力源之上，其中第一应变沟道晶体管包括第一应变沟道区与位于第一应变沟道区两侧的第二应力源，而第一应力源与应变沟道区夹设于第二应力源之间且第二应力源与第一应力源接触，第一应变沟道区包括允许载流子通过的第一应变沟道部分，第一应力源的晶格常数大于第一应变沟道区的晶格常数，第一应变沟道区的晶格常数大于第二应力源的晶格常数；以及第二应变沟道晶体管在半导体衬底中，其中第二应变沟道晶体管包括第二应变沟道区与位于第二应变沟道区两侧的第三应力源，其中第三应力源的晶格常数大于硅。
根据本发明的半导体集成电路装置，其中所述第一与第二应变沟道晶体管分别为n型沟道与p型沟道晶体管。
根据本发明的半导体集成电路装置，其中所述第一应力源具有第一晶格常数、所述第一应变沟道部分具有第二晶格常数，且所述第二应力源具有第三晶格常数，所述第一、第二与第三晶格常数彼此相异。
根据本发明的半导体集成电路装置，其中所述第三应力源具有第四晶格常数，其不同于所述第二与第三晶格常数。
本发明提供应变沟道(strained channel)晶体管，通过沟道区内的应力源与置于沟道区两侧的应力源增加沟道区的应力，因此提升晶体管的效能。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1显示本发明实施例的应变沟道晶体管。
图2显示制造图1的应变沟道晶体管的流程图。
图3显示于图1中的应变沟道晶体管的细节图。
图4显示图2的部分细节流程。
图5显示于图1中的应变沟道晶体管的细节图。
图6显示本发明示范实施例的一对应变沟道晶体管，其包括了如图1、3或5所示的应变沟道晶体管。
其中，附图标记说明如下：
101～应变n型沟道晶体管
103～栅极
105～栅极介电层
107～P阱区
109～应变p型沟道晶体管
111～N阱区
10～衬底
11～第一应力源
12～第二应力源
13～部分衬底
13a～应变沟道区
14～沟道区
21～形成沟道内应力源与沟道部分
22～形成栅极堆叠结构
23～形成虚设间隙壁
24～蚀刻凹槽
25～形成侧面应力源
26～移除栅极掩模与虚设间隙壁
27～注入源/漏极区
30～源极与漏极区
31～主要间隙壁
41～注入源/漏极的延伸
42～形成主要间隙壁
43～注入剩余的源/漏极区
72～第三应力源
73～隔离结构
74～沟道区
具体实施方式
本发明结合沟道区内的应力源与沟道区两侧的应力源以进一步提升晶体管的效能。
图1显示本发明示范实施例的应变沟道晶体管。图1中的晶体管为n型沟道晶体管101，包括形成于半导体衬底10内的P阱区107，并具有沟道区14。晶体管的沟道区14包括部分衬底13、位于部分衬底13之上的第一应力源11，以及置于第一应力源11之上的应变沟道区13a。应变沟道区13a包括允许载流子通过的应变沟道部分。
第一应力源11的晶格常数大于应变沟道区13a与衬底10的晶格常数。因此第一应力源11提供张应力于应变沟道区13a与部分衬底13。
图1的晶体管还包括位于沟道区14两侧的第二应力源12。第一应力源11和应变沟道区13a与两侧的第二应力源12接触，且横跨第二应力源12之间的沟道区14。第二应力源12的晶格常数小于应变沟道区13a的晶格常数，也小于衬底10的晶格常数。因此第二应力源12产生张应力于应变沟道区13a与部分衬底13。以侧面应力产生张应力于沟道区可参考美国专利申请公布No.2005/0035409的详细说明。
第二应力源12协助第一应力源11放松以恢复其晶格常数，而结果是产生更高的张应力于应变沟道区13a。第一应力源11与第二应力源12的交互作用产生合成(resultant)单轴(uni-axial)张应力于应变沟道区13a与部分衬底13。此合成张应力比(1)单由第一应力源产生的张应力与(2)单由第二应力源产生的张应力的线性结合还大。更进一步而言，因为此放松是从第一应力源11与第二应力源12的接触区发生，所以对于较小栅极长度(gate length)的元件效能的改善特别显著。
在一些实施例中，可以美国专利申请公布No.2005/0035409中所述及的方式形成第二应力源12，且图1的第二应力源12一般与美国专利申请公布No.2005/0035409提及的应力源118相同。然而在形成第二应力源12之前，先在衬底10之上提供第一应力源11的材料。在一些实施例中，一般可以与美国专利No.6,492,216相同的方式来生长第一应力源的材料，且图1的第一应力源11大致对应美国专利No.6,492,216中的应力源2。
在一些实施例中，应变沟道区13a与衬底10为硅材质。例如，第一应力源11包括硅与锗，其组成为Si1-xGex，其中x的值约为0.05～1。x的范围在0.1～0.3可确保其晶格常数够大足以生成张应力(x的下限值)，或其热特性(thermal characteristic)仍然与硅相同(x的上限值)。此外，衬底10与应变沟道区13a可为硅，而第二应力源12包括硅与碳，其组成为Si1-yCy，其中y的值约为0.001～1。
在一些实施例中，应变沟道区13a与衬底10为硅，而第一应力源11的晶格常数大于硅的晶格常数，但小于，例如5.5埃。在一些实施例中，应变沟道区13a与衬底10为硅，而第二应力源12的晶格常数小于硅的晶格常数，但大于，例如约3.50埃。
在其他实施例中，第一应力源11中可使用材料例如磷化铝(AlP)、砷化铝(AlAs)、磷化镓(GaP)或砷化镓(GaAs)来取代锗。此外，在第二应力源12中可使用材料例如氮化铝(AlN)或氮化镓(GaN)来取代碳。衬底的材料例如是硅、锗、绝缘层上硅(SOI)、绝缘层上锗(GOI)或绝缘层上硅锗(SGOI)。
在一些实施例中，当第一应力源11为SiGe时，第一应力源11的厚度(深度)大于约30埃。在一些实施例中，当第二应力源12为SiC时，第二应力源12延伸进入衬底10超过第一应力源11的底部。在一些实施例中，当应变沟道区13a为硅时，应变沟道区13a的厚度(深度)大于约50埃，以确定载流子可通过。
图2显示用来制造图1的应变沟道晶体管的工艺。在步骤21，在衬底上形成第一应力源11，并在应力源11之上形成应变沟道区13a(参见图1)。在一些实施例中，使用例如美国专利No.6,492,216生长应力源层2的技术，将第一应力源11与应变沟道区13a外延(epitaxially)生长。在形成应变沟道区13a后，形成栅极堆叠结构(步骤22)，再形成虚设间隙壁(步骤23)(为了准备蚀刻凹槽，以使形成侧面应力源)。步骤22与步骤23的栅极堆叠结构与虚设间隙壁的形成可参考美国专利申请公布No.2005/0035409的图4b-4e，其中，虚设间隙壁相当于本发明的间隙壁158。形成虚设间隙壁(步骤23)之后，蚀刻侧面应力源的凹槽(步骤24)。凹槽蚀刻可参考美国专利申请公布No.2005/0035409中凹槽区160的蚀刻。之后在凹槽中形成侧面应力源(步骤25)。例如可参考美国专利申请公布No.2005/0035409中生长半导体材料162的技术，将侧面应力源外延生长。另外，也可使用注入(infusion)的技术来形成侧面应力源(步骤25)。
移除栅极掩模与虚设间隙壁(步骤26)后注入源极与漏极区(步骤27)。以n型沟道晶体管为例(如图1所示)，注入源极与漏极区作为N+掺杂区。图4为图2的源/漏极区注入操作、即步骤27的详细流程。图4所示的源/漏极区注入操作中，由于虚设间隙壁已移除(参见图2的步骤26)，源极与漏极延伸区(步骤41)形成在所有未被栅极结构所覆盖的区域。这些源极与漏极延伸的制作可参考美国专利申请公布No.2005/0035409中图4h的描述。在注入源极与漏极延伸后，形成主要间隙壁(步骤42)。这些主要间隙壁(绘制于图3的31)，相当于美国专利申请公布No.2005/0035409中所提及的间隙壁170。在形成主要间隙壁(步骤42)之后，以栅极结构与主要间隙壁为掩模，形成源极与漏极区的剩余部分(步骤43)。例如可参考美国专利申请公布No.2005/0035409中图4i的描述。
源极与漏极区的设置方式更详细绘制在图3与图5中。如图3所示，在一些实施例中，源极与漏极区30完全包含第二应力源12。图5显示实施例，其中第二应力源12分别与源极与漏极区30重叠，但不被源极与漏极区30完全包含。图5的第二应力源12与第一应力源11接触，但源极与漏极区30朝远离应力源11的方向侧向偏移。通过适当地选择虚设间隙壁的厚度，可决定第二应力源的位置因而制造出图3与图5的排列(参见图2的步骤23)。更具体地，例如，一组相对较厚的虚设间隙壁可制造出图3的结构，而一组相对较薄的虚设间隙壁可制造出图5的结构。
图6显示一对构成CMOS的应变沟道晶体管。图6的晶体管对包括应变n型沟道晶体管101(例如上述图1、3与5中的任一个)、应变p型沟道晶体管109，其包括第三应力源72，隔离结构73位于两个晶体管之间。应变p型沟道晶体管109的第三应力源72的晶格常数大于半导体衬底10的晶格常数，因此第三应力源72提供张应力至应变p型沟道晶体管109的沟道区74。如先前提到，p型沟道晶体管沟道区内的张应力可增加晶体管的效能。在一些实施例中，可使用美国专利申请公布No.2005/0035409中形成具有侧面应力源的PMOS晶体管的技术来形成图6的应变p型沟道晶体管109。应变p型沟道晶体管109的第三应力源72与图6的应变n型沟道晶体管101的第一应力源11可由相同的材料组成，例如前述的Si1-xGex。
虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，可作一些更动与润饰，因此本发明的保护范围应当视随附的权利要求所界定为准。
Claims (15)
1.一种半导体集成电路装置，包括：
半导体衬底；
第一应力源，位于所述衬底内；以及
应变沟道晶体管，位于所述第一应力源之上，其中所述应变沟道晶体管包括应变沟道区与位于所述应变沟道区两侧的第二应力源，而所述第一应力源与所述应变沟道区夹设于所述第二应力源之间且所述第二应力源与第一应力源接触，所述应变沟道区包括允许载流子通过的应变沟道部分，其中所述第一应力源的晶格常数大于所述应变沟道区的晶格常数，且所述应变沟道区的晶格常数大于所述第二应力源的晶格常数。
2.如权利要求1所述的半导体集成电路装置，其中所述第一应力源具有第一晶格常数、所述应变沟道部分具有第二晶格常数，且所述第二应力源具有第三晶格常数，所述第一、第二与第三晶格常数彼此相异。
3.如权利要求2所述的半导体集成电路装置，其中所述第一晶格常数大于所述第二晶格常数，且所述第二晶格常数大于所述第三晶格常数。
4.如权利要求3所述的半导体集成电路装置，其中所述应变沟道部分包括硅、所述第一应力源包括锗、所述第二应力源包括碳。
5.如权利要求1所述的半导体集成电路装置，其中位于所述应变沟道区两侧的所述第二应力源提供张应力至所述应变沟道部分。
6.如权利要求1所述的半导体集成电路装置，其中所述第一应力源提供张应力至所述应变沟道部分。
7.如权利要求1所述的半导体集成电路装置，其中所述应变沟道晶体管包括位于所述半导体衬底内的源极与漏极区，且位于所述应变沟道区两侧的所述第二应力源分别与所述源极与漏极区重叠。
8.如权利要求7所述的半导体集成电路装置，其中所述源极与漏极区完全包含所述第二应力源。
9.如权利要求1所述的半导体集成电路装置，其中所述应变沟道部分位于所述第一应力源之上，且延伸至位于所述应变沟道区两侧的所述第二应力源并与其接触。
10.如权利要求1所述的半导体集成电路装置，其中所述应变沟道部分包括Si1-xCx或Si/Si1-xCx。
11.如权利要求1所述的半导体集成电路装置，其中所述第二应力源比所述第一应力源更深入所述衬底。
12.一种半导体集成电路装置，包括：
半导体衬底；
第一应力源，位于所述衬底内；以及
第一应变沟道晶体管，位于所述第一应力源之上，其中所述第一应变沟道晶体管包括第一应变沟道区与位于所述第一应变沟道区两侧的第二应力源，而所述第一应力源与所述应变沟道区夹设于所述第二应力源之间且所述第二应力源与第一应力源接触，所述第一应变沟道区包括允许载流子通过的第一应变沟道部分，其中所述第一应力源的晶格常数大于所述第一应变沟道区的晶格常数，且所述第一应变沟道区的晶格常数大于所述第二应力源的晶格常数；以及
第二应变沟道晶体管，位于所述半导体衬底中，其中所述第二应变沟道晶体管包括第二应变沟道区与位于所述第二应变沟道区两侧的第三应力源，其中所述第三应力源的晶格常数大于硅。
13.如权利要求12所述的半导体集成电路装置，其中所述第一与第二应变沟道晶体管分别为n型沟道与p型沟道晶体管。
14.如权利要求12所述的半导体集成电路装置，其中所述第一应力源具有第一晶格常数、所述第一应变沟道部分具有第二晶格常数，且所述第二应力源具有第三晶格常数，所述第一、第二与第三晶格常数彼此相异。
15.如权利要求12所述的半导体集成电路装置，其中所述第三应力源具有第四晶格常数，其不同于所述第二与第三晶格常数。
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