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KR100685879B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 신장 스트레스가 높은 질화막을 엔모스 영역에 선택적으로 형성함에 따라 엔모스 트랜지스터의 채널영역에 Strained-Si 구조가 형성되어 전자 이동도(Electron Mobility)가 증가하게 되고, 이로 인해 엔모스 트랜지스터의 드레인 전류를 증가시킬 수 있게 된다.
드레인 전류, 신장 스트레스, 단채널 효과, 전자 이동도

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Fabricating Method Thereof}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 보인 예시도
***도면의 주요부분에 대한 부호의 설명***
11:기판 12:격리영역
13:게이트절연막 14:게이트전극
15:저농도 소스/드레인 16:스페이서
17:고농도 소스/드레인 18:질화막
PR11:감광막
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 단채널 모스 트랜지스터(Short Channel Metal-Oxide-Silicon Transistor)의 드레인 전류가 감소되는 것을 방지하기에 적당하도록 한 반도체 소자 및 그 제조방법에 관 한 것이다.
최근 들어, 반도체 소자의 집적도가 증가되면서 반도체 기판 상에 형성되는 트랜지스터의 채널길이가 짧아지고 있다. 이와 같이 트랜지스터의 채널길이가 짧아지면, 채널영역에 인가되는 전계의 세기가 급속히 증가하게 되어 트랜지스터의 전기적 특성을 저하시키고 나아가 트랜지스터가 파괴되는 단채널 효과(Short Channel Effect)가 발생된다.
따라서, 트랜지스터의 단채널 효과를 억제하기 위한 다양한 노력들이 시도되고 있으며, 하나의 예를 들면 게이트의 측벽에 스페이서(Spacer)를 형성하여 게이트와 인접하는 소스/드레인 영역을 저농도로 형성하는 엘디디(Lightly Doped Drain : LDD) 구조의 트랜지스터가 있다.
그러나, 상기한 바와같이 단채널 효과를 억제하여 채널영역에 인가되는 전계의 세기를 감소시키는 경우에는 드레인 전류가 급격히 감소하게 되는 문제가 발생된다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 단채널 모스 트랜지스터의 드레인 전류가 감소되는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 반도체 소자는 기판에 형성되어 엔형 모스트랜지스터가 형성되는 영역과 피형 모스트랜지스터가 형성되는 영역을 전기적 으로 격리시키는 격리영역과; 상기 엔형 모스트랜지스터가 형성되는 영역과 피형 모스트랜지스터가 형성되는 영역의 기판 상부에 각각 형성된 게이트와; 상기 게이트의 양측면의 기판 내에 형성된 소스/드레인과; 상기 게이트 및 소스/드레인의 상면에 형성된 실리사이드층과; 상기 기판의 상부전면에 형성되며, 상기 피형 모스트랜지스터가 형성되는 영역에 선택적으로 규소이온(Si)이 주입된 질화막을 구비하여 구성되는 것을 특징으로 한다.
그리고, 상기 본 발명의 목적을 달성하기 위한 반도체 소자의 제조방법은 기판의 일부를 식각하고, 절연물질을 채워 격리영역을 형성하는 공정과; 상기 기판의 상부에 게이트절연막과 게이트전극을 패터닝하고, 스페이서를 형성하여 게이트를 형성하는 공정과; 상기 기판에 저농도 및 고농도 불순물이온을 주입하여 게이트의 양측면에 엘디디 구조의 소스/드레인을 형성하는 공정과; 상기 게이트 및 소스/드레인의 상면에 선택적으로 실리사이드층을 형성하는 공정과; 상기 기판의 상부전면에 질화막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기한 바와 같은 본 발명에 의한 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 보인 예시도이다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판(11)의 일부를 식각하고, 절연물질을 채워 격리영역(12)을 형성한다. 이와 같은 격리영역(12)을 통상 에스티아이 격리구조(Shallow Trench Isolation : STI)라 지칭하며, 고집적 반도체 소자 제조 에 통상적으로 적용되고 있다.
상기 격리영역(12)에 의해 구획되는 인접한 액티브 영역(Active Area)에는 후속 공정을 통해 피모스 트랜지스터(P-Type Metal-Oxide-Silicon Transistor)와 엔모스 트랜지스터(N-Type Metal-Oxide-Silicon Transistor)가 형성되며, 도1a 내지 도 1c에서는 편의상 'PMOS AREA' 및 'NMOS AREA'로 도시하였다.
계속해서, 상기 격리영역(12)이 형성된 기판(11)의 상부전면에 게이트절연막(13)과 게이트전극(14)을 형성한 다음 패터닝하여 피모스 트랜지스터 및 엔모스 트랜지스터의 게이트를 형성한다.
그리고, 상기 기판(11)에 저농도 불순물이온을 주입하여 피모스 트랜지스터 및 엔모스 트랜지스터의 게이트 양측면에 저농도 소스/드레인(15)을 형성한다. 이때, 피모스 트랜지스터와 엔모스 트랜지스터의 소스/드레인(15)은 서로 반대 타입의 불순물 이온이 주입되므로, 하나의 영역에 제1타입의 불순물 이온을 주입한 다음 다른 하나의 영역에 제2타입의 불순물 이온을 주입하는 방식으로 저농도 소스/드레인(15)을 형성한다.
그리고, 상기 피모스 트랜지스터 및 엔모스 트랜지스터의 게이트 측벽에 스페이서(16)를 형성하고, 상기 기판(11)에 고농도 불순물이온을 주입하여 상기 저농도 소스/드레인(15) 내에 고농도 소스/드레인(17)을 형성한다. 전술한 바와같이 피모스 트랜지스터와 엔모스 트랜지스터의 소스/드레인(15)은 서로 반대 타입의 불순물 이온이 주입되므로, 하나의 영역에 제1타입의 불순물 이온을 주입한 다음 다른 하나의 영역에 제2타입의 불순물 이온을 주입하는 방식으로 저농도 소스/드레인 (15)을 형성한다.
그리고, 상기 피모스 트랜지스터 및 엔모스 트랜지스터의 게이트와 소스/드레인(17) 상면에 선택적으로 실리사이드층(미도시)을 형성한 다음 상부전면에 질화막(18)을 형성한다. 이때, 질화막(18)은 열적 화학기상증착법(Thermal Chemical Vapor Deposition : Thermal CVD)을 통해 1000 ~ 3000Å 정도의 두께로 증착한다.
상기 질화막(18)은 신장 스트레스(Tensile Stress)가 높기 때문에 상기 게이트절연막(13) 하부의 채널영역에 Strained-Si 구조를 형성하게 된다.
그리고, 도 1b에 도시된 바와같이 상기 기판(21)의 상부전면에 감광막(PR11)을 형성하고, 노광 및 현상하여 피모스 영역(PMOS AREA)에 형성된 감광막(PR11)을 선택적으로 제거한다.
계속해서, 상기 감광막(PR11)이 제거된 피모스 영역(PMOS AREA)의 질화막(18)에 규소이온(Si+)을 주입한다. 이때, 이온주입은 1×1014~1×1015 Ions/㎠의 규소이온(Si+)을 20 ~130 KeV의 에너지로 주입한다.
상기 규소이온(Si+) 주입으로 인해 피모스 형역(MOS AREA)에 형성된 질화막(18)의 신장 스트레스는 상당 부분 해소된다.
그리고, 도 1c에 도시된 바와 같이 상기 감광막(PR11)을 제거한다.
상기한 바와같은 본 발명에 의한 반도체 소자 및 그 제조방법은 신장 스트레스가 높은 질화막(18)을 엔모스 영역(NMOS AREA)에 선택적으로 형성함에 따라 엔모스 트랜지스터의 채널영역에 Strained-Si 구조가 형성되어 전자 이동도(Electron Mobility)가 증가하게 되고, 이로 인해 엔모스 트랜지스터의 드레인 전류가 증가하게 된다.
상술한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 신장 스트레스가 높은 질화막을 엔모스 영역에 선택적으로 형성함에 따라 엔모스 트랜지스터의 채널영역에 Strained-Si 구조가 형성되어 전자 이동도(Electron Mobility)가 증가하게 되고, 이로 인해 엔모스 트랜지스터의 드레인 전류를 증가시킬 수 있게 된다.
따라서, 단채널 모스 트랜지스터의 드레인 전류가 감소되는 것을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 기판에 형성되어 엔형 모스트랜지스터가 형성되는 영역과 피형 모스트랜지스터가 형성되는 영역을 전기적으로 격리시키는 격리영역과;
    상기 엔형 모스트랜지스터가 형성되는 영역과 피형 모스트랜지스터가 형성되는 영역의 기판 상부에 각각 형성된 게이트와;
    상기 게이트의 양측면의 기판 내에 형성된 소스/드레인과; 상기 게이트 및 소스/드레인의 상면에 형성된 실리사이드층과;
    상기 기판의 상부전면에 형성되며, 상기 피형 모스트랜지스터가 형성되는 영역에 선택적으로 규소이온(Si)이 주입된 질화막을 구비하여 구성되는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 기판에 형성되어 복수의 액티브 영역들을 구획하는 격리영역과;
    상기 액티브 영역의 기판 상부에 형성된 게이트와, 상기 게이트 양측면의 기판 내에 형성된 소스/드레인으로 구성된 피모스 트랜지스터와;
    상기 게이트 및 소스/드레인 상부에 각각 형성된 실리사이드층과;
    상기 기판의 상부 전면에 형성되며 규소이온(Si+)이 주입된 질화막을 구비하여 구성되는 것을 특징으로 하는 반도체 소자.
  5. 삭제
  6. 기판의 일부를 식각하고, 절연물질을 채워 격리영역을 형성하는 공정과;
    상기 기판의 상부에 게이트절연막과 게이트전극을 패터닝하고, 스페이서를 형성하여 게이트를 형성하는 공정과;
    상기 기판에 저농도 및 고농도 불순물이온을 주입하여 게이트의 양측면에 엘디디 구조의 소스/드레인을 형성하는 공정과;
    상기 게이트 및 소스/드레인의 상면에 선택적으로 실리사이드층을 형성하는 공정과;
    상기 기판의 상부 전면에 질화막을 형성하는 공정과;
    상기 질화막 상에 규소이온을 주입하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 기판의 상부전면에 질화막을 형성한 다음 1×1014~1×1015 Ions/㎠의 규소이온(Si+)을 20 ~130 KeV의 에너지로 주입하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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