KR20050104209A - 피모스 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 피모스(PMOS)에서 주로 나타나는 NBTI(Negative Bias Temperature Instability) 특성 열화를 방지하여 소자의 신뢰성을 향상시키는 피모스 트랜지스터의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 게이트 산화막을 개재시켜 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 실리콘 기판에 저농도 불순물을 이온주입하여 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전극 및 스페이서를 마스크로 이용하여 상기 실리콘 기판에 고농도의 P형 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극에 F 이온주입 공정을 실시하는 단계; 및 상기 결과물에 N2 어닐링 공정을 실시하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 피모스(P-channel Metal Oxide Semiconductor : PMOS)에서 주로 나타나는 NBTI(Negative Bias Temperature Instability) 특성 열화를 방지하여 소자의 신뢰성을 향상시키기 위한 피모스 트랜지스터의 제조방법에 관한 것이다.
최근 반도체 소자의 제조에서는 피모스(PMOS) 게이트 전극과 엔모스(NMOS) 게이트 전극에 각각의 게이트 이온을 주입하여, 피모스 영역에는 P형 폴리실리콘 게이트를, 엔모스 영역에는 N형 폴리실리콘 게이트를 형성하는 듀얼 도프트 게이트(Dual Doped Gate) 구조를 이용하고 있다. 여기서, 상기 피모스 게이트 전극에 주입하는 이온으로는 붕소(B) 이온이 대표적이며, 상기 엔모스 게이트 전극에 주입하는 이온으로는 인(P) 또는 비소(As)가 대표적이다.
이러한 구조는 소자에서 표면 채널(Surface Channel) 특성을 얻기 위해 시행되고 있으며, 소자의 숏채널 효과(Short Channel Effect)를 감소시키는 효과가 있다.
도 1은 종래의 기술에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
종래의 피모스 트랜지스터의 제조방법에 대하여 도 1을 참조하여 간략하게 설명하면 다음과 같다.
종래의 피모스 트랜지스터의 제조방법은, 도 1에 도시된 바와 같이, 먼저, 실리콘 기판(1) 상에 게이트 산화막(미도시) 및 폴리실리콘막(미도시)을 차례로 형성한 다음, 상기 폴리실리콘막에 P형 불순물을 이온주입한다. 그런다음, 상기 P형 불순물이 이온주입된 폴리실리콘막 및 게이트 산화막을 선택적으로 식각하여 P형 폴리실리콘막 재질의 게이트 전극(3)을 형성한다. 이때, 도 1에서 미설명된 도면부호 2는 식각후 잔류된 게이트 산화막을 나타낸 것이다.
그리고나서, 상기 게이트 전극(3)을 마스크로 이용하여 상기 실리콘 기판(1)에 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain) 영역(4)을 형성한 다음, 상기 게이트 전극(3)의 양측벽에 절연막을 이용하여 스페이서(5)를 형성한다.
이어서, 상기 게이트 전극(3) 및 스페이서(5)를 마스크로 이용하여 상기 실리콘 기판(1)에 고농도의 P형 불순물, 예컨대, 붕소 이온을 주입하여 소오스/드레인 영역(6)을 형성한다.
그러나, 종래의 기술에서는 실리콘 기판과 게이트 산화막의 계면에 Si-H 결합이 존재하게 되는데, 이러한 Si-H 결합은 피모스 트랜지스터의 NBTI(Negative Bias Temperature Instability) 특성 열화의 주원인으로 작용하게 된다. 여기서, 상기 NBTI 특성이란 소자가 동작하고 있을 때에 네가티브 스트레스(Negative Stree)에 의해 피모스의 문턱 전압(Vt)이 올라가는 현상을 말한다. 즉, 실리콘 기판과 게이트 산화막의 계면에 존재하는 상기 Si-H 결합으로 인해 NBTI 특성이 열화되어, 소자의 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 피모스 트랜지스터의 실리콘 기판과 게이트 산화막의 계면에 존재하는 Si-H 결합으로 인한 NBTI 특성 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 피모스 트랜지스터의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 피모스 트랜지스터의 제조방법은, 실리콘 기판 상에 게이트 산화막을 개재시켜 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 실리콘 기판에 저농도 불순물을 이온주입하여 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 게이트 전극 및 스페이서를 마스크로 이용하여 상기 실리콘 기판에 고농도의 P형 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극에 F 이온주입 공정을 실시하는 단계; 및 상기 결과물에 N2 어닐링 공정을 실시하는 단계를 포함한다.
여기서, 상기 F 이온주입 공정은 10~50 KeV의 이온주입 에너지와, 1E13~1E16 ions/㎠의 도우즈로 실시한다. 또한, 상기 N2 어닐링 공정은 상압의 퍼니스에서 300~600℃의 온도로 10~60분 동안 실시한다.
본 발명에 따르면, 상기 F 이온주입 공정 및 N2 어닐링 공정을 실시하여 실리콘 기판과 게이트 산화막의 계면에 존재하는 Si-H 결합을 Si-F 결합으로 치환시킴으로써, 상기 Si-H 결합으로 인한 피모스 트랜지스터의 NBTI 특성 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 피모스 트랜지스터의 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 실리콘 기판(21) 상에 게이트 산화막(미도시) 및 폴리실리콘막(미도시)을 차례로 형성하고 나서, 상기 폴리실리콘막에 P형 불순물을 이온주입한다. 그런다음, 상기 P형 불순물이 이온주입된 폴리실리콘막 및 게이트 산화막을 선택적으로 식각하여 P형 폴리실리콘막 재질의 게이트 전극(23)을 형성한다.
이어서, 상기 게이트 전극(23)을 마스크로 이용하여 상기 실리콘 기판(21)에 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain) 영역(24)을 형성한 후, 상기 게이트 전극(23)의 양측벽에 절연막을 이용하여 스페이서(25)를 형성한다.
한편, 도 2a에서 미설명된 도면부호 22는 식각후 잔류된 게이트 산화막을 나타낸 것이다.
그리고 나서, 도 2b에 도시된 바와 같이, 상기 게이트 전극(23) 및 스페이서(25)를 마스크로 이용하여 상기 실리콘 기판(21)에 고농도의 P형 불순물, 예컨대, 붕소 이온을 주입하여 소오스/드레인 영역(26)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 상기 게이트 전극(23)에 F 이온주입 공정(27)을 실시한다. 여기서, 상기 F 이온주입 공정(27)은 10~50 KeV의 이온주입 에너지(Energy)와, 1E13~1E16 ions/㎠의 도우즈(Dose)로 실시한다.
이후, 도 2d에 도시된 바와 같이, 상기 결과물에 N2 어닐링 공정(28)을 실시하여, 상기 게이트 전극(23)에 이온주입된 F 이온을 상기 실리콘 기판(21)쪽으로 확산(Diffusion)시킨다. 여기서, 상기 N2 어닐링 공정(28)은 상압의 퍼니스(Furnace)에서 300~600℃의 온도로 10~60분 동안 실시한다. 그러면, 상기 실리콘 기판(21)과 게이트 산화막(22)의 계면에 존재하는 Si-H 결합이 상기 실리콘 기판(21)쪽으로 확산된 F 이온으로 인해 Si-F 결합으로 치환된다.
한편, 상기 F 이온은 400℃의 저온에서도 충분히 확산되기 때문에 상기 F 이온주입 공정(27) 및 N2 어닐링 공정(28)을 차례로 실시함으로써, 소자의 특성에 영향을 미치지 않으면서, 상기 실리콘 기판(21)과 게이트 산화막(22) 계면의 Si-H 결합을 Si-F 결합으로 치환시킬 수 있다.
이상에서와 같이, 본 발명은 소오스/드레인 영역의 형성이 완료된 피모스 트랜지스터의 게이트 전극에 F 이온주입 공정 및 N2 어닐링 공정을 차례로 실시하여 상기 게이트 전극 하부의 실리콘 기판쪽으로 F 이온을 확산시킴으로써, NBTI 특성 열화의 주원인으로 작용하는 실리콘 기판과 게이트 산화막 계면의 Si-H 결합을 Si-F 결합으로 치환시킬 수 있다.
즉, 실리콘 기판과 게이트 산화막의 계면에 존재하는 Si-H 결합을 Si-F 결합으로 치환시킴으로써, 상기 실리콘 기판과 게이트 산화막의 계면 특성을 향상시켜 피모스 트랜지스터의 NBTI 특성 열화를 방지할 수 있고, 나아가, 소자의 신뢰성을 향상시킬 수 있다.
도 1은 종래의 기술에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 피모스 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 식각후 잔류된 게이트 산화막
23 : 게이트 전극 24 : LDD 영역
25 : 스페이서 26 : 소오스/드레인 영역
27 : F 이온주입 공정 28 : N2 어닐링 공정
Claims (3)
- 실리콘 기판 상에 게이트 산화막을 개재시켜 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 이용하여 상기 실리콘 기판에 저농도 불순물을 이온주입하여 LDD 영역을 형성하는 단계;상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;상기 게이트 전극 및 스페이서를 마스크로 이용하여 상기 실리콘 기판에 고농도의 P형 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계;상기 게이트 전극에 F 이온주입 공정을 실시하는 단계; 및상기 결과물에 N2 어닐링 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 F 이온주입 공정은 10~50 KeV의 이온주입 에너지와, 1E13~1E16 ions/㎠의 도우즈로 실시하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 N2 어닐링 공정은 상압의 퍼니스에서 300~600℃의 온도로 10~60분 동안 실시하는 것을 특징으로 하는 피모스 트랜지스터의 제조방법.
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Cited By (2)
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| CN103295913A (zh) * | 2013-06-04 | 2013-09-11 | 上海华力微电子有限公司 | 改善半导体器件负偏压温度不稳定性的方法 |
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2004
- 2004-04-28 KR KR1020040029573A patent/KR20050104209A/ko not_active Ceased
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