[go: up one dir, main page]

CN1505839A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1505839A
CN1505839A CNA018202047A CN01820204A CN1505839A CN 1505839 A CN1505839 A CN 1505839A CN A018202047 A CNA018202047 A CN A018202047A CN 01820204 A CN01820204 A CN 01820204A CN 1505839 A CN1505839 A CN 1505839A
Authority
CN
China
Prior art keywords
field effect
channel type
type field
effect transistors
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA018202047A
Other languages
English (en)
Other versions
CN100382315C (zh
Inventor
Ҳ
熊谷幸博
֮
太田裕之
三浦英生
大塚文雄
一濑胜彦
池田修二
竹田敏文
尾内亨裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1505839A publication Critical patent/CN1505839A/zh
Application granted granted Critical
Publication of CN100382315C publication Critical patent/CN100382315C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种半导体器件，具有n沟道型场效应晶体管和p沟道型场效应晶体管，其中该两个晶体管都具有优异的漏电流特性。具有n沟道型场效应晶体管(10)和p沟道型场效应晶体管(30)的半导体器件包括用作涂敷n沟道型场效应晶体管(10)的栅电极(15)的应力控制膜(19)的膜，其膜应力偏移到拉应力。该器件还包括用作涂敷p沟道型场效应晶体管(30)的栅电极(35)的应力控制膜(39)的膜，其膜应力更多的是压应力而不是n沟道型场效应晶体管(10)的膜(19)那样的应力。这样，期望n沟道型和p沟道型晶体管来改善漏电流。因此，整体的特性得到改善。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别涉及具有n沟道场效应晶体管和p沟道场效应晶体管组成的互补型场效应晶体管的半导体器件。
背景技术
近年来，随着信息通信设备的发展，要求LSI等半导体器件的处理能力逐年严格，需要晶体管工作速度的高速化。特别是由n沟道场效应晶体管和p沟道场效应晶体管构成的互补型场效应晶体管因其消耗电力低而被广泛使用，其高速化主要通过结构的微细化而有所进展，可以得到对半导体元件进行加工的光刻技术进步的支持。
但是，目前，被要求的最小加工尺寸(栅极的最小加工尺寸)可达到光刻使用的光的波长等级以下，进一步的微细加工更加困难。
因此，利用使硅晶体弯曲能改变电子迁移率(有效质量)这一事实，在(日本)特开平11-340337号公报中，披露了以下方法：在形成场效应晶体管的衬底膜中，使用晶格常数比硅大的硅锗，通过在其上外延生长硅层，在成为沟道部分的硅上产生变形，提高迁移率，实现晶体管的高速化。
此外，在特开平6-232170号中披露了以下方法：通过场效应晶体管的栅电极的应力控制，来控制漏极电流的上升延迟。
在近年来的半导体器件中，场效应晶体管的工作速度的高速化不断进展，作为其手段之一，正在研究在沟道部分的硅衬底中使用晶格常数比硅大的硅锗材料，在硅中产生变形来提高迁移率的方法。
但是，如特开平11-340337号公报那样，如果以晶格匹配来外延生长晶格常数不同的晶体材料，则晶体中产生的变形的能量增大，在某一临界膜厚以上的膜厚时，在晶体中产生错位的问题，或在LSI等半导体器件的制造工序中，伴随导入一般不使用的硅锗材料而导入新的制造装置，使成本增加而不容易实用化。
此外，互补型场效应晶体管由以电子作为载流子的n沟道型场效应晶体管、以及以空穴作为载流子的p沟道型场效应晶体管来构成，但为了半导体器件的高速化，最好是实现n沟道型和p沟道型各自的高速化。
而在特开平6-232170号公报中，作为其对象的晶体管，是化合物半导体制成的晶体管，目前，在LSI和DRAM等中，不考虑主要使用硅衬底上制作的晶体管，此外，其场效应晶体管仅为n沟道型，在应力的控制方向上仅考虑了一轴，不够充分。
如上所述，在LSI等半导体器件中，需要晶体管的高速化，但光刻技术已接近极限，还在研究基于微细化以外方法的漏极电流的提高，但存在晶体缺陷和制造装置的重新导入造成的成本提高等问题。
发明内容
本发明的目的在于，在有n沟道型场效应晶体管和p沟道型场效应晶体管的场效应晶体管中，有效地实现n沟道型场效应晶体管、p沟道型场效应晶体管的漏极电流特性良好的场效应晶体管。
本发明人测定场效应晶体管的漏极电流与应力的依赖性，发现在n沟道型场效应晶体管、p沟道型场效应晶体管中，其应力依赖性有所不同。
在本说明书中，将氮化硅表示为SiN，将氧化硅表示为SiO2。
图2是表示n沟道型场效应晶体管和p沟道型场效应晶体管的漏极电流的应力依赖性的实验结果的曲线图。
图2所示的结果是以下实验的结果，在Si(001)面上，对于形成的晶体管进行应力负荷实验，使得漏极电流平行于<110>轴流过。再有，评价的场效应晶体管的栅极长度是0.2μm。此外，应力的方向有相对于流过场效应晶体管的沟道的漏极电流平行方向的沟道面内单轴应力(平行于沟道的应力)、以及相对于漏极电流垂直方向的沟道面内单轴应力(垂直于沟道的应力)，应力的符号正号表示拉应力，符号表示压应力。
在图2中，n沟道型场效应晶体管的情况下，漏极电流随着拉应力增加(在平行于沟道的应力中约4％/100MPa，在垂直于沟道的应力中约2％/100MPa)。
另一方面，在p沟道型场效应晶体管的情况下，可知漏极电流随着垂直于沟道的方向增加(约4％/100MPa)，漏极电流随着平行于沟道的方向减少(约7％/100MPa)。
根据该结果，可认为在沟道面内的双轴应力情况下，在n沟道型场效应晶体管中，无论绝对值如何，漏极电流都随着拉应力增加，相反在p沟道型场效应晶体管中，在绝对值相同的双轴应力作用情况下，随着压应力增加。
在弹性变形内的议论中应力和变形有比例关系。因此，在上述实验结果中，例如在对n沟道型场效应晶体管施加平行于沟道的拉应力时，漏极电流增加的原因被认为是构成沟道的硅的晶格与应力负荷前相比，在沟道面内平行拉伸方向上变形，使电子的迁移率增加。
即，本发明人发现了n沟道型场效应晶体管、p沟道型场效应晶体管的漏极电流特性依赖于构成沟道的硅晶格上产生的变形方向以及绝对值。再有，硅晶体中产生的变形可通过TEM、电子射线衍射、喇曼(Raman)分光法来测定。
可是，在晶体管这样的多层膜的叠层结构中，基于材料间的线膨胀系数的不同而产生热应力、以及基于晶格常数不同和结晶化时的膜收缩等而产生本征应力，在结构内部产生残留应力。一般地，每年微细化的发展，使场效应晶体管以其栅极长度来划代。
本发明人进行了场效应晶体管结构的应力解析，发现了以下事实：如果推进栅极加工尺寸缩小，则因结构的微细化和新材料的采用，在结构内部产生的应力增大。特别是在栅极长度为0.1μm一代的场效应晶体管中，浅沟元件分离(STI：Shallow Trench Isolation)造成的氧化诱生应力、硅化物的反应诱生应力、多晶硅的结晶化应力等成为应力的发生源。
图24表示按照有限元法对各代栅极长度的场效应晶体管的沟道部分应力进行应力解析结果的曲线图。在图24中，在栅极长度比较大的2μm代的晶体管中，在栅极下的沟道部分产生的应力低，而如果为栅极长度0.25μm以下代的晶体管，则应力急剧地升高，在0.1μm代时达到2μm代的约3倍。人们正在研究场效应晶体管中产生的应力对晶体管特性的影响。例如，正在研究作为场效应晶体管特性之一的互导(Gm)的应力依赖性(Akemi Hamada、et al.、IEEE Trans.ElectronDevices、vol.38、No.4、pp.895-900、1991)。
但是，以往场效应晶体管的特性随应力变动的情况没有问题。这是因为在0.25μm以前、即在0.25μm以上的场效应晶体管中，如图24所示，认为在晶体管结构上产生的应力小。
而且，还认为晶体管对自身应力的感受性也低。
图25表示比较上述文献(Akemi Hamada、et al.、IEEE Trans.Electron Devices、vol.38、No.4、pp.895-900、1991)的互导Gm的应力依赖性的实验结果(栅极长度：2μm)和本发明人的Gm的应力依赖性的实验结果(栅极长度：0.2μm)的曲线图。
再有，图25中的比较，对于n沟道型场效应晶体管，在沟道的平行方向的应力负荷下进行。相对于栅极长度为2μm代的晶体管，栅极长度为0.2μm代的晶体管对于应力Gm的依赖性约增大4倍。即，随着晶体管代的发展，显示出相对于应力晶体管特性的感受性升高。
此外，根据应力解析，场效应晶体管的Si衬底的沟道部分中形成的衬底深度方向的应力分布在栅电极附近形成应力集中场。栅极长度小的0.1μm代的晶体管的扩散层的形成区域与现有的栅极长度大的晶体管相比，形成在距衬底表面近的浅区域中。其结果，在0.1μm代的晶体管中，认为元件工作区域容易受到应力的影响。
因此，本发明人对于场效应晶体管结构进行基于有限元法的应力解析，对于构成场效应晶体管的材料、以及其周边材料在流过漏极电流的沟道部分的应力上产生的影响进行感度解析。
其结果，本发明人发现从上面包覆栅电极的膜、硅化物膜、栅电极、以及侧壁分别对沟道部分的应力产生大的影响。
根据本发明，例如通过覆盖栅电极的SiN膜本征应力的增大、或其膜厚的增加、或硅化物膜厚的增加、或栅电极本征应力的增大、或STI的氧化诱生应力的下降，可以实现使沟道部分的应力为拉应力(图3-图7)。
可是，SiN的膜应力与该膜的腐蚀速率有后述图8所示的关系，在腐蚀速率大的膜的情况下，发明人发现应力大。
鉴于上述事项，最好是构成以下的状态。
在被形成于衬底上、具有n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，沿上述n沟道型场效应晶体管的沟道部分的漏极电流流动方向的方向的残留应力，在拉应力侧大于沿上述p沟道型场效应晶体管的沟道部分的漏极电流流动方向的方向的残留应力。
此外，在被形成于衬底上、具有n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，沿上述n沟道型场效应晶体管的沟道部分的漏极电流流动方向的方向的残留应力是拉应力，沿上述p沟道型场效应晶体管的沟道部分的漏极电流流动方向的方向的残留应力是压应力。
由此，可以同时提高n沟道型、p沟道型的漏极电流特性，所以可以实现整体性能优良的半导体器件。
此外，本发明的半导体器件可以实现抑制了缺陷等的可靠性高的半导体器件。
此外，在被形成于衬底上、具有n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，上述各晶体管包括包覆栅电极并延伸到相邻于源-漏区域位置的绝缘膜，上述n沟道型场效应晶体管的上述绝缘膜具有比上述p沟道型场效应晶体管的上述绝缘膜大的拉应力。
上述相邻位置例如指上述绝缘膜覆盖在所述源-漏区域上部的状态。在硅化物区域形成在源-漏区域中的情况下，可以覆盖该区域来形成。
具体地说，为了获得上述某一方式，最好获得以下结构。
(1)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：所述各晶体管包括将栅电极包覆，并延伸至相邻于源-漏区域位置的绝缘膜，所述绝缘膜以氮化硅为主要成分，所述n沟道型场效应晶体管的所述绝缘膜和所述p沟道型场效应晶体管的所述绝缘膜的膜厚有所不同。
由此，可以整体提高包括n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件的电流特性。而且，根据上述结构，即使上述绝缘膜的调整变更也不对电流特性产生影响，所以可以有效地实现上述效果。
再有，例如，上述绝缘膜具有比上述n沟道型场效应晶体管的上述绝缘膜大的拉应力。
例如，在上述n沟道型场效应晶体管和p沟道型场效应晶体管的绝缘膜残留拉应力时，使n沟道型场效应晶体管的绝缘膜比p沟道型场效应晶体管的绝缘膜厚。此外，例如，在n沟道型场效应晶体管和p沟道型场效应晶体管的绝缘膜残留压应力时，使n沟道型场效应晶体管的绝缘膜比p沟道型场效应晶体管的所述绝缘膜薄。例如最好以半导体器件中的平均膜厚为基准来比较绝缘膜厚度。
此外，在所述半导体器件中，上述绝缘膜以氮化硅为主要成分，上述p沟道型场效应晶体管的上述绝缘膜与上述n沟道型场效应晶体管的上述绝缘膜相比，更多地含有硅(Si)、氮(N)、氧(O)、氩(Ar)、氦(He)、锗(Ge)内的至少其中之一。
(2)此外，最好是在上述(1)中，所述绝缘膜以氮化硅为主要成分，该绝缘膜相邻于源-漏区域的延伸部分的面积在所述n沟道型场效应晶体管的所述绝缘膜和所述p沟道型场效应晶体管的所述绝缘膜之间是不同的。
也可以比较覆盖源-漏区域的长度，来取代上述面积。
具体地说，例如，在n沟道型场效应晶体管和p沟道型场效应晶体管的绝缘膜是残留拉应力的绝缘膜时，使n沟道型场效应晶体管的绝缘膜的面积大于所述p沟道型场效应晶体管的绝缘膜的面积。
而例如在n沟道型场效应晶体管和p沟道型场效应晶体管的绝缘膜是残留压应力的绝缘膜时，使n沟道型场效应晶体管的绝缘膜的面积小于所述p沟道型场效应晶体管的绝缘膜的面积。例如也可以以半导体器件中的平均面积为基准来比较上述面积。
再有，也可以比较横切从绝缘膜的源极至漏极的方向的长度，来取代上述面积。具体地说，例如，在n沟道型场效应晶体管和p沟道型场效应晶体管的绝缘膜是残留拉应力的绝缘膜时，使n沟道型场效应晶体管的绝缘膜长度大于p沟道型场效应晶体管的绝缘膜的长度。
而例如在n沟道型场效应晶体管和p沟道型场效应晶体管的绝缘膜是残留压应力的绝缘膜时，使n沟道型场效应晶体管的绝缘膜长度小于p沟道型场效应晶体管的绝缘膜的长度。
由此，可以整体提高包括n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件的电流特性。而且，根据该结构，即使上述绝缘膜的调整变更也不对电流特性产生影响，所以可以有效地实现上述效果。
(3)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，在各个所述晶体管中，在源极或漏极区域中形成硅化物区域，所述n沟道型场效应晶体管的硅化物区域的膜厚大于所述p沟道型场效应晶体管的硅化物区域的膜厚。
也可以根据半导体器件中的平均膜厚来比较所述膜厚。
由此，除了上述作为整体的提高效果以外，根据上述结构，即使上述绝缘膜的调整变更也不对电流特性产生影响，所以可以有效地实现上述效果。
(4)最好在上述(3)中，所述硅化物区域的主要成分为钴硅化物(CoSi2)、或钛硅化物(TiSi2)、或镍硅化物。
(5)再有，作为另一方式，提供一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，所述n沟道型场效应晶体管的栅电极比所述p沟道型场效应晶体管的栅电极具有大的压缩膜应力。
(6)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，所述n沟道型场效应晶体管的所述栅电极中包含的杂质在所述硅衬底的主平面的垂直方向上具有浓度梯度，所述p沟道型场效应晶体管的所述栅电极中包含的杂质在所述硅衬底的主平面的垂直方向上的测定限界内不具有浓度梯度，或者具有比n沟道型场效应晶体管的所述栅电极中的浓度梯度小的梯度。
例如，n沟道型场效应晶体管的栅电极的杂质浓度在硅衬底的主平面的垂直方向具有浓度梯度，p沟道型场效应晶体管的栅电极的杂质浓度分布在硅衬底的主平面的垂直方向上是均匀的。
(7)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，所述n沟道型场效应晶体管的所述栅电极的平均晶粒直径比所述p沟道型场效应晶体管的所述栅电极的平均晶粒直径小。
由此，可以整体提高包括n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件的电流特性。而且，根据该结构，通过调整位于沟道部正上方的栅电极的晶粒直径来控制应力，所以可以在沟道部有效地分配应力。
(8)一种半导体器件，被形成于衬底上，具有n沟道型场效应晶体管、p沟道型场效应晶体管、以及将相邻的晶体管元件进行电分离的元件分离部件，其中，所述n沟道型场效应晶体管的沟道部分和所述元件分离部件的距离比所述p沟道型场效应晶体管的沟道部分和所述元件分离部件的距离大。
由此，可以整体提高包括n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件的电流特性。而且，根据该结构，如果调整掩模图形，则可以良好并且容易地实现上述效果。
(9)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，向所述n沟道型场效应晶体管的沟道部照射激光时的喇曼分光的喇曼偏移比向所述p沟道型场效应晶体管的沟道部照射激光时的喇曼分光的喇曼偏移小。
例如，用TEM观察n沟道型场效应晶体管的沟道部时的晶格间隔宽于用TEM观察p沟道型场效应晶体管的沟道部时的晶格间隔。
上述各试料最好使用沿横切源-漏的方向形成的试料。
(10)最好在上述(1)中，所述绝缘膜以氮化硅为主要成分，所述n沟道型场效应晶体管的所述绝缘膜的腐蚀速率与所述p沟道型场效应晶体管的所述绝缘膜的腐蚀速率有所不同。
例如，上述n沟道型场效应晶体管侧的上述绝缘膜的腐蚀速率比上述p沟道型场效应晶体管的绝缘膜的腐蚀速率小。
(11)一种半导体器件的制造方法，该半导体器件被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，该半导体器件的制造方法包括以下步骤：在所述衬底上形成元件分离结构；在被所述元件分离结构分离的区域中形成n沟道型场效应晶体管的栅电极和p沟道型场效应晶体管的栅电极；在所述栅电极上形成覆盖栅电极的绝缘层；以及在所述n沟道型场效应晶体管的沟道部中，通过所述p沟道型场效应晶体管的沟道部，使拉应力残留在连接源极和漏极的方向上。
作为另一方式，还提供一种半导体器件的制造方法，该半导体器件被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，该半导体器件的制造方法包括以下步骤：在所述衬底上形成元件分离结构；在被所述元件分离结构分离的区域中形成n沟道型场效应晶体管的栅电极和p沟道型场效应晶体管的栅电极；在所述栅电极上形成覆盖栅电极的绝缘层；使上述n沟道型场效应晶体管的绝缘膜比所述p沟道型场效应晶体管的绝缘膜更多地包含硅、氮、氧、氩、锗中的至少其中之一。
另外，也可以通过腐蚀使一方的所述绝缘膜的厚度变薄/变厚。此外，也可以在形成了栅电极后，将杂质导入到n沟道型场效应晶体管的栅电极。也可以有使n沟道型场效应晶体管的电极粒径比p沟道型场效应晶体管的电极粒径小的步骤。
例如，详细地说，在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有拉应力的绝缘膜时，在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中，形成比所述第一或第二p沟道型场效应晶体管上形成的所述绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜进行腐蚀。
在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有压应力的绝缘膜时，在位于对应于所述第一p沟道型场效应晶体管的第一n沟道型场效应晶体管和对应于所述第二p沟道型场效应晶体管的第二n沟道型场效应晶体管之间的区域中，形成比位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间区域中形成的所述绝缘膜薄的所述绝缘膜，或者不设置所述绝缘膜进行腐蚀。
此外，在被形成于衬底上、具有n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，相邻于所述n沟道型场效应晶体管的栅电极纵向方向侧面的绝缘膜的膜质量，与相邻于上述p沟道型场效应晶体管的栅电极纵向方向侧面的绝缘膜的膜质量有所不同。
此外，在被形成于衬底上、具有n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，相邻于所述n沟道型场效应晶体管的栅电极纵向方向侧面的绝缘膜的膜应力在拉应力侧大于相邻于上述p沟道型场效应晶体管的栅电极纵向方向侧面的绝缘膜的膜应力。
最好，上述中，上述绝缘膜以氮化硅为主成份。
(12)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，在将所述各晶体管的栅电极包覆且延伸至相邻于源-漏区域的绝缘膜的膜应力为拉应力时，相邻于栅电极纵向方向侧面的绝缘膜的扬氏模量是p沟道型场效应晶体管比n沟道型场效应晶体管小；在将所述各晶体管的栅电极包覆且延伸至相邻于源-漏区域的绝缘膜的膜应力为压应力时，相邻于栅电极纵向方向侧面的绝缘膜的扬氏模量是p沟道型场效应晶体管比n沟道型场效应晶体管大。
由此，可整体提高包括n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件的电流特性。而且，根据上述结构，由于不对电气特性产生影响，所以可以有效地实现上述效果。
(13)最好在上述(12)中，相邻于栅电极纵向方向侧面的绝缘膜的扬氏模量大的绝缘膜材质以氮化硅为主要成分，扬氏模量小的绝缘膜的材质以氧化硅为主要成分。
(14)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，有多个所述n沟道型场效应晶体管和所述p沟道型场效应晶体管；在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有拉应力的绝缘膜；在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中，形成厚度比形成于所述第一或第二p沟道型场效应晶体管上的所述绝缘膜的厚度薄的所述绝缘膜，或不设置所述绝缘膜。
再有，所述半导体器件最好形成所述n沟道型场效应晶体管相邻配置的n沟道型场效应晶体管区域、以及所述p沟道型场效应晶体管相邻配置的p沟道型场效应晶体管区域。
换句话说，在所述n沟道型场效应晶体管的栅电极和所述p沟道型场效应晶体管的栅电极上部形成具有拉应力的第一绝缘膜(例如所述应力控制膜)，在位于第一p沟道型场效应晶体管和相邻于所述第一n沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中，形成厚度比所述第一绝缘膜薄的第二绝缘膜，或不设置所述第一绝缘膜。而且，可以形成成分上不同于所述第一绝缘膜的第二绝缘膜(例如，层间绝缘膜)。
另外，包括：具有埋入在半导体主表面中的绝缘层的场区域；被各个上述场区域包围的第1至第4有源区域；形成在该第1、第2有源区域中的第1、第2p沟道型场效应晶体管；形成在该第3、第4有源区域中的第3、第4n沟道型场效应晶体管；以及在上述第1至第4晶体管中，包覆栅电极，延伸到相邻于源-漏区域，膜应力为拉应力的绝缘膜；上述第1、第2有源区域通过所述场区域来相邻配置，使得与主要流过所述第1、第2晶体管的漏极电流的方向一致，所述第3、第4有源区域通过所述场区域来相邻配置，所述绝缘膜包覆第1至第4晶体管，在被所述第1、第2有源区域夹置的场区域中，设置缝隙。
(15)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，有多个所述n沟道型场效应晶体管和所述p沟道型场效应晶体管，在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有拉应力的绝缘膜；在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中，形成比在位于所述第一p沟道型场效应晶体管所对应的第一n沟道型场效应晶体管和所述第二p沟道型场效应晶体管所对应的所述第二n沟道型场效应晶体管之间的区域中形成的所述绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜。
再有，所述绝缘膜例如相当于应力控制膜。而且，可以在所述应力控制膜上形成层间绝缘膜。
此外，在被形成于衬底上、具有n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，有多个所述n沟道型场效应晶体管和所述p沟道型场效应晶体管，在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有拉应力的绝缘膜；在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中，形成厚度比在位于所述第一p沟道型场效应晶体管和对应于所述第一p沟道型场效应晶体管的所述第一n沟道型场效应晶体管之间的区域中形成的所述绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜。
再有，在所述任何一个方式中，在配置了所述第一p沟道型场效应晶体管的有源区域和配置了与其对应的第一n沟道型场效应晶体管的有源区域之间，也可以形成所述应力控制膜。此外，可以在所述n沟道型场效应晶体管的上部配置所述应力控制膜。
在位于第一p沟道型场效应晶体管和第二p沟道型场效应晶体管之间的区域中，形成厚度比所述第一n沟道型场效应晶体管上部配置的所述绝缘膜(例如所述应力控制膜)薄的所述应力控制膜。
此外，在与第一p沟道型场效应晶体管的栅电极的纵向方向交叉的(例如垂直)方向的区域中，可以形成比所述第一n沟道型场效应晶体管上部形成的所述绝缘膜(例如所述应力控制膜)薄的所述绝缘膜，或者不设置所述绝缘膜。或者，在与所述第一p沟道型场效应晶体管的所述栅电极的纵向方向交叉的(例如垂直)方向的区域的相邻于形成了所述第一p沟道型场效应晶体管的有源区域的场区域中，形成比在与所述第一n沟道型场效应晶体管的栅电极的纵向方向交叉的(例如垂直)方向的区域的相邻于形成了所述第一n沟道型场效应晶体管的有源区域的场区域中形成的绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜。
作为另一方式，在与第一p沟道型场效应晶体管的栅电极的纵向方向交叉的(例如垂直)方向的区域中，形成比在所述第一p沟道型场效应晶体管上部形成的所述绝缘膜(例如所述应力控制膜)薄的所述绝缘膜，或不设置所述绝缘膜。
(16)一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其中，有多个所述n沟道型场效应晶体管和所述p沟道型场效应晶体管；在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有压应力的绝缘膜；在位于所述第一p沟道型场效应晶体管所对应的第一n沟道型场效应晶体管和所述第二p沟道型场效应晶体管所对应的所述第二n沟道型场效应晶体管之间的区域中，形成比在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二P沟道型场效应晶体管之间的区域中形成的所述绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜。
此外，可以在位于所述第一p沟道型场效应晶体管和对应于所述第一p沟道型场效应晶体管的第一n沟道型场效应晶体管之间的区域中，形成比在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中形成的所述绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜。
此外，包括：具有埋入在半导体主表面中的绝缘层的场区域；被各个上述场区域包围的第1至第3有源区域；形成在该第1、第2有源区域中的第1、第2p沟道型场效应晶体管；形成在该第3有源区域中的第3n沟道型场效应晶体管；以及在上述第1至第3晶体管中，包覆栅电极，延伸到相邻于源-漏区域的位置，膜应力为压应力的绝缘膜；上述第1、第2有源区域通过所述场区域来相邻配置，使得与主要流过所述第1、第2晶体管的漏极电流的方向一致，上述绝缘膜包覆所述第1至第3晶体管，在相邻于上述第1、第2有源区域的场区域上的、与主要流过上述第1、第2晶体管的漏极电流方向的直角方向，以及相邻于上述第3有源区域的场区域周围，设置缝隙。
此外，在位于第一n沟道型场效应晶体管和第二n沟道型场效应晶体管之间的区域中，形成厚度比在所述第一p沟道型场效应晶体管上部配置的所述绝缘膜(例如所述应力控制膜)薄的所述应力控制膜。
此外，在位于第一p沟道型场效应晶体管的栅电极的纵向方向的区域中，可以形成比所述第一n沟道型场效应晶体管上部形成的所述绝缘膜(例如所述应力控制膜)薄的所述绝缘膜，或不设置所述绝缘膜。或者，在与所述第一n沟道型场效应晶体管的栅电极的纵向方向交叉的(例如垂直)方向的区域的相邻于形成了所述第一n沟道型场效应晶体管的有源区域的场区域中，形成比在与所述第一p沟道型场效应晶体管的所述栅电极的纵向方向交叉的(例如垂直)方向的区域的相邻于形成了所述第一p沟道型场效应晶体管的有源区域的场区域中形成的所述绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜。
(17)在上述半导体器件中，所述绝缘膜以氮化硅为主要成分。
再有，在调查公知例时，为了在沟道部中分配应力，提取了以下的关联技术，但为发现这些技术具有本发明的结构和作用效果。
例如，在(日本)特开60-52052号公报中，公开了分开制作沟道部的衬底层，即在p沟道部的下面配置尖晶石层，在n沟道部的下面配置SiO2层的方案，在特开平7-32122号公报、特开平10-92947号公报、特开平2000-243854号公报、特开平2000-160599号公报中，公开了分开制作的方案，以便将p沟道作为衬底来形成配置了Si层的SiGe层，将n沟道作为衬底来形成配置了SiGe层的Si层，在衬底区域(在流过沟道部电流的区域之下的区域(例如，距栅极绝缘膜的界面约5nm以上，在与栅极绝缘膜相反方向上分离的区域))上插入层，所以如果在其端部产生缺陷，则有在电特性上产生影响的危险。此外，在特开2000-36567号公报、特开平2000-36605号公报、特开平2001-24468号公报中，公开了对相邻于PMOS部的晶体管的元件分离部控制LOCOS的氧化量并施加压力的方案，但因LOCOS而难以有效地对应高集成化，存在分开制作造成工序大幅度增加的危险。
附图说明
图1是表示本发明第1实施例的半导体器件的截面的模式图。
图2是表示n沟道型和p沟道型场效应晶体管的漏极电流的应力依赖性的实验结果的曲线图。
图3是表示对从上面包覆栅电极的SiN膜的本征应力在沟道部分应力上产生的影响进行解析的结果的曲线图。
图4是表示对从上面包覆栅电极的SiN膜的膜厚在沟道部分应力上产生的影响进行解析的结果的曲线图。
图5是表示对硅化物的膜厚在沟道部分应力上产生的影响进行解析的曲线图。
图6是表示对栅电极的本征应力在沟道部分应力上产生的影响进行解析的曲线图。
图7是表示对STI的氧化造成的应力在沟道部分应力上产生的影响进行解析的曲线图。
图8是表示SiN膜应力与腐蚀速率依赖性的实验结果的曲线图。
图9是表示本发明第1实施例的半导体器件截面的模式图。
图10是表示本发明另一第1实施例的半导体器件截面的模式图。
图11是表示本发明另一第1实施例的半导体器件的一部分制造工序的截面模式图。
图12是表示本发明另一第1实施例的半导体器件的一部分制造工序的截面模式图。
图13是表示本发明另一第1实施例的半导体器件的一部分制造工序的截面模式图。
图14是表示本发明第2实施例的半导体器件截面的模式图。
图15是本发明第2实施例的半导体器件的平面模式图。
图16是表示本发明第3实施例的半导体器件截面的模式图。
图17是表示本发明第4实施例的半导体器件截面的模式图。
图18是表示本发明第5实施例的半导体器件截面的模式图。
图19是表示本发明第5实施例的半导体器件的一部分制造工序的截面模式图。
图20是表示本发明第5实施例的半导体器件的一部分制造工序的截面模式图。
图21是表示本发明第5实施例的半导体器件的一部分制造工序的截面模式图。
图22是表示本发明第6实施例的半导体器件截面的模式图。
图23是本发明第6实施例的半导体器件的平面模式图。
图24是表示对栅极长度不同的各代沟道部分的应力进行解析的结果曲线图。
图25是表示基于不同代的场效应晶体管的互导(Gm)与不同应力依赖性的实验结果的曲线图。
图26是表示本发明第7实施例的半导体器件截面的模式图。
图27是表示对侧壁膜应力在沟道部分应力上产生的影响进行解析的结果的曲线图。
图28是表示本发明第8实施例的半导体器件截面的模式图。
图29是表示对侧壁材料在沟道部分应力上产生的影响进行解析的结果的曲线图。
图30是表示本发明第9实施例的半导体器件截面的模式图。
图31是表示在本发明第1实施例的半导体器件中一例形成了接触栓塞和布线等的截面模式图。
图32是本发明第10实施例的半导体器件的电路图。
图33是本发明第10实施例的半导体器件的平面模式图(图34的局部放大图)。
图34是本发明第10实施例的半导体器件的平面模式图。
图35A、图35B、图35C是表示本发明第10实施例的半导体器件截面的模式图。
图36是本发明第11实施例的半导体器件的平面模式图(图37的局部放大图)。
图37是本发明第11实施例的半导体器件的平面模式图。
图38A、图38B、图38C是表示本发明第11实施例的半导体器件截面的模式图。
图39是表示本发明第10实施例的半导体器件的一部分制造工序的截面模式图。
图40是表示本发明第10实施例的半导体器件的一部分制造工序的截面模式图。
图41是表示本发明第10实施例的半导体器件的一部分制造工序的截面模式图。
图42是表示本发明第10实施例的半导体器件的一部分制造工序的截面模式图。
图43是表示本发明第10实施例的半导体器件的一部分制造工序的截面模式图。
具体实施方式
以下，用图1至图3、图8和图31来说明本发明的第1实施例。
图1是本发明第1实施例的半导体器件截面模式图，图2是表示n沟道及p沟道型场效应晶体管的漏极电流的应力依赖性的图，图3是表示对从上面包覆栅电极的SiN膜的本征应力在沟道部分应力(平行于漏极电流下沟道面内的应力)产生的影响进行应力解析的结果的图，图8是表示SiN膜应力与腐蚀速率依赖性的图，图31是表示一例在图1所示的半导体器件上形成了布线等的图。
如图1所示，本发明第1实施例的半导体器件由硅衬底1的主表面上形成的n沟道型场效应晶体管10、p沟道型场效应晶体管30、在这些晶体管10、30的上面形成的应力控制膜19、39构成。
n沟道型场效应晶体管包括在p型阱11中形成的n型源-漏(12、13)、栅极绝缘膜14、以及栅电极15，在栅电极15的上面、以及源-漏(12、13)的上面形成硅化物17、18。再有，n型源-漏是用夹置栅电极14且相互面对的12、13表示的源区或漏区。源区和漏区的不同在于电流从哪里流向哪里，没有基本结构上的不同，所以在本说明书中，表记为源-漏(12、13)。以下说明的p沟道型场效应晶体管和有关其以后的说明是相同的。
p沟道型场效应晶体管包括在n型阱31中形成的p型源-漏(32、33)、栅极绝缘膜34、以及栅电极35，在栅电极35的上面、以及源-漏(32、33)的上面形成硅化物37、38。这些晶体管由氧化硅膜(SiO2)和氮化硅(SiN)构成，通过浅沟元件分离，与其他晶体管相互绝缘。
栅极绝缘膜14、34例如由氧化硅膜(SiO2)、氮化硅(SiN)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铪(HfO2)、五氧化二钽(Ta2O5)等电介质膜、或它们的叠层结构构成。而栅电极15、35例如由多晶硅膜或钨(W)、铂(Pt)、钌(Ru)等金属膜或它们的叠层结构构成。
在上述栅极绝缘膜14、34和栅电极15、35、硅化物17、18、37、38的侧壁上，形成氮化硅(SiN)、氧化硅膜(SiO2)构成的侧壁16、36。
在n沟道型场效应晶体管、p沟道型场效应晶体管的上面，形成应力控制膜19、39，而且，在该应力控制膜19、39的上面，例如用BPSG(掺硼磷硅玻璃)膜、SOG(旋涂玻璃)膜、或TEOS(原硅酸四乙酯)膜、或按照化学汽相生长法或溅射法形成的氧化硅膜的层间绝缘膜3来覆盖。
如图31所示，将硅衬底1上形成的n沟道型场效应晶体管、p沟道型场效应晶体管通过接触栓塞和布线等进行电连接，以构成期望的电路。再有，本发明第1实施例作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的手段，是使用应力控制膜19、39的例子。对于其他部分来说，也可以是本发明第1实施例以外的结构和材料。
在图1的例中，省略了接触栓塞和布线等，除了图31的例子以外，对于其他实施例，同样省略了接触栓塞和布线等。
应力控制膜19和应力控制膜39主要由氮化硅(SiN)构成，按照化学汽相生长法或溅射法来形成。与应力控制膜39的膜应力相比，应力控制膜19的膜应力是拉伸侧的应力。
在LSI等半导体器件的开发中，场效应晶体管的漏极电流的提高(漏极电流的增加)被年年推进。本发明人清楚了漏极电流随应力变化的事实，在具有p沟道型场效应晶体管和n沟道型场效应晶体管的互补型场效应晶体管中，发现了有效提高n沟道型、p沟道型双方晶体管的漏极电流的方法。
图2是表示场效应晶体管的漏极电流与应力依赖性的曲线图。由图2可知，在n沟道型场效应晶体管中，因拉应力使漏极电流增加，相反地，在p沟道型场效应晶体管中，因压应力使漏极电流增加。
另一方面，图3是表示按照有限元法对覆盖栅电极上面的SiN的膜应力在流过漏极电流的部分(沟道)的应力(在平行于漏极电流的方向上沟道面内的应力)上产生的影响进行应力解析的结果的曲线图。如图3所示，可知覆盖栅电极的膜的膜应力在拉应力侧变强时，沟道部分的应力在拉伸侧也变强。
这可以被认为是包覆栅电极的膜扩展至源-漏区域的上面，这部分膜的拉应力(膜的收缩)产生使沟道部分的应力偏移到拉伸侧的现象。
因此，在具有n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，通过覆盖n沟道型场效应晶体管的栅电极的膜使用膜应力在拉应力侧的膜，而与n沟道型的膜相比，覆盖p沟道型场效应晶体管的栅电极的膜使用膜应力在压应力侧的膜，可以期待n沟道型、p沟道型双方的漏极电流提高。因此，可以提高整体的特性。
再有，本发明人还发现了氮化硅(SiN)膜的腐蚀速率与应力具有依赖性的事实。
图8是表示一例氮化硅(SiN)膜的腐蚀速率与应力依赖性的实验结果的曲线图。从图8所示的结果可知，如果膜应力不同，则在腐蚀速率上产生差异。
如图1所示，本发明第1实施例的半导体器件在n沟道型场效应晶体管10的上面，形成连接到形成了硅化物18的源-漏区域12、13的应力控制膜19，包覆p沟道型场效应晶体管30的栅电极35的至少一部分，形成连接到形成了硅化物38的源-漏区域32、33的应力控制膜39，应力控制膜19的膜应力与应力控制膜39的膜应力相比为拉伸侧的应力，应力控制膜19最好是拉应力，应力控制膜39最好是压应力。
其结果，在沟道部分的漏极电流的平行方向的沟道面内的应力，在n沟道型时可获得强大的拉应力，相反，在p沟道型时与n沟道型相比可获得压缩侧的应力，所以可获得n沟道型、p沟道型两者的漏极电流提高的效果。
此外，应力控制膜19和应力控制膜39由氮化硅(SiN)膜构成，所以在形成层间绝缘膜3后，在源-漏区域中由上层布线实现电连接，所以可获得用作在氧化硅膜构成的层间绝缘膜3中进行接触孔开孔时的腐蚀停止层的效果。
例如，接触孔形成后的接触栓塞7和布线21等变为图31所示那样。将布线层形成多层。接触栓塞7和布线21例如由钨、铝、铜、钛、氧化钛等或它们的叠层结构构成。而接触栓塞7和布线21如图31所示，例如也可以是氮化钛或钛等叠层膜构成的阻挡金属8、22的结构。
应力控制膜19和应力控制膜39使用相同的成膜装置，通过改变成膜条件来获得，所以可获得即使不导入新装置也能进行的效果。
再有，本发明第1实施例的半导体器件，n沟道型场效应晶体管的沟道部分漏极电流的平行方向的沟道面内的应力与p沟道型场效应晶体管的沟道部分的应力相比在拉应力侧，最好是上述的设n沟道型的沟道部的应力为拉应力，p沟道型沟道部的应力为压应力的方式，应力控制膜19、39中使用的膜，与应力控制膜39的膜应力相比，应力控制膜19的膜应力最好为拉伸侧的应力，如果应力控制膜19为拉应力，应力控制膜39为压应力，则不一定必须是SiN。
对此，以下用图9和图4来说明构成上述状态的详细内容。
图9是表示本发明第1实施例的半导体器件的截面结构的模式图，图4是表示场效应晶体管的沟道部分的应力与覆盖栅电极的SiN膜厚依赖性的解析结果的曲线图。
该第1实施例和上述第1实施例状态通过使应力控制膜192、392的膜厚在n沟道型场效应晶体管和p沟道型场效应晶体管的部分构成的不同的膜厚，来形成上述状态，在应力控制膜为拉应力时，如图9所示，与n沟道型的应力控制膜192相比，使p沟道形的应力控制膜392薄。
另一方面，相反地，在应力控制膜为压应力时，与应力控制膜392相比，最好是使n沟道型一方的应力控制膜192薄(图中省略)。这些应力控制膜192、392在n沟道型、及p沟道型场效应晶体管的整个上面按照化学汽相生长法或溅射法等进行氮化硅(SiN)膜成膜后，可通过进行腐蚀等获得期望的膜厚。
再有，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，本发明的第1实施例是使用应力控制膜192、392的例子。对于其他部分来说，也可以是本发明第3实施例以外的结构或材料(其中，根据图4所示的数据来确定膜厚)。
下面，说明本发明第3实施例的半导体器件的作用效果。
图4是表示沟道应力与覆盖栅电极的应力控制膜的膜厚依赖性的解析结果的图。由图4可知，应力控制膜为拉应力时，如果膜厚加厚，则沟道部分的应力向拉应力侧偏移。与此相反，在应力控制膜为压应力时，如果膜厚加厚，则意味着沟道的应力向压缩侧偏移。
根据本发明第1实施例，在应力控制膜是拉应力时，如图9所示，p沟道型的一方薄，可提高p沟道型场效应晶体管的漏极电流。
另一方面，在应力控制膜为压应力时，相反地通过使n沟道型的一方薄，可获得提高n沟道型场效应晶体管的漏极电流的效果。
此外，如第1实施例所述，应力控制膜192和应力控制膜392由氮化硅(SiN)构成，所以在形成层间绝缘膜3后，在源-漏区域中由上层布线实现电连接，所以可获得用作在氧化硅膜构成的层间绝缘膜3中进行接触孔开孔时的腐蚀停止层的效果。再有，膜不限定于SiN。
再有，可知绝缘膜等是残留拉应力还是残留压应力，例如，从衬底侧或从绝缘膜之上的叠层结构侧残留上述绝缘膜来变薄半导体器件，然后，残留的薄膜以衬底侧作为外侧来弯曲，则是残留拉应力的膜。另一方面，如果上述残留的薄膜以衬底侧为内侧来弯曲，则可知是残留了压应力的膜。
本发明的第1实施例的半导体器件表示沟道部分的应力控制的一例，通过以下所述的实施例的其它方式，也可以控制沟道部分的应力。
下面，用图14、图15来说明本发明的第2实施例。图14是本发明第2实施例的半导体器件的截面(沿图15的a-a线的截面)结构的模式图，图15是从上面观察表示应力控制膜193、393的形状的模式图。再有，图15仅表示栅电极15、35、连接到源-漏的布线6、有源区域5(晶体管形成区域)、以及应力控制膜193、393的外形。而图14、图15是表示应力控制膜193、393为拉应力时的情况。
第2实施例与第1实施例的不同在于，在第2实施例中应力控制膜193、393的平面形状在n沟道型场效应晶体管侧和p沟道型场效应晶体管侧上有所不同。如图14所示，具有应力控制膜193、393的膜应力为拉应力时，应力控制膜392的栅电极35的侧面部分的面积比应力控制膜193的栅电极15的侧面部分面积小，而应力控制膜193、393的膜应力为压应力时，应力控制膜393的栅电极35的侧面部分面积比应力控制膜193的栅电极15的侧面部分面积大的特征。
在应力控制膜193、393为拉应力时，最好是n沟道型场效应晶体管和p沟道型场效应晶体管都增大相对于栅电极15、35的延伸方向的面积(图15)。
相反，在应力控制膜193、393为压应力时，n沟道型场效应晶体管和p沟道型场效应晶体管都减小相对于栅电极15、35的延伸方向的面积。
再有，作为控制n沟道形、p沟道型场效应晶体管的沟道部分的应力的方式，第2实施例是使用应力控制膜193、393的例子。对于其他部分来说，也可以是第2实施例以外的结构和材料。
下面，说明本发明第2实施例的半导体器件的作用效果。
根据第2实施例，场效应晶体管的沟道部分的应力受应力控制膜193、393的面积控制。在延伸到源-漏区域的应力控制膜为拉应力时，在n沟道型中，尽量使面积变窄，降低沟道部分的应力。另一方面，在应力控制膜为压应力时，与此相反。
而且，在垂直于漏极电流的方向上，在应力控制膜是拉应力时，最好是双方的晶体管都很大地获得面积，在双方的场效应晶体管的沟道上产生拉应力，而在应力控制膜为压应力时，相反地，通过减小面积来降低沟道部分的应力。
因此，在本发明第2实施例的半导体器件中，如上所述，可以通过应力控制膜193、393，使沟道部分的应力与p沟道型相比在n沟道型一侧为拉应力，获得提高漏极电流的效果。
此外，根据本发明第2实施例，对于垂直于沟道的方向，也进行应力控制，所以可进一步获得提高漏极电流的效果。
此外，根据本发明第2实施例，如上所述，应力控制膜193和应力控制膜393由氮化硅(SiN)构成，所以在形成层间绝缘膜3后，在源-漏区域中由上层布线层实现电连接，所以可获得用作在氧化硅膜构成的层间绝缘膜3中进行接触孔开孔时的腐蚀停止层的效果。
再有，第2实施例的半导体器件是一个一个形成n沟道型场效应晶体管和p沟道型场效应晶体管的结构，但在第2实施例中，增大表现应力控制膜的面积的部分，n沟道型或p沟道型场效应晶体管之间连续形成的部分，不一定需要使应力控制膜不连续。
下面，使用图10至图13来说明另一方式的例子。
图10是其他方式的半导体器件的截面结构的模式图，图11至图13是表示另一方式的半导体器件的一部分制造工序的截面模式图。
该另一方式与第1实施例的不同在于，膜的组成相互不同，以便使应力控制膜191和391表示的两个膜的应力不同。
在第1实施例中，希望假设不改变膜的组成时也有效果。但是，如果可接受增加用于形成其他组成的工序的风险，则最好采用该结构。
具体地说，主要对于氮化硅(SiN)构成的应力控制膜191，将应力控制膜391注入形成在与应力控制膜191相同的膜中，使得氮化硅(SiN)膜过多地含有硅(Si)、氮(N)、氧(O)、锗(Ge)、氩(Ar)、氦(He)内至少其中之一。
再有，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，另一方式的第1实施例是使用应力控制膜191、391的例子，对于其他部分来说，也可以是其他结构和材料。
本实施例的半导体器件的应力控制膜191、391的制造工序如下。
(1)在硅衬底1的主表面上形成n沟道型场效应晶体管10、p沟道型场效应晶体管30，形成侧壁16、36、硅化物17、18、37、38(图11)。
(2)在n沟道型、p沟道型场效应晶体管的整个上面，例如按照溅射法或化学层生长法来进行应力控制膜191的氮化硅(SiN)膜的成膜(图12)。
(3)将p沟道型场效应晶体管30的上表面以外的部分作为掩模4，离子注入硅(Si)、锗(Ge)、或氮(N)、或氧(O)、或氩(Ar)等不活泼元素(图13)。
(4)在除去掩模4后，形成层间绝缘膜3。由此，制造图10所示结构的半导体器件。
下面，说明本发明另一方式的第1实施例的半导体器件的作用效果。
根据本发明第2实施例，在将应力控制膜191成膜在整个表面(图12)上后，对覆盖p沟道型场效应晶体管的部分进行离子注入，使该部分膜的原子密度比离子注入前密。其结果，应力控制膜391的膜应力比应力控制膜191偏移到压缩侧。
因此，沟道部分漏极电流的平行方向的沟道面内应力也偏移到压缩侧，可获得提高p沟道型场效应晶体管的漏极电流的效果。
根据本发明另一方式的第1实施例，应力控制膜的主要成分的氮化硅(SiN)的成膜仅一次就可以。如第1实施例那样，在对不同膜应力的氮化硅进行成膜时，使用两台成膜装置，或用一台成膜装置每次改变成膜条件就可以。在难以改变成膜条件时，即使是使用多台装置，如果是本发明另一方式的第1实施例，则使用一台成膜装置，也可获得提高n沟道型、p沟道型双方的场效应晶体管的漏极电流的效果。
这样，例如，在应力控制膜191和应力控制膜391中，如果使杂质浓度不同，则在应力控制膜191和应力控制膜391中，可形成应力相互不同的结构，所以即使不导入新的装置也可对付。
此外，如第1实施例说明中所述，应力控制膜191和应力控制膜391由氮化硅(SiN)构成，在形成层间绝缘膜3后，在源-漏区域中由上层布线实现电连接，所以可获得用作在氧化硅膜构成的层间绝缘膜3中进行接触孔开孔时的腐蚀停止层的效果。
下面，使用图16和图5说明本发明的第3实施例。
图16是本发明第3实施例的半导体器件的截面结构模式图，图5是表示场效应晶体管的沟道部分应力(在平行于漏极电流时沟道面内的应力)与硅化物膜厚依赖性的解析结果的曲线图。
该第3实施例与第1实施例的不同在于，n沟道型场效应晶体管侧的硅化物181的膜厚比p沟道型场效应晶体管侧的硅化物381厚。这些硅化物通过(钛硅化物、钴硅化物、镍硅化物等)使用溅射法或化学汽相生长法进行钛、钴、镍等成膜后，进行热处理发生硅化反应而获得。再有，也可以没有图1所示的第1实施例的应力控制膜19、39。
再有，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，第3实施例论述了使用硅化物181、381的情况。对于其他部分来说，也可以是第3实施例以外的结构和材料。
以下，说明该半导体器件的作用效果。
n沟道型、p沟道型场效应晶体管中形成的硅化物用于以低电阻来实现接触栓塞和晶体管的电连接，还是通过热处理产生强的拉应力的材料。
因此，本发明人研究利用这种硅化物的应力，将应力负载于沟道部分，来提高漏极电流。图5是表示沟道部分应力与硅化物膜厚依赖性的解析结果的曲线图。从图5可知，随着硅化物膜厚的增加，沟道部分的应力也向拉应力强的方向偏移。
根据第3实施例，如图16所示，可获得以下效果：通过使n沟道型场效应晶体管的硅化物181的膜厚增厚，来提高n沟道型场效应晶体管的漏极电流，相反，通过使p沟道型场效应晶体管的硅化物381的膜厚变薄，来抑制p沟道型的漏极电流下降。
根据第3实施例，在形成互补型场效应晶体管上使用所需的硅化物，所以，不需要导入新材料，可获得用现有的制造工序就可以实施的效果。
下面，使用图17和图6来说明本发明的第4实施例。
图17是本发明第4实施例的半导体器件的截面结构的模式图，图6是沟道部分的应力(在平行于漏极电流下沟道面内的应力)与栅电极本征应力依赖性的解析结果。
第4实施例与第1实施例的不同在于，第4实施例中的n沟道型场效应晶体管10的栅电极151的杂质浓度分布在垂直于硅衬底1的主表面方向上有梯度，而在p沟道型场效应晶体管30的栅电极315的杂质是均匀的。
第4实施例的栅电极151通过在形成栅电极后离子注入磷(P)、硼(B)、砷(As)等杂质来获得，栅电极351通过预先添加形成磷(P)、硼(B)、砷(As)等杂质来获得。再有，在第4实施例中，也可以没有图1所示的第1实施例的应力控制膜19、39。
再有，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，第4实施例论述了使用栅电极151、351的情况。对于其他部分来说，也可以是第4实施例以外的结构和材料。
以下，说明第4实施例的半导体器件的作用效果。
图6是表示沟道部分应力(平行于漏极电流下沟道面内的应力)与栅极本征应力依赖性的解析结果的曲线图。如图6所示，可知在栅电极的本征应力为拉应力时，沟道部分的应力变为压应力。
通常，栅电极中使用的多晶硅是形成添加了杂质的非晶硅，通过以结晶化和添加杂质的有源化为目的的热处理来获得。此时，产生基于膜收缩的拉伸的结晶化应力。另一方面，如果对没有添加杂质的非晶硅进行结晶化热处理，则应力偏移到压缩侧。
根据上述两种栅电极的形成方法，前者成为膜内几乎均匀地分布杂质的多晶硅，而后者成为对于硅衬底1的主表面，在垂直方向上形成杂质分布(高斯分布或在硅衬底1的主表面垂直方向上减少浓度的分布)的多晶硅。
根据第4实施例，在p沟道型场效应晶体管的栅电极中，使用杂质浓度在膜中大致均匀的拉应力的多晶硅，在n沟道型场效应晶体管的栅电极中，使用杂质浓度向衬底1侧减少的、与n沟道型使用的栅电极的应力相比具有压缩侧的应力的多晶硅。
其结果，可获得以下效果：n沟道型场效应晶体管的沟道部分的应力与p沟道型的沟道部分相比成为拉伸侧的应力，可提高n沟道型、p沟道型双方的漏极电流。
此外，根据第4实施例，将场效应晶体管结构中的栅电极结构用作控制沟道部分应力的手段，所以不必导入新的材料，可获得用现有的制造工序就可对付的效果。
再有，第4实施例的半导体器件是在控制沟道部分应力的方式上使用栅电极应力的方式。因此，作为栅电极材料，并限定于多晶硅，例如使用钌(Ru)、铂(Pt)、钨(W)、钛(Ti)、氮化钛(TiN)等金属材料也可以，也可以是这些金属材料和多晶硅的叠层结构。例如，钌膜通过热处理成为膜应力强的拉应力。
因此，在p沟道型场效应晶体管的栅电极中，通过高温热处理形成拉应力大的Ru膜，在n沟道型场效应晶体管的栅电极中，形成不施加热处理的应力低的Ru膜，从而控制n沟道型、p沟道型双方的沟道部分的应力。
下面，使用图18至图21来说明本发明的第5实施例。
图18是本发明第5实施例的半导体器件的截面结构的模式图，图19至图21是表示本发明第5实施例的半导体器件的一部分制造工序的截面模式图。
第5实施例与第4实施例的不同在于，构成n沟道型场效应晶体管10的栅电极152a、152b的晶粒在衬底1的垂直方向上有多层界面，但构成p沟道型栅电极352的晶粒不形成层，或者n沟道型的栅电极152a、152b的平均结晶粒径比p沟道型的栅电极352的平均结晶粒径小。再有，对于第5实施例来说，没有图1所示的第1实施例的应力控制膜19、39也可以。
再有，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，第5实施例论述了使用栅电极152a、152b、352的情况。对于其他部分来说，也可以是第4实施例以外的结构和材料。
第5实施例的半导体器件的栅电极152a、152b、和352的制造工序例如如下所示。
(1)在硅衬底1的主表面上，形成元件分离浅沟2、n沟道型场效应晶体管10的区域的p阱11、p沟道型场效应晶体管30的区域的n阱31(图19)。
(2)接着，形成栅极绝缘膜14、以及栅电极152a(图20)。
(3)接着，除去p沟道型场效应晶体管侧的栅电极152a，对栅电极152b进行成膜(图21)。
(4)接着，对栅电极进行加工，形成n沟道型场效应晶体管的栅电极152a、152b、p沟道型场效应晶体管的栅电极352，形成侧壁16、36、源-漏电极12、13、32、33、硅化物17、18、37、38、层间绝缘膜3(图18)。
以下，说明第5实施例的半导体器件的作用效果。
如果以非结晶形成的硅进行热处理，则随着晶粒的生长，产生拉应力。该结晶应力随着晶粒的生长而增大，所以通过减小晶粒的粒径，可以抑制结晶应力。
根据第5实施例，p沟道型场效应晶体管使用产生强拉应力的栅电极352，所以使沟道部分的应力成为压应力。另一方面，使n沟道型场效应晶体管的栅电极152a、152b进行两次成膜，所以栅电极152a、152b的晶粒粒径小，可缓和产生的应力，并使沟道部分的应力降低。其结果，在p沟道型场效应晶体管和n沟道型场效应晶体管双方中，可获得提高漏极电流的效果。
再有，第5实施例的半导体器件的栅电极也不一定必须分两次进行成膜，也可以进行两次以上的成膜。或者，改变成膜条件等，分别用不同工序来形成n沟道型、p沟道型的栅电极，使得n沟道型晶粒小，p沟道型晶粒大。
在第5实施例中，如第4实施例中所述那样，将场效应晶体管结构中的栅电极结构用作控制沟道部分应力的手段，所以不需要导入新的材料，可获得用现有的制造工序就可对付的效果。
下面，使用图22、图23和图7来说明本发明的第6实施例。
图22是本发明第6实施例的半导体器件的截面(沿图23的a-a’线的截面)结构的模式图，图23是从上面观察表示元件浅沟(STI)和距栅电极的距离在n沟道型场效应晶体管和p沟道型场效应晶体管上有所不同的模式图。
再有，图23仅示出元件分离浅沟2、栅电极15、35、连接到源-漏的布线6、有源区域5(晶体管形成区域)。而图7是表示沟道部分的应力(在平行于漏极电流下沟道面内的应力)与STI氧化引起的应力依赖性的解析结果的曲线图。
第6实施例与第1实施例的不同在于，从n沟道型场效应晶体管10的栅电极15至元件分离浅沟2的距离(平行于沟道的方向的距离)大于从p沟道型场效应晶体管的栅电极35至元件分离浅沟2的距离(平行于沟道的方向的距离)。再有，在第6实施例中，没有图1所示的第1实施例的应力控制膜19、39也可以。
再有，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，第6实施例论述了使用从栅电极15至元件分离浅沟2的距离、以及从栅电极35至元件分离浅沟2的距离的情况。对于其他部分来说，也可以是第4实施例以外的结构和材料。
以下，说明第6实施例的半导体器件的作用效果。
图7是表示沟道部分的应力(平行于漏极电流时沟道面内的应力)与STI氧化引起的应力依赖性的解析结果的曲线图。如图7所示，可知在降低STI引起的应力时，可降低沟道部分的大的压应力。
形成STI，以包围晶体管形成区域，实现晶体管之间的绝缘，但在硅衬底表面挖掘浅沟，在其中埋入氧化硅膜，所以如果在制造工序中有氧化工序，则随着氧化硅膜的形成而产生体积膨胀，在有源区域中产生大的压应力。
以上的结果表明沟道部分的应力极大地依赖于STI的应力。
根据第6实施例，n沟道型场效应晶体管的沟道部分距STI远距离形成，相反，p沟道型场效应晶体管的沟道部分在STI附近形成。由于这种STI产生的压应力如果远离STI则可以降低，所以n沟道型场效应晶体管的沟道部分的应力下降，相反，p沟道型场效应晶体管的沟道部分的应力可以形成大的压应力。
其结果，可获得提高n沟道型、p沟道型双方的漏极电流的效果。因此，可以提高整体的性能。
此外，根据第6实施例，仅变更布局即可，所以可获得原封不动地使用现有的制造工序的效果。
再有，n沟道型、p沟道型双方的至栅电极15、35长边方向的STI的距离也可以都大于从STI至沟道的距离。最好是p沟道型的该距离大于n沟道型的该距离。
此外，第6实施例的半导体器件的特征在于，从STI至沟道的距离在n沟道型和p沟道型上有所不同，但在第6实施例以外，通过使平行于沟道方向的STI的沟宽度在n沟道型场效应晶体管侧宽，在p沟道型场效应晶体管侧窄，可获得同样的效果。
再有，在这种情况下，期望两场效应晶体管的垂直于沟道方向的STI的沟宽度都宽。
如以上那样，根据本发明的第6实施例，可以良好地增加漏极电流。此外，根据本发明第6实施例，可以实现能够降低制造成本的半导体器件。
下面，用图26和图27来说明本发明的第7实施例。
图26是本发明第7实施例的半导体器件的截面结构的模式图，图27是表示场效应晶体管的沟道部分的应力与侧壁膜应力依赖性的解析结果的曲线图。
第7实施例与第1实施例的不同在于，n沟道型场效应晶体管侧的侧壁16的膜质量与p沟道型场效应晶体管侧的侧壁36的膜质量有所不同。
具体地说，与p沟道型场效应晶体管侧的侧壁36相比，n沟道型场效应晶体管侧的侧壁16的膜应力在拉应力侧，即侧壁16的拉应力大于侧壁36的拉应力。这些侧壁16、36的主要成分最好是氮化硅，但除此以外也可以。
此外，期望侧壁16、36为单层膜，但也可以是氮化硅和氧化硅等的叠层结构。再有，在第1实施例中，形成了应力控制膜19、39，但在图26所示的第7实施例中，没有应力控制膜19、39也可以。
再有，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，第7实施例论述了使用侧壁16、36的情况。对于其他部分来说，也可以是第7实施例以外的结构和材料。
以下，说明第7实施例的半导体器件的作用效果。
图27所示的解析结果是假设氮化硅作为侧壁膜所获得的结果。从图27可知，侧壁的膜应力在拉应力侧，沟道部分的应力也在拉应力侧。
根据第7实施例，通过在n沟道型场效应晶体管的侧壁16中使用膜应力在拉应力侧的膜，在p沟道型场效应晶体管的侧壁36中使用膜应力与n沟道型摸相比在压应力侧的膜，可以期待提高n沟道型、p沟道型场效应晶体管双方的漏极电流。因此，可以提高整体的特性。
再有，可通过膜质量(疏密)而知道膜应力的差异，膜越是致密的膜，则膜应力越在压缩侧。
下面，用图28和图29来说明本发明的第8实施例。
图28是本发明第8实施例的场效应晶体管的截面构造的模式图，图29是表示场效应晶体管的沟道部分的应力与侧壁材料依赖性的解析结果的曲线图。
第8实施例与第1实施例的不同在于，应力控制膜9如第1实施例那样在n沟道型场效应晶体管侧和p沟道型场效应晶体管侧没有膜应力的差异。
而且，在第8实施例中，在应力控制膜9的膜应力为拉应力时，侧壁16的平均扬氏模量比侧壁36的平均扬氏模量大，例如，侧壁16主要由氮化硅构成，而侧壁36主要由氧化硅构成。
另一方面，应力控制膜9的膜应力为压应力时，侧壁16的平均扬氏模量比侧壁36的平均扬氏模量小，例如，侧壁16主要由氧化硅构成，而侧壁36主要由氮化硅构成。
再有，侧壁16、36也可以是多种材料构成的叠层结构。此外，第8实施例根据侧壁的扬氏模量(硬度)，利用不将从上面覆盖栅电极和侧壁的膜的应力传递到沟道部分的现象。
因此，覆盖栅电极和侧壁的膜很重要，即使没有应力控制膜也可以。但是，还存在层间绝缘膜3的应力作用于侧壁16、36的情况，所以在没有应力控制膜的情况下，在层间绝缘膜3的应力为拉应力时，使侧壁16的扬氏模量大于侧壁36的扬氏模量，而在层间绝缘膜3的应力为压应力时，使侧壁16的扬氏模量小于侧壁36的扬氏模量。
再有，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，第8实施例论述了使用侧壁16、36，而且使用从上面覆盖栅电极和侧壁的膜的情况。对于其他部分来说，也可以是第7实施例以外的结构和材料。
下面，说明第8实施例的半导体器件的作用效果。
图29是表示沟道部的应力与侧壁材料依赖性的解析结果的曲线图。其中，图29所示的结果是假设在扬氏模量低的材料中氧化硅作为侧壁材料，在扬氏模量高的材料中氮化硅作为侧壁材料来进行计算所获得的结果。
如图29所示，比较侧壁材料为氧化硅的情况和氮化硅的情况时，应力控制膜9为拉应力时，氮化硅的情况在拉应力侧大，而在应力控制膜9为压应力时，氧化硅的情况在拉应力侧大。
根据第8实施例，在应力控制膜9为拉应力时，在n沟道型场效应晶体管的侧壁16中使用氮化硅，在p沟道型场效应晶体管的侧壁36中使用氧化硅。
与上述相反，在应力控制膜9为压应力时，在n沟道型场效应晶体管的侧壁16中使用氧化硅，在p沟道型场效应晶体管的侧壁36中使用氮化硅。
因此，可以期待提高n沟道型、p沟道型场效应晶体管双方的漏极电流。因此，可以提高整体特性。
再有，膜的扬氏模量也可通过微小压入试验等来测定。
下面，用图30来说明本发明的第9实施例。
图30是本发明第9实施例的半导体器件的截面结构的模式图。
第9实施例的特征在于，在应力控制膜19的膜应力为拉应力，应力控制膜39的膜应力为压应力时，进行侧壁16的膜应力为拉应力、侧壁36的膜应力为压应力的组合。
再有，应力控制膜19、39最好主要是氮化硅膜，但也可以除此以外来构成。
侧壁16、36最好主要是氮化硅构成的膜，但也可以是与氧化硅等的叠层结构，或是除此以外的材料。
而且，作为控制n沟道型、p沟道型场效应晶体管的沟道部分应力的方式，第9实施例是使用应力控制膜19、39和侧壁16、36的例子。因此，对于其他部分来说，也可以是第9实施例以外的结构和材料。
下面，说明第9实施例的半导体器件的作用效果。
根据本发明第9实施例，如第1实施例说明的那样，应力控制膜19是拉应力，应力控制膜39是压应力，所以可以提高n沟道型、p沟道型场效应晶体管双方的漏极电流。
而且，根据第9实施例，如第8实施例说明的那样，通过以扬氏模量大材料、例如氮化硅来形成侧壁，可以进一步提高n沟道型、p沟道型场效应晶体管双方的漏极电流。
此外，根据第9实施例，如第7实施例说明的那样，通过使侧壁16为拉应力，侧壁36为压应力，可以进一步提高n沟道型、p沟道型场效应晶体管双方的漏极电流。
此外，应力控制膜19和侧壁16可以按相同的成膜条件进行成膜，而且，应力控制膜39和侧壁36可以按相同的成膜条件进行成膜，所以可获得简化制造工序的效果。
再有，对于上述例子来说，除了图31的例子以外，省略示出接触栓塞，但通过改变形成于n沟道型场效应晶体管侧的接触栓塞的形状、以及形成于p沟道型场效应晶体管侧的接触栓塞的形状，可以改变n沟道形和p沟道型中作用的应力。
下面，用图2、图32至图35来说明本发明的第10实施例。本实施例是实际的器件电路应用例，在第2实施例中，在应力控制膜9具有拉应力的膜应力情况下，还考虑了垂直于沟道方向。图2是表示n沟道型和p沟道型场效应晶体管的漏极电流与应力依赖性的实验结果的图，图32是表示采用了本发明的双NAND电路的电路图，图33、图34是表示本发明的半导体器件的平面布局的模式图(图33是放大图34的一部分(X所示的框内附近)的模式图)，图35是表示从图33的平面布局A到D的截面结构的模式图。
如图32所示，采用了本发明的电路是由两个p沟道型场效应晶体管P1、P2、两个n沟道型场效应晶体管N1、N2构成的双NAND电路。这些晶体管N1、N2、P1、P2分别对应于图33所示的晶体管N1、N2、P1、P2。
在图33中，一个双NAND电路由共有栅电极FG的p沟道型场效应晶体管P1和n沟道型场效应晶体管N2、与其同样的P2和N1、用于实现各个晶体管的电连接的接触栓塞CONT、以及布线ML构成。这里，将所述p沟道型场效应晶体管P1、P2形成在一个有源区ACT1上，将n沟道型场效应晶体管N1、N2形成在一个有源区ACT2上。
本实施例的半导体器件是连续并且重复多个双NAND电路的图形。即，如图34所示，重复排列多个p沟道型场效应晶体管P1、P2和n沟道型场效应晶体管N1、N2，由n沟道型场效应晶体管连续的区域NM和p沟道型场效应晶体管连续的区域PM构成。
这里，在本实施例中，第2实施例所述的应力控制膜有拉应力的膜应力，n沟道型、p沟道型场效应晶体管的形成部分分别以图33、图34所示的平面图形来形成。即，在覆盖整个电路布局的应力控制膜中，流过p沟道型场效应晶体管的漏极电流的方向的应力控制膜具有在被有源的p沟道型场效应晶体管夹置的场上不连续的特征(应力控制膜209在图33所示的晶体管电路中，在被有源的p沟道型场效应晶体管夹置的场以外的部分，在晶体管的栅电极纵向方向、n沟道型场效应晶体管的连续方向上，应力控制膜连续形成至另一元件上)。
宏观地观察它时，如图34所示，在形成多个p沟道型场效应晶体管的区域PM中，在应力控制膜209中形成缝隙(膜不连续的部分)。
图33的平面布局图中的截面结构A～D的模式图示于图35。与第2实施例同样，本实施例的半导体器件被形成在硅衬底201的主表面上，由n沟道型场效应晶体管210、p沟道型场效应晶体管230、形成在这些晶体管上面的应力控制膜209构成。
n沟道型场效应晶体管由形成在p型阱211中的n型源-漏(212、213)、栅极绝缘膜214、栅电极215构成，在栅电极215的上面和源-漏(212、213)的上面，形成硅化物217、218。而p沟道型场效应晶体管由形成在n型阱231中的p型源-漏(232、233)、栅极绝缘膜34、栅电极35构成，在栅电极235的上面和源-漏(232、233)的上面，形成硅化物237、238。此外，在栅极绝缘膜214、234和栅电极215、235、硅化物217、218、237、238的侧壁上形成侧壁216、236。这些晶体管通过元件分离浅沟202形成与其他晶体管的绝缘。
在n沟道型、p沟道型场效应晶体管的上面，形成应力控制膜209，而且在其上面，形成通过接触栓塞207进行电连接的布线223和层间绝缘膜203。
应力控制膜209的其膜应力为拉应力，使用第1实施例中论述的材料和成膜方法，在横切p沟道型场效应晶体管的源-漏的截面(图34的A-B截面、图35A)中，元件分离浅沟中不连续地形成，元件分离浅沟例如在夹置202a下，无论相邻的晶体管如何，应力控制膜不是连续的。另一方面，在横切n沟道型场效应晶体管的截面(图34的C-D截面，图35C)中，无论相邻的晶体管如何，应力控制膜是连续的。即，在元件分离浅沟上，例如在202d、202e上应力控制膜是连续的。
此外，如图34的B-C截面和图35B所示，在n沟道型、p沟道型场效应晶体管的栅电极纵向方向的元件分离浅沟上，例如在202c上也形成应力控制膜209，使栅电极纵向方向的晶体管上或其他元件上的应力控制膜连续。
再有，本实施例所示的双NAND电路是将本发明应用于实际的电路布局的一个例子。平面布局也可以是本实施例以外的布局，采用的电路例如也可以是AND电路、NOR电路、OR电路、输入输出缓冲电路。此外，就应力控制膜以外的结构和材料、制造方法来说，也可以是本实施例以外的结构、材料、及制造方法。
以下，说明本实施例的作用效果。如第2实施例所述那样，场效应晶体管的沟道部分的应力可以根据应力控制膜9的区域的宽度来控制。第2实施例的图14是在n沟道型、p沟道型场效应晶体管中主要将平行于沟道方向的应力最佳化的图。
可是，如图2所示，n沟道型、p沟道型场效应晶体管的漏极电流不仅因平行于沟道方向应力而极大变化，而且因垂直于沟道方向的应力而极大变化，垂直于沟道方向的拉应力为100MPa时，n沟道型场效应晶体管的应力约增加2％，p沟道型场效应晶体管的应力约减少7％。
在实际器件的电路中，由于使膜平面地形成，所以在晶体管的沟道部分中，两轴应力、即平行方向和垂直方向的应力产生作用。在将膜应力为拉应力的应力控制膜整个电路面上一样地进行成膜时，在晶体管的沟道部分中平行方向、垂直方向上同时产生拉应力。
对于n沟道型场效应晶体管来说，平行、垂直于沟道方向的拉应力使漏极电流增加，所以可以期待提高特性。
可是，p沟道型场效应晶体管因平行于沟道方向的拉应力使漏极电流减少，所以需要降低该拉应力。但是，对于垂直于沟道的方向来说，可以使漏极电流增加，所以想有效地灵活使用它。
因此，根据本实施例的半导体器件，在覆盖了整个电路的应力控制膜中，对于平行于p沟道型场效应晶体管的沟道方向，通过除去应力控制膜，可以降低平行于p沟道型场效应晶体管的沟道方向的拉应力。对于除此以外的方向，即平行于n沟道型场效应晶体管的沟道方向、垂直于n沟道型、p沟道型场效应晶体管的沟道方向，可以使拉应力起作用。
因此，n沟道型、p沟道型场效应晶体管同时进行沟道面内的双轴方向的应力控制，所以可以获得同时增加n沟道型、p沟道型的漏极电流的效果。
作为应力控制膜的材料，将第1实施例中氮化硅列举为一个例子。由此，应力控制膜主要可以用作在氧化硅构成的层间绝缘膜中打开接触孔的自匹配接触膜。
本实施例的半导体器件仅在被有源p沟道型场效应晶体管夹置的场区域上除去应力控制膜。即，对于在p沟道型场效应晶体管的源-漏上连接接触栓塞的部分，形成应力控制膜，所以可获得将其用作自匹配接触膜的效果。
此外，本实施例所述的应力控制膜加工可以在与形成自匹配接触孔相同的工序中进行，所以掩模可以与自匹配接触共有。即，在对应力控制膜209一样地进行成膜后，在与自匹配接触孔形成处理的同时，可以进行应力控制膜加工处理(除去元件分离浅沟202c和202b上的应力控制膜)。其后的加工可连续进行以往的自匹配接触的处理。这样，根据本实施例，仅变更掩模布局，就可以使用以往的处理，所以可获得制造成本良好的半导体器件的效果。
再有，尽量减小在平行于p沟道型场效应晶体管的沟道方向上产生的拉应力。因此，期望p沟道型场效应晶体管侧的应力控制膜仅形成在用作自匹配接触的部分上。
再有，应力控制膜的缝隙部分不一定需要是完全没有膜的状态。也可以形成少许薄的膜。
作为另一方式，在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域(例如场区域)、以及位于所述第一p沟道型场效应晶体管和对应于所述第一p沟道型场效应晶体管的第一n沟道型场效应晶体管之间的区域(例如场区域)中，可以形成厚度比形成于所述第一p沟道型场效应半导体上的所述应力控制膜薄的所述应力控制膜，或不设置所述应力控制膜。
或者，在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域(例如场区域)、以及位于对应于所述第一p沟道型场效应晶体管的第一n沟道型场效应晶体管和相邻于所述第一n沟道型场效应晶体管并对应于所述第二p沟道型场效应晶体管的第二n沟道型场效应晶体管之间的区域(例如场区域)中，可以形成厚度比形成于所述第一n沟道型场效应晶体管上的所述应力缓和层薄的所述应力缓和层，或也可考虑不设置所述应力缓和层。
在位于所述第一p沟道型场效应晶体管和对应于所述第一p沟道型场效应晶体管的第一n沟道型场效应晶体管之间的区域(例如场区域)中，形成厚度比形成于所述第一p沟道型场效应半导体上的所述应力控制膜薄的所述应力控制膜，或者也可以不设置所述应力控制膜。
此时，可以比对应于所述第一p沟道型场效应晶体管的第一n沟道型场效应晶体管配置的形成于位于被配置的有源区域周围的场区域的所述应力控制膜的厚度薄，也可以不设置。
下面，用图2、图36至图38A、图38B、图38C来说明本发明的第11实施例。本实施例是在第2实施例中，还考虑了应力控制膜9具有压应力情况下的垂直于沟道方向应力的实际的器件电路应用例。图2是表示n沟道型和p沟道型场效应晶体管的漏极电流与应力依赖性的实验结果的图，图36、图37是表示本发明的半导体器件的平面布局的模式图(图36是放大了图37的一部分(X所示的框内附近)的模式图)，图38A、图38B、图38C是表示图36的平面布局的从A到D的截面结构的模式图。
本实施例与第10实施例的不同在于，应力控制膜209的膜应力是压应力，以及应力控制膜209的形成区域不同。
即，本实施例的半导体器件如图36和图37的平面布局模式图、图38A、图38B、图38C的截面结构模式图所示，在覆盖整个电路布局的应力控制膜中，具有以下特征：在相邻于p沟道型场效应晶体管的有源区域、垂直于漏极电流方向的场区域(元件分离浅沟)上，以及在包围n沟道型场效应晶体管的有源区域的场区域上，不进行膜形成(具有以下特征：应力控制膜209在p沟道型场效应晶体管的重复方向(平行于沟道方向)中，连续形成至相邻的元件上，n沟道型场效应晶体管侧应力控制膜的形成仅在有源区域上)。
再有，应力控制膜以外的晶体管、布线ML、接触栓塞CONT的配置，与第10实施例说明的情况相同。
以下，说明本实施例的作用效果。与第10实施例的情况相反，在应力控制膜为压应力时，在沟道部分中垂直、平行于沟道的方向上产生压缩侧的应力。如第2实施例的图14中说明的那样，对于平行于沟道方向来说，n沟道型场效应晶体管侧不连续地形成应力控制膜209，p沟道型场效应晶体管侧连续地形成应力控制膜209就可以。
另一方面，对于垂直于沟道方向来说，因压应力，n沟道型、p沟道型场效应晶体管会同时减少漏极电流。
可是，如第10实施例中所述那样，应力控制膜209还可以用作用于形成接触栓塞CONT、207的自匹配接触膜。
因此，本实施例的半导体器件通过在平行于p沟道型场效应晶体管的沟道方向，如图38A所示，将应力控制膜209还形成在元件分离浅沟上、例如202f、202g上，与相邻的晶体管上的应力控制膜连续，进一步扩大作用于沟道部分的应力控制膜的区域。另一方面，如图38B所示，在垂直于沟道的方向，应力控制膜209不形成在元件分离浅沟202h上，将垂直于沟道方向作用的应力控制膜的区域限制到最小限度。因此，在p沟道型场效应晶体管的沟道部分中，在平行于沟道方向上使压缩方向的应力作用，对于垂直方向，可抑制压应力的作用，其结果，可获得能够增加漏极电流的效果。
对于n沟道型场效应晶体管来说，压应力的应力控制膜在减少漏极电流的方向产生作用，所以即使不形成应力控制膜209也可以。
但是，在将应力控制膜用作自匹配接触膜时，如本实施例那样，还将应力控制膜209形成在n沟道型场效应晶体管侧。此时，应力控制膜的形成区域仅形成接触栓塞CONT、207所需要的部分就可以，如图38C所示，期望不形成在元件分离浅沟上，例如202i、202i上。最好是形成在一个有源区域上，不期望形成两个晶体管N1、N2的没有形成接触栓塞CONT、207侧的扩散层、例如212a上的应力控制膜，侧壁、例如相邻于216a、216b的应力控制膜。依据以上，n沟道型场效应晶体管侧形成的应力控制膜209使漏极电流的减小抑制到最小限度，并且可获得用作自匹配接触膜的效果。再有，如第1实施例所述那样，期望n沟道型场效应晶体管侧的应力控制膜的膜厚薄。
与第10实施例同样，本实施例的半导体器件的应力控制膜的加工可以按与形成自匹配接触孔相同的工序进行，所以掩模可以与自匹配接触孔共有。因此，可获得制造成本良好的半导体器件的效果。
再有，本实施例的半导体器件是一个实施例，使用实际的双NAND电路来说明还控制垂直于沟道方向的应力的方法。对于可应用的电路来说，不限定于本实施例。
下面，用图35A、图39至图43来说明本发明的第12实施例。本实施例使用第10实施例的代表性截面结构的图35A来说明第10实施例的制造方法。对于第11实施例，也可以同样的方法进行制造。
本实施例的制造方法如以下那样。
(1)在硅衬底201上形成场效应晶体管230、硅化物218、217等，并在整个上表面上形成应力控制膜209(图39)。
(2)在应力控制膜209的上面，形成加工应力控制膜209的掩模204。掩模图形兼顾用于应力控制的加工和用于形成接触栓塞207的加工两者(图40)。
(3)通过腐蚀来加工应力控制膜209(图41)。
(4)形成层间绝缘膜203，并仅接触栓塞207的形成部分开孔(图42)。
(5)形成接触栓塞207(图43)。
(6)形成上层的布线223、层间绝缘膜220等(图35A)。
根据本实施例，应力控制膜209的应力控制的加工处理、用于接触栓塞形成的自匹配接触的处理使用相同的掩模，可以同时地进行。因此，可获得制造成本优良的可靠性高的半导体器件的效果。
再有，本实施例所示的制造方法不过是制造第10实施例的一例方法。第10实施例和第11实施例的制造方法也可以是本实施例以外的方法。
产业上的利用可能性
在具有n沟道型场效应晶体管和p沟道型场效应晶体管的半导体器件中，可提高n沟道型场效应晶体管和p沟道型场效应晶体管的漏极电流特性，可实现产业上可利用的优良的半导体器件。

Claims (17)

1.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
所述各晶体管包括将栅电极包覆，并延伸至相邻于源-漏区域位置的绝缘膜，所述绝缘膜以氮化硅为主要成分，所述n沟道型场效应晶体管的所述绝缘膜和所述p沟道型场效应晶体管的所述绝缘膜的膜厚有所不同。
2.如权利要求1所述的半导体器件，其特征在于，所述绝缘膜以氮化硅为主要成分，该绝缘膜相邻于源-漏区域的延伸部分的面积在所述n沟道型场效应晶体管的所述绝缘膜和所述p沟道型场效应晶体管的所述绝缘膜之间是不同的。
3.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
在所述晶体管中，在源极或漏极区域中形成硅化物区域，所述n沟道型场效应晶体管的硅化物区域的膜厚大于所述p沟道型场效应晶体管的硅化物区域的膜厚。
4.如权利要求3所述的半导体器件，其特征在于，所述硅化物区域的主要成分为钴硅化物(CoSi2)、或钛硅化物(TiSi2)、或镍硅化物。
5.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
所述n沟道型场效应晶体管的栅电极比所述p沟道型场效应晶体管的栅电极具有大的压缩膜应力。
6.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
所述n沟道型场效应晶体管的所述栅电极中包含的杂质在所述硅衬底的主平面的垂直方向上具有浓度梯度，所述p沟道型场效应晶体管的所述栅电极中包含的杂质在所述硅衬底的主平面的垂直方向上的测定限界内不具有浓度梯度，或者具有比n沟道型场效应晶体管的所述栅电极中的浓度梯度小的梯度。
7.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
所述n沟道型场效应晶体管的所述栅电极的平均晶粒直径比所述p沟道型场效应晶体管的所述栅电极的平均晶粒直径小。
8.一种半导体器件，被形成于衬底上，具有n沟道型场效应晶体管、p沟道型场效应晶体管、以及将相邻的晶体管元件进行电分离的元件分离部件，其特征在于：
所述n沟道型场效应晶体管的沟道部分和所述元件分离部件的距离比所述p沟道型场效应晶体管的沟道部分和所述元件分离部件的距离大。
9.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
向所述n沟道型场效应晶体管的沟道部照射激光时的喇曼分光的喇曼偏移比向所述p沟道型场效应晶体管的沟道部照射激光时的喇曼分光的喇曼偏移小。
10.如权利要求1所述的半导体器件，其特征在于：
所述绝缘膜以氮化硅为主要成分，所述n沟道型场效应晶体管的所述绝缘膜的腐蚀速率与所述p沟道型场效应晶体管的所述绝缘膜的腐蚀速率有所不同。
11.一种半导体器件的制造方法，该半导体器件被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于，该半导体器件的制造方法包括以下步骤：
在所述衬底上形成元件分离结构；
在被所述元件分离结构分离的区域中形成n沟道型场效应晶体管的栅电极和p沟道型场效应晶体管的栅电极；
在所述栅电极上形成覆盖栅电极的绝缘层；以及
在所述n沟道型场效应晶体管的沟道部中，通过所述p沟道型场效应晶体管的沟道部，使拉应力残留在连接源极和漏极的方向上。
12.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
在将所述各晶体管的栅电极包覆且延伸至相邻于源-漏区域的绝缘膜的膜应力为拉应力时，相邻于栅电极纵向方向侧面的绝缘膜的扬氏模量是p沟道型场效应晶体管比n沟道型场效应晶体管小；
在将所述各晶体管的栅电极包覆且延伸至相邻于源-漏区域的绝缘膜的膜应力为压应力时，相邻于栅电极纵向方向侧面的绝缘膜的扬氏模量是p沟道型场效应晶体管比n沟道型场效应晶体管大。
13.如权利要求12所述的半导体器件，其特征在于，相邻于栅电极纵向方向侧面的绝缘膜的扬氏模量大的绝缘膜材质以氮化硅为主要成分，扬氏模量小的绝缘膜的材质以氧化硅为主要成分。
14.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
有多个所述n沟道型场效应晶体管和所述p沟道型场效应晶体管；
在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有拉应力的绝缘膜；
在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中，形成厚度比形成于所述第一或第二p沟道型场效应晶体管上的所述绝缘膜的厚度薄的所述绝缘膜，或不设置所述绝缘膜。
15.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
有多个所述n沟道型场效应晶体管和所述p沟道型场效应晶体管，在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有拉应力的绝缘膜；
在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中，形成比在位于所述第一p沟道型场效应晶体管所对应的第一n沟道型场效应晶体管和所述第二p沟道型场效应晶体管所对应的所述第二n沟道型场效应晶体管之间的区域中形成的所述绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜。
16.一种半导体器件，被形成于衬底上，有n沟道型场效应晶体管和p沟道型场效应晶体管，其特征在于：
有多个所述n沟道型场效应晶体管和所述p沟道型场效应晶体管；
在所述n沟道型场效应晶体管和所述p沟道型场效应晶体管的上部形成具有压应力的绝缘膜；
在位于所述第一p沟道型场效应晶体管所对应的第一n沟道型场效应晶体管和所述第二p沟道型场效应晶体管所对应的所述第二n沟道型场效应晶体管之间的区域中，形成比在位于第一p沟道型场效应晶体管和相邻于所述第一p沟道型场效应晶体管的第二p沟道型场效应晶体管之间的区域中形成的所述绝缘膜薄的所述绝缘膜，或不设置所述绝缘膜。
17.如权利要求1所述的半导体器件，其特征在于，所述绝缘膜以氮化硅为主要成分。
CNB018202047A 2000-12-08 2001-12-06 半导体器件 Expired - Lifetime CN100382315C (zh)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP379785/2000 2000-12-08
JP379785/00 2000-12-08
JP2000379785 2000-12-08
JP191612/01 2001-06-25
JP191612/2001 2001-06-25
JP2001191612 2001-06-25
JP342667/01 2001-11-08
JP2001342667A JP2003086708A (ja) 2000-12-08 2001-11-08 半導体装置及びその製造方法
JP342667/2001 2001-11-08
PCT/JP2001/010692 WO2002047167A1 (en) 2000-12-08 2001-12-06 Semiconductor device

Publications (2)

Publication Number Publication Date
CN1505839A true CN1505839A (zh) 2004-06-16
CN100382315C CN100382315C (zh) 2008-04-16

Family

ID=27345439

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018202047A Expired - Lifetime CN100382315C (zh) 2000-12-08 2001-12-06 半导体器件

Country Status (7)

Country Link
US (1) US6982465B2 (zh)
JP (1) JP2003086708A (zh)
KR (1) KR100562441B1 (zh)
CN (1) CN100382315C (zh)
MY (1) MY144640A (zh)
TW (1) TW518749B (zh)
WO (1) WO2002047167A1 (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100392830C (zh) * 2005-04-08 2008-06-04 联华电子股份有限公司 制作金属氧化物半导体晶体管的方法
CN100411175C (zh) * 2004-11-30 2008-08-13 国际商业机器公司 将应力施加到pfet和nfet晶体管沟道的结构和制造方法
CN100433276C (zh) * 2004-12-15 2008-11-12 台湾积体电路制造股份有限公司 具有区域化应力结构的金属氧化物半导体的场效应晶体管
US7476579B2 (en) 2005-11-15 2009-01-13 International Business Machines Corporation Method and structure for enhancing both nMOSFET and pMOSFET performance with a stressed film
US7488690B2 (en) 2004-07-06 2009-02-10 Applied Materials, Inc. Silicon nitride film with stress control
CN100539152C (zh) * 2006-03-17 2009-09-09 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN101165918B (zh) * 2006-10-20 2011-04-27 松下电器产业株式会社 半导体装置及其制造方法
US7952147B2 (en) * 2006-05-22 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor device having analog transistor with improved operating and flicker noise characteristics and method of making same
CN102136429A (zh) * 2007-03-20 2011-07-27 索尼株式会社 半导体器件及其制造方法
CN102184922A (zh) * 2010-01-15 2011-09-14 英特赛尔美国股份有限公司 具有使用掩埋金属互连的垂直高端pmos和垂直低端nmos的单片输出级、结构和方法

Families Citing this family (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183346A (ja) * 1998-12-15 2000-06-30 Toshiba Corp 半導体装置及びその製造方法
KR100767950B1 (ko) * 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
JP2005057301A (ja) * 2000-12-08 2005-03-03 Renesas Technology Corp 半導体装置及びその製造方法
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP4831885B2 (ja) 2001-04-27 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
US6982474B2 (en) * 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
JP4406200B2 (ja) * 2002-12-06 2010-01-27 株式会社東芝 半導体装置
US6825529B2 (en) * 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US7001837B2 (en) * 2003-01-17 2006-02-21 Advanced Micro Devices, Inc. Semiconductor with tensile strained substrate and method of making the same
US6870179B2 (en) * 2003-03-31 2005-03-22 Intel Corporation Increasing stress-enhanced drive current in a MOS transistor
JP4085891B2 (ja) * 2003-05-30 2008-05-14 ソニー株式会社 半導体装置およびその製造方法
US6982433B2 (en) 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US7923785B2 (en) 2003-08-18 2011-04-12 Globalfoundries Inc. Field effect transistor having increased carrier mobility
JP4176593B2 (ja) * 2003-09-08 2008-11-05 株式会社東芝 半導体装置及びその設計方法
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US6977194B2 (en) * 2003-10-30 2005-12-20 International Business Machines Corporation Structure and method to improve channel mobility by gate electrode stress modification
US6939814B2 (en) * 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US20050136583A1 (en) * 2003-12-23 2005-06-23 Taiwan Semiconductor Manufacturing Co. Advanced strained-channel technique to improve CMOS performance
CN100539151C (zh) 2003-12-25 2009-09-09 富士通微电子株式会社 半导体装置及半导体集成电路装置
US7064396B2 (en) * 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
US6995456B2 (en) 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
CN1684246B (zh) 2004-03-30 2010-05-12 三星电子株式会社 低噪声和高性能电路以及制造方法
KR101025761B1 (ko) * 2004-03-30 2011-04-04 삼성전자주식회사 디지탈 회로 및 아날로그 회로를 가지는 반도체 집적회로및 그 제조 방법
JP4504727B2 (ja) * 2004-04-21 2010-07-14 ローム株式会社 半導体装置及びその製造方法
US7053400B2 (en) * 2004-05-05 2006-05-30 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
DE102005005327A1 (de) * 2004-05-17 2005-12-15 Infineon Technologies Ag Feldefekttansistor, Transistoranordnung sowie Verfahren zur Herstellung eines halbleitenden einkristallinen Substrats und einer Transistoranordnung
WO2005119760A1 (en) * 2004-05-28 2005-12-15 Advanced Micro Devices, Inc. Technique for creating different mechanical stress in different channel regions by forming an etch stop layer having differently modified intrinsic stress
KR101134157B1 (ko) * 2004-05-28 2012-04-09 어드밴스드 마이크로 디바이시즈, 인코포레이티드 차등적으로 변형된 진성 응력을 가지는 식각 정지층을 형성함으로써 차등 채널 영역들 내에 차등적인 기계적 응력을 생성하는 기술
DE102004026149B4 (de) * 2004-05-28 2008-06-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen eines Halbleiterbauelements mit Transistorelementen mit spannungsinduzierenden Ätzstoppschichten
JP4700295B2 (ja) 2004-06-08 2011-06-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP4994581B2 (ja) 2004-06-29 2012-08-08 富士通セミコンダクター株式会社 半導体装置
DE102004031710B4 (de) * 2004-06-30 2007-12-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
JP4876375B2 (ja) * 2004-07-06 2012-02-15 ソニー株式会社 半導体装置およびその製造方法
JP4444027B2 (ja) * 2004-07-08 2010-03-31 富士通マイクロエレクトロニクス株式会社 ｎチャネルＭＯＳトランジスタおよびＣＭＯＳ集積回路装置
JP4590979B2 (ja) * 2004-08-24 2010-12-01 パナソニック株式会社 半導体装置及びその製造方法
US20080185667A1 (en) * 2004-09-17 2008-08-07 Kenichi Yoshino Thin Film Semiconductor Device and Method for Manufacturing the Same
US7371630B2 (en) * 2004-09-24 2008-05-13 Intel Corporation Patterned backside stress engineering for transistor performance optimization
US7098536B2 (en) * 2004-10-21 2006-08-29 International Business Machines Corporation Structure for strained channel field effect transistor pair having a member and a contact via
KR20070069160A (ko) * 2004-10-29 2007-07-02 어드밴스드 마이크로 디바이시즈, 인코포레이티드 서로 다른 스트레인드 채널 영역들을 갖는 반도체 영역들을포함하는 반도체 디바이스 및 이를 제조하는 방법
DE102004052578B4 (de) * 2004-10-29 2009-11-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung
US7265425B2 (en) * 2004-11-15 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device employing an extension spacer and a method of forming the same
US7348635B2 (en) * 2004-12-10 2008-03-25 International Business Machines Corporation Device having enhanced stress state and related methods
US7262087B2 (en) * 2004-12-14 2007-08-28 International Business Machines Corporation Dual stressed SOI substrates
JP4833544B2 (ja) * 2004-12-17 2011-12-07 パナソニック株式会社 半導体装置
KR100702006B1 (ko) * 2005-01-03 2007-03-30 삼성전자주식회사 개선된 캐리어 이동도를 갖는 반도체 소자의 제조방법
US7271442B2 (en) * 2005-01-12 2007-09-18 International Business Machines Corporation Transistor structure having stressed regions of opposite types underlying channel and source/drain regions
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
JP4372024B2 (ja) 2005-02-14 2009-11-25 株式会社東芝 Ｃｍｏｓ半導体装置
JP4369379B2 (ja) 2005-02-18 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7164163B2 (en) * 2005-02-22 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with hybrid-strain inducing layer
JP4361886B2 (ja) * 2005-02-24 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
JP4888385B2 (ja) * 2005-03-01 2012-02-29 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4982958B2 (ja) * 2005-03-24 2012-07-25 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
US7585704B2 (en) * 2005-04-01 2009-09-08 International Business Machines Corporation Method of producing highly strained PECVD silicon nitride thin films at low temperature
US20060226453A1 (en) * 2005-04-12 2006-10-12 Wang Everett X Methods of forming stress enhanced PMOS structures
US7545004B2 (en) * 2005-04-12 2009-06-09 International Business Machines Corporation Method and structure for forming strained devices
DE102005020133B4 (de) * 2005-04-29 2012-03-29 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
US7442598B2 (en) * 2005-06-09 2008-10-28 Freescale Semiconductor, Inc. Method of forming an interlayer dielectric
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
GB2442174B (en) * 2005-06-30 2008-11-12 Advanced Micro Devices Inc Technique for forming contact insulation layers and silicide regions with different characteristics
DE102005030583B4 (de) * 2005-06-30 2010-09-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Kontaktisolationsschichten und Silizidgebieten mit unterschiedlichen Eigenschaften eines Halbleiterbauelements und Halbleiterbauelement
WO2007005136A1 (en) * 2005-06-30 2007-01-11 Advanced Micro Devices, Inc. Technique for forming contact insulation layers silicide regions with different characteristics
US20070023795A1 (en) * 2005-07-15 2007-02-01 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2007049092A (ja) * 2005-08-12 2007-02-22 Toshiba Corp Ｍｏｓ型半導体装置
US7378318B2 (en) * 2005-08-18 2008-05-27 International Business Machines Corporation System and method for ensuring migratability of circuits by masking portions of the circuits while improving performance of other portions of the circuits
US7514752B2 (en) * 2005-08-26 2009-04-07 Toshiba America Electronic Components, Inc. Reduction of short-circuiting between contacts at or near a tensile-compressive boundary
JP2007073800A (ja) * 2005-09-08 2007-03-22 Seiko Epson Corp 半導体装置
JP4880958B2 (ja) * 2005-09-16 2012-02-22 株式会社東芝 半導体装置及びその製造方法
US20090045466A1 (en) * 2005-09-21 2009-02-19 Nec Corporation Semiconductor device
JP4618068B2 (ja) * 2005-09-21 2011-01-26 ソニー株式会社 半導体装置
TWI267926B (en) 2005-09-23 2006-12-01 Ind Tech Res Inst A new method for high mobility enhancement strained channel CMOS with single workfunction metal-gate
US7651935B2 (en) * 2005-09-27 2010-01-26 Freescale Semiconductor, Inc. Process of forming an electronic device including active regions and gate electrodes of different compositions overlying the active regions
DE102005046974B3 (de) * 2005-09-30 2007-04-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen einer unterschiedlichen mechanischen Formung in unterschiedlichen Substratgebieten durch bilden einer Schicht mit verschieden modifizierter innerer Spannung und mit dem Verfahren hergestelltes Bauteil
JP4787593B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 半導体装置
JP4829591B2 (ja) * 2005-10-25 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers
US7615432B2 (en) * 2005-11-02 2009-11-10 Samsung Electronics Co., Ltd. HDP/PECVD methods of fabricating stress nitride structures for field effect transistors
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
JP2007134577A (ja) 2005-11-11 2007-05-31 Toshiba Corp 半導体装置
JP2007141903A (ja) * 2005-11-15 2007-06-07 Renesas Technology Corp 半導体装置およびその製造方法
JP5032018B2 (ja) * 2005-11-18 2012-09-26 アプライド マテリアルズ インコーポレイテッド 膜形成方法
JP4963175B2 (ja) * 2005-11-21 2012-06-27 株式会社半導体エネルギー研究所 半導体装置の製造方法、半導体装置、及び電子機器
JP2007157924A (ja) * 2005-12-02 2007-06-21 Fujitsu Ltd 半導体装置および半導体装置の製造方法
JP5091403B2 (ja) * 2005-12-15 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20070141775A1 (en) * 2005-12-15 2007-06-21 Chartered Semiconductor Manufacturing, Ltd. Modulation of stress in stress film through ion implantation and its application in stress memorization technique
US8153537B1 (en) 2005-12-15 2012-04-10 Globalfoundries Singapore Pte. Ltd. Method for fabricating semiconductor devices using stress engineering
JP4764160B2 (ja) * 2005-12-21 2011-08-31 株式会社東芝 半導体装置
WO2007077748A1 (ja) * 2005-12-27 2007-07-12 Nec Corporation 半導体装置および半導体装置の製造方法
US7579655B2 (en) * 2006-01-09 2009-08-25 International Business Machines Corporation Transistor structure having interconnect to side of diffusion and related method
JP2007200961A (ja) * 2006-01-24 2007-08-09 Sharp Corp 半導体装置およびその製造方法
JP5092754B2 (ja) 2006-02-08 2012-12-05 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよび半導体装置
KR100714479B1 (ko) 2006-02-13 2007-05-04 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
JP5262711B2 (ja) * 2006-03-29 2013-08-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20070249129A1 (en) * 2006-04-21 2007-10-25 Freescale Semiconductor, Inc. STI stressor integration for minimal phosphoric exposure and divot-free topography
US7528029B2 (en) 2006-04-21 2009-05-05 Freescale Semiconductor, Inc. Stressor integration and method thereof
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
JP2007311491A (ja) * 2006-05-17 2007-11-29 Toshiba Corp 半導体集積回路
US20070281405A1 (en) * 2006-06-02 2007-12-06 International Business Machines Corporation Methods of stressing transistor channel with replaced gate and related structures
US20100224941A1 (en) 2006-06-08 2010-09-09 Nec Corporation Semiconductor device
US7629273B2 (en) * 2006-09-19 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for modulating stresses of a contact etch stop layer
JP5282570B2 (ja) * 2006-09-29 2013-09-04 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20080083955A1 (en) * 2006-10-04 2008-04-10 Kanarsky Thomas S Intrinsically stressed liner and fabrication methods thereof
JP5092340B2 (ja) 2006-10-12 2012-12-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7585773B2 (en) * 2006-11-03 2009-09-08 International Business Machines Corporation Non-conformal stress liner for enhanced MOSFET performance
US20080142897A1 (en) * 2006-12-19 2008-06-19 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system having strained transistor
US8569858B2 (en) 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US20080169510A1 (en) * 2007-01-17 2008-07-17 International Business Machines Corporation Performance enhancement on both nmosfet and pmosfet using self-aligned dual stressed films
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
US20100019325A1 (en) * 2007-03-05 2010-01-28 Hidetatsu Nakamura Semiconductor device
US20080217700A1 (en) * 2007-03-11 2008-09-11 Doris Bruce B Mobility Enhanced FET Devices
WO2008114392A1 (ja) 2007-03-19 2008-09-25 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
WO2008117430A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置の製造方法、半導体装置
WO2008117431A1 (ja) * 2007-03-27 2008-10-02 Fujitsu Microelectronics Limited 半導体装置および半導体装置の製造方法
CN101641770B (zh) * 2007-03-28 2012-03-07 富士通半导体股份有限公司 半导体器件及其制造方法
US20110241212A1 (en) * 2007-04-03 2011-10-06 United Microelectronics Corp. Stress layer structure
US20080246061A1 (en) * 2007-04-03 2008-10-09 United Microelectronics Corp. Stress layer structure
WO2008139509A1 (ja) 2007-05-14 2008-11-20 Fujitsu Microelectronics Limited 半導体装置の製造方法
DE102007030058B3 (de) * 2007-06-29 2008-12-24 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist
JP2009038103A (ja) * 2007-07-31 2009-02-19 Fujitsu Microelectronics Ltd 半導体装置の製造方法と半導体装置
US7880243B2 (en) * 2007-08-07 2011-02-01 International Business Machines Corporation Simple low power circuit structure with metal gate and high-k dielectric
JP5347250B2 (ja) * 2007-08-20 2013-11-20 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2009088069A (ja) * 2007-09-28 2009-04-23 Panasonic Corp 半導体装置及びその製造方法
JP5194743B2 (ja) * 2007-11-27 2013-05-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009164217A (ja) * 2007-12-28 2009-07-23 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP5285287B2 (ja) * 2008-02-01 2013-09-11 ローム株式会社 半導体装置の製造方法
JP5268385B2 (ja) * 2008-02-13 2013-08-21 パナソニック株式会社 半導体装置
US7727834B2 (en) * 2008-02-14 2010-06-01 Toshiba America Electronic Components, Inc. Contact configuration and method in dual-stress liner semiconductor device
JP2009200155A (ja) * 2008-02-20 2009-09-03 Nec Electronics Corp 半導体装置及びその製造方法
US20090215277A1 (en) * 2008-02-26 2009-08-27 Tung-Hsing Lee Dual contact etch stop layer process
WO2009157042A1 (ja) 2008-06-26 2009-12-30 富士通マイクロエレクトロニクス株式会社 半導体装置とその製造方法
JP5163311B2 (ja) 2008-06-26 2013-03-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2010073985A (ja) * 2008-09-19 2010-04-02 Toshiba Corp 半導体装置
US20100090256A1 (en) * 2008-10-10 2010-04-15 Hung-Wei Chen Semiconductor structure with stress regions
DE102008059498B4 (de) 2008-11-28 2012-12-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Beschränkung von Verspannungsschichten, die in der Kontaktebene eines Halbleiterbauelements gebildet sind
JP5465907B2 (ja) 2009-03-27 2014-04-09 ラピスセミコンダクタ株式会社 半導体装置
US8298876B2 (en) * 2009-03-27 2012-10-30 International Business Machines Corporation Methods for normalizing strain in semiconductor devices and strain normalized semiconductor devices
JP4540735B2 (ja) * 2009-03-31 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8035166B2 (en) * 2009-04-08 2011-10-11 Xilinx, Inc. Integrated circuit device with stress reduction layer
US8236709B2 (en) * 2009-07-29 2012-08-07 International Business Machines Corporation Method of fabricating a device using low temperature anneal processes, a device and design structure
US8159009B2 (en) * 2009-11-19 2012-04-17 Qualcomm Incorporated Semiconductor device having strain material
JP5268962B2 (ja) * 2010-02-09 2013-08-21 パナソニック株式会社 半導体装置
JP5310685B2 (ja) * 2010-09-28 2013-10-09 富士通セミコンダクター株式会社 半導体装置
US9202913B2 (en) * 2010-09-30 2015-12-01 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor structure
US9041082B2 (en) * 2010-10-07 2015-05-26 International Business Machines Corporation Engineering multiple threshold voltages in an integrated circuit
US8426265B2 (en) * 2010-11-03 2013-04-23 International Business Machines Corporation Method for growing strain-inducing materials in CMOS circuits in a gate first flow
JP5448268B2 (ja) * 2011-07-04 2014-03-19 株式会社半導体エネルギー研究所 半導体装置
US8921944B2 (en) * 2011-07-19 2014-12-30 United Microelectronics Corp. Semiconductor device
CN102544106B (zh) * 2012-02-20 2016-01-27 电子科技大学 引入了局部应力的ldmos器件
JP5712984B2 (ja) * 2012-08-27 2015-05-07 ソニー株式会社 半導体装置
JP2014078547A (ja) * 2012-10-09 2014-05-01 Denso Corp 半導体装置
US10043892B2 (en) * 2016-06-13 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a semiconductor device
US9934977B1 (en) * 2017-01-27 2018-04-03 International Business Machines Corporation Salicide bottom contacts
JP6412181B2 (ja) * 2017-02-22 2018-10-24 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682837B2 (ja) * 1982-09-16 1994-10-19 財団法人半導体研究振興会 半導体集積回路
JPS6052052A (ja) 1983-08-31 1985-03-23 Fujitsu Ltd 相補型ｍｉｓ半導体装置
JP2658057B2 (ja) * 1987-06-23 1997-09-30 セイコーエプソン株式会社 半導体装置
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
JPH06232170A (ja) 1993-01-29 1994-08-19 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH0732122A (ja) 1993-07-20 1995-02-03 Toyota Central Res & Dev Lab Inc 差圧鋳造方法および差圧鋳造装置
JPH0738103A (ja) * 1993-07-21 1995-02-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0766296A (ja) * 1993-08-31 1995-03-10 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
KR0138959B1 (ko) * 1994-11-08 1998-04-30 김주용 상보형 모스 소자의 게이트 전극 형성 방법
JPH08288280A (ja) * 1995-04-20 1996-11-01 Mitsubishi Materials Corp トランジスタ構造
JP3469738B2 (ja) * 1996-03-25 2003-11-25 三洋電機株式会社 半導体装置
TW333671B (en) * 1996-03-25 1998-06-11 Sanyo Electric Co The semiconductor device and its producing method
JP3311940B2 (ja) 1996-09-17 2002-08-05 株式会社東芝 半導体装置及びその製造方法
JP3050193B2 (ja) * 1997-11-12 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
JP4258034B2 (ja) * 1998-05-27 2009-04-30 ソニー株式会社 半導体装置及び半導体装置の製造方法
JPH11345947A (ja) * 1998-06-02 1999-12-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100296130B1 (ko) * 1998-06-29 2001-08-07 박종섭 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터 제조방법
KR100265350B1 (ko) * 1998-06-30 2000-09-15 김영환 매립절연층을 갖는 실리콘 기판에서의 반도체소자 제조방법
JP2000031478A (ja) * 1998-07-13 2000-01-28 Ricoh Co Ltd 半導体装置及びその製造方法
JP4245692B2 (ja) * 1998-08-11 2009-03-25 シャープ株式会社 デュアルゲートｃｍｏｓ型半導体装置およびその製造方法
JP3262090B2 (ja) * 1998-12-08 2002-03-04 日本電気株式会社 相補型ｍｏｓ半導体装置および製造方法
JP3262162B2 (ja) * 1998-12-14 2002-03-04 日本電気株式会社 半導体装置
JP2000216377A (ja) * 1999-01-20 2000-08-04 Nec Corp 半導体装置の製造方法
JP2000243854A (ja) 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
JP2001024468A (ja) 1999-07-09 2001-01-26 Toyo Commun Equip Co Ltd 圧電振動子の電極膜構造
US6876053B1 (en) * 1999-08-13 2005-04-05 Intel Corporation Isolation structure configurations for modifying stresses in semiconductor devices
JP2001160594A (ja) 1999-09-20 2001-06-12 Toshiba Corp 半導体装置

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7488690B2 (en) 2004-07-06 2009-02-10 Applied Materials, Inc. Silicon nitride film with stress control
CN100411175C (zh) * 2004-11-30 2008-08-13 国际商业机器公司 将应力施加到pfet和nfet晶体管沟道的结构和制造方法
CN100433276C (zh) * 2004-12-15 2008-11-12 台湾积体电路制造股份有限公司 具有区域化应力结构的金属氧化物半导体的场效应晶体管
CN100392830C (zh) * 2005-04-08 2008-06-04 联华电子股份有限公司 制作金属氧化物半导体晶体管的方法
US7476579B2 (en) 2005-11-15 2009-01-13 International Business Machines Corporation Method and structure for enhancing both nMOSFET and pMOSFET performance with a stressed film
CN100539152C (zh) * 2006-03-17 2009-09-09 台湾积体电路制造股份有限公司 半导体结构及其形成方法
US7952147B2 (en) * 2006-05-22 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor device having analog transistor with improved operating and flicker noise characteristics and method of making same
US8445968B2 (en) 2006-05-22 2013-05-21 Samsung Electronics Co., Ltd. Semiconductor device having analog transistor with improved operating and flicker noise characteristics and method of making same
CN101079422B (zh) * 2006-05-22 2012-04-18 三星电子株式会社 具有模拟晶体管的半导体器件及其制造方法
CN101165918B (zh) * 2006-10-20 2011-04-27 松下电器产业株式会社 半导体装置及其制造方法
CN101641780B (zh) * 2007-03-20 2011-12-21 索尼株式会社 半导体器件及其制造方法
CN102136429A (zh) * 2007-03-20 2011-07-27 索尼株式会社 半导体器件及其制造方法
CN102136429B (zh) * 2007-03-20 2013-10-30 索尼株式会社 半导体器件及其制造方法
US9449974B2 (en) 2007-03-20 2016-09-20 Sony Corporation Semiconductor device and method of manufacturing the same
US9881920B2 (en) 2007-03-20 2018-01-30 Sony Corporation Semiconductor device and method of manufacturing the same
US10269801B2 (en) 2007-03-20 2019-04-23 Sony Corporation Semiconductor device and method of manufacturing the same
US10559567B2 (en) 2007-03-20 2020-02-11 Sony Corporation Semiconductor device and method of manufacturing the same
US11011518B2 (en) 2007-03-20 2021-05-18 Sony Corporation Semiconductor device and method of manufacturing the same
US11664376B2 (en) 2007-03-20 2023-05-30 Sony Group Corporation Semiconductor device and method of manufacturing the same
CN102184922A (zh) * 2010-01-15 2011-09-14 英特赛尔美国股份有限公司 具有使用掩埋金属互连的垂直高端pmos和垂直低端nmos的单片输出级、结构和方法

Also Published As

Publication number Publication date
KR100562441B1 (ko) 2006-03-17
US6982465B2 (en) 2006-01-03
KR20030082934A (ko) 2003-10-23
JP2003086708A (ja) 2003-03-20
CN100382315C (zh) 2008-04-16
MY144640A (en) 2011-10-31
TW518749B (en) 2003-01-21
WO2002047167A1 (en) 2002-06-13
US20040075148A1 (en) 2004-04-22

Similar Documents

Publication Publication Date Title
CN1505839A (zh) 半导体器件
CN1135626C (zh) 半导体器件及其制造方法
CN1284224C (zh) 半导体器件及其制造工艺
CN1445838A (zh) 半导体器件及其制造方法
CN1156888C (zh) 半导体衬底及其制造方法
CN1230915C (zh) Mim电容器
CN1199281C (zh) 半导体装置
CN1277317C (zh) 功率半导体装置及功率半导体装置的制造方法
CN1230888C (zh) 半导体元件及其制造方法
CN1873953A (zh) 半导体元件及其制造方法
CN1249816C (zh) 半导体装置及其制造方法
CN1870267A (zh) 半导体器件和半导体器件的制造方法
CN1221220A (zh) 具备电容器的半导体装置及其制造方法
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1728401A (zh) 半导体器件及其制造方法
CN1669148A (zh) 半导体衬底的制造方法以及半导体装置的制造方法和由该方法制造的半导体衬底以及半导体装置
CN1340862A (zh) 半导体装置和“绝缘体上的半导体”衬底
CN1917219A (zh) 源极/漏极电极、薄膜晶体管衬底及其制备方法和显示器件
CN1729572A (zh) 电容器装置制造方法及电容器装置
CN1917231A (zh) 欧姆电极及制造方法、场效应晶体管及制造方法与半导体装置
CN1123470A (zh) 具有窄带隙-源区结构的绝缘栅器件及其制造方法
CN1759468A (zh) 半导体衬底和场效应晶体管以及它们的制造方法
CN1667830A (zh) 非易失存储器和非易失存储器制造方法
CN101030585A (zh) 半导体存储器件以及其制造方法
CN1790743A (zh) 晶体管及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: HITACHI,LTD.

Effective date: 20150408

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150408

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan

Patentee before: Hitachi Ltd.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CX01 Expiry of patent term

Granted publication date: 20080416

CX01 Expiry of patent term