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KR20120035699A - 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법 - Google Patents

급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법 Download PDF

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KR20120035699A
KR20120035699A KR1020100097386A KR20100097386A KR20120035699A KR 20120035699 A KR20120035699 A KR 20120035699A KR 1020100097386 A KR1020100097386 A KR 1020100097386A KR 20100097386 A KR20100097386 A KR 20100097386A KR 20120035699 A KR20120035699 A KR 20120035699A
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삼성전자주식회사
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Abstract

모스 트랜지스터를 구비하는 반도체 소자의 제조방법이 제공된다. 이 방법은 반도체 기판 상에 게이트 패턴을 형성하는 것을 구비한다. 상기 게이트 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 서로 이격된 한 쌍의 활성 트렌치들을 형성한다. 상기 활성 트렌치들 내에 각각 에피택시얼층들을 형성한다. 상기 에피택시얼층들의 각각은 제1 층 및 제2 층을 차례로 적층시킴으로써 형성된다. 상기 제1 및 제2 층들은 상기 반도체 기판보다 큰 격자상수를 갖는 반도체층으로 형성되고, 상기 제2 층의 조성비는 상기 제1 층의 조성비와 다르다. 상기 제1 및 제2 층들을 갖는 반도체 소자 역시 제공된다.

Description

급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법{Semiconductor devices including source/drain regions with abrupt junction profiles and methods of fabricating the same}
본 발명은 반도체 소자들 및 그 제조방법들에 관한 것으로, 특히 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자들 및 그 제조방법들에 관한 것이다.
모스 트랜지스터들을 구비하는 반도체 소자들의 집적도가 증가함에 따라, 상기 모스 트랜지스터들의 크기, 예를 들면 채널 길이는 점점 감소하고 있다. 상기 모스 트랜지스터들의 각각은 반도체 기판에 형성된 소스 영역 및 드레인 영역과 아울러서, 상기 소스 영역 및 드레인 영역 사이의 채널 영역 상에 차례로 적층된 게이트 절연막 및 게이트 전극을 구비한다. 상기 소스/드레인 영역들은 단채널 효과를 억제하기 위하여 얕은 접합 깊이 및 LDD(lightly doped drain) 구조를 갖도록 형성된다. 이 경우에, 상기 소스/드레인 영역들의 전기적인 저항값을 감소시키는 데 한계가 있을 수 있다.
최근에, 상기 고집적 반도체 소자들은 3볼트 또는 2볼트보다 낮은 전원 전압을 사용하도록 설계되고 있다. 따라서, 상기 모스 트랜지스터들은 핫 캐리어 효과 및/또는 낮은 드레인 브레이크다운 전압 보다는 오히려 상기 소스/드레인 영역들의 높은 전기적 저항값으로부터 고통받을 수 있다(suffer from). 즉, 상기 모스 트랜지스터들이 전형적인(typical) LDD 구조 및 얕은 접합 깊이를 갖는 소스/드레인 영역들을 구비하는 경우에, 상기 모스 트랜지스터들의 전류 구동력(current drivability)은 상기 소스/드레인 영역들의 높은 저항값으로 인하여 현저히 저하될 수 있다.
일반적으로, 상기 소스/드레인 영역들은 반도체 기판 내로 불순물 이온들을 주입한 다음에, 약 800℃ 이상의 고온에서 상기 불순물 이온들을 활성화(activating) 및 확산(diffusing)시킴으로써 형성될 수 있다. 이 경우에, 상기 불순물 이온들을 갖는 기판을 고온에서 충분히(sufficiently) 열처리하여 상기 불순물 이온들을 활성화 및 확산시키면, 상기 불순물 이온들의 수직 확산 길이(vertical diffusion length)는 물론 수평 확산 길이(lateral diffusion length) 또한 증가할 수 있다. 따라서, 상기 소스 영역 및 드레인 영역 사이의 채널 길이가 감소하므로 단채널 효과를 억제시키기가 어려울 수 있다. 이에 반하여, 상기 열처리 시간 및 온도가 상기 불순물 이온들의 활성화에 충분하지 않으면, 상기 채널 길이가 감소하는 것을 방지할 수 있다. 그러나, 상기 이온주입 공정 동안 상기 반도체 기판 내에 생성된 디스로케이션들(dislocations)과 같은 결정결함들이 상기 불충분한 열처리에 기인하여 치유(cure)되지 않을 수 있다. 이러한 결정결함들은 상기 소스/드레인 영역들의 접합 누설전류의 증가를 야기시킨다.
상기한 바와 같이, 상기 이온주입 공정은 고집적 반도체 소자에 적합한 최적화된 소스/드레인 영역들의 형성을 어렵게 만들 수 있다. 이에 더하여, 상기 소스/드레인 영역들이 상기 이온주입 공정을 사용하여 형성될지라도, 상기 소스/드레인 영역들을 급경사진 접합 프로파일(abrupt junction profile)을 갖도록 형성하는 데 한계가 있을 수 있다. 즉, 상기 이온주입 공정 및 열처리 공정을 사용하여 충분히 활성화된 깊은 소스/드레인 영역들을 형성할지라도, 상기 소스/드레인 영역들의 전기적인 저항값을 감소시키는 데 한계가 있을 수 있다.
본 발명이 해결하고자 하는 과제는 고집적 반도체 소자에 적합한 최적화된 소스/드레인 영역들을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 고집적 반도체 소자에 적합한 최적화된 소스/드레인 영역들을 갖는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시예(an example embodiment)는 모스 트랜지스터들을 갖는 반도체 소자를 제공한다. 상기 반도체 소자는 반도체 기판 내에 형성되고 서로 이격된 한 쌍의 에피택시얼층들을 포함한다. 상기 한 쌍의 에피택시얼층들 사이의 상기 반도체 기판 상에 게이트 패턴이 배치된다. 상기 에피택시얼층들 및 상기 반도체 기판 사이의 계면들에 한 쌍의 불순물 영역들이 배치된다. 상기 에피택시얼층들의 각각은 상기 불순물 영역의 표면을 덮는 제1 층 및 상기 제1 층을 덮는 제2 층을 포함한다. 상기 제1 및 제2 층들은 상기 반도체 기판보다 큰 격자상수를 갖는 반도체층들이고, 상기 제2 층은 상기 제1 층과 다른 조성비를 갖는다.
몇몇 실시예들에 있어서, 상기 제1 층은 제1 게르마늄 함량을 갖는 제1 실리콘 게르마늄층일 수 있고, 상기 제2 층은 상기 제1 게르마늄 함량보다 높은 제2 게르마늄 함량을 갖는 제2 실리콘 게르마늄층일 수 있다.
본 발명의 다른 실시예(another example embodiment)는 모스 트랜지스터들을 갖는 반도체 소자의 제조방법을 제공한다. 상기 방법은 반도체 기판 상에 게이트 패턴을 형성하는 것을 포함한다. 상기 게이트 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 서로 이격된 한 쌍의 활성 트렌치들을 형성한다. 상기 활성 트렌치들 내에 각각 에피택시얼층들을 형성한다. 상기 에피택시얼층들의 각각은 제1 층 및 제2 층을 차례로 적층시킴으로써 형성되고, 상기 제1 및 제2 층들은 상기 반도체 기판보다 큰 격자상수를 갖는 반도체층으로 형성된다. 상기 제2 층의 조성비는 상기 제1 층의 조성비와 다르다.
몇몇 실시예들에 있어서, 상기 게이트 패턴은 차례로 적층된 게이트 절연막, 게이트 전극 및 캐핑 절연막을 포함하도록 형성될 수 있다.
다른 실시예들에 있어서, 상기 방법은 상기 활성 트렌치들을 형성하기 전에 상기 게이트 패턴의 측벽들 상에 스페이서를 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 활성 트렌치들은 상기 게이트 패턴 및 상기 스페이서를 식각 마스크들로 사용하여 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 제1 층들은 상기 활성 트렌치들의 내벽을 덮도록 형성될 수 있고, 상기 제2 층들은 상기 제1 층들 상의 상기 활성 트렌치들을 완전히 채우도록 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 제1 층은 제1 게르마늄 함량을 갖는 제1 실리콘 게르마늄층으로 형성할 수 있고, 상기 제2 층은 상기 제1 게르마늄 함량보다 높은 제2 게르마늄 함량을 갖는 제2 실리콘 게르마늄층으로 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 제1 층은 제1 P형 불순물 농도를 갖도록 형성할 수 있고, 상기 제2 층은 상기 제1 P형 불순물 농도보다 높은 제2 P형 불순물 농도를 갖도록 형성할 수 있다. 이 경우에, 상기 방법은 상기 에피택시얼층들을 형성한 후에, 상기 에피택시얼층들 내의 상기 P형 불순물들을 상기 반도체 기판 내로 확산시키어 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다. 상기 에피택시얼층들은 인시튜 도핑 기술을 사용하여 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 방법은 상기 제2 층 상에 제3 층을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 에피택시얼층들의 각각은 차례로 적층된 상기 제1 층, 상기 제2 층 및 상기 제3 층을 포함할 수 있다. 상기 제3 층은 상기 반도체 기판과 동일한 물질층으로 형성할 수 있다. 또한, 상기 방법은 상기 제3 층 상에 금속 실리사이드층을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예(still another example embodiment)는 엔모스 트랜지스터 및 피모스 트랜지스터를 갖는 씨모스 집적회로의 제조방법을 제공한다. 상기 방법은 제1 영역 및 제2 영역을 포함하는 반도체 기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 영역들 내에 각각 제1 및 제2 활성영역들을 한정하는 것을 포함한다. 상기 제1 및 제2 활성영역들 상에 각각 제1 및 제2 게이트 패턴들을 형성한다. 상기 게이트 패턴들 및 상기 소자분리막을 식각 마스크들로 사용하여 상기 제1 및 제2 활성영역들을 식각하여 상기 제1 활성영역 내에 한 쌍의 제1 활성 트렌치들 및 상기 제2 활성영역 내에 한 쌍의 제2 활성 트렌치들을 형성한다. 상기 제1 및 제2 활성 트렌치들 내에 제1 에피택시얼층들을 형성한다. 상기 제1 활성 트렌치들 내의 상기 제1 에피택시얼층들을 선택적으로 제거하여 상기 제1 활성 트렌치들의 내벽들을 노출시킨다. 상기 제1 활성 트렌치들 내의 상기 제1 에피택시얼층들을 제거한 후에, 상기 제1 활성 트렌치들 내에 제2 에피택시얼층들을 형성한다.
몇몇 실시예들에 있어서, 상기 제1 및 제2 영역들은 각각 N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역일 수 있다.
다른 실시예들에 있어서, 상기 제1 에피택시얼층들을 형성하는 것은 상기 활성 트렌치들의 내벽들을 덮는 제1 층을 형성하는 것과 상기 제1 층을 덮으면서 상기 제1 층 상의 상기 활성 트렌치를 채우는 제2 층을 형성하는 것을 포함할 수 있다. 상기 제1 층들 및 상기 제2 층들은 상기 반도체 기판보다 큰 격자상수를 갖는 반도체층으로 형성할 수 있다. 상기 제1 층의 조성비는 상기 제2 층의 조성비와 다를 수 있다. 상기 제1 층들 및 상기 제2 층들은 제1 게르마늄 함량을 갖는 제1 실리콘 게르마늄층 및 상기 제1 게르마늄 함량보다 큰 제2 게르마늄 함량을 갖는 제2 실리콘 게르마늄층으로 형성할 수 있다. 상기 제1 층들은 제1 P형 불순물 농도를 갖도록 형성될 수 있고, 상기 제2 층들은 상기 제1 P형 불순물 농도보다 높은 제2 P형 불순물 농도를 갖도록 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 반도체 기판이 실리콘 기판인 경우에, 상기 제2 에피택시얼층들은 N형 불순물들로 도우핑된 실리콘층 또는 N형 불순물들로 도우핑된 실리콘 탄화층으로 형성할 수 있다.
또 다른 실시예들에 있어서, 상기 방법은 상기 제2 에피택시얼층들을 형성한 후에, 상기 제1 및 제2 에피택시얼층들 내의 불순물들을 상기 반도체 기판 내로 확산시키어 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다. 상기 제1 및 제2 에피택시얼층들은 인시튜 도핑 기술을 사용하여 형성될 수 있다.
본 발명의 실시예들에 따르면, 이온주입 공정의 사용 없이 반도체 기판 내에 형성된 도우핑된 에피택시얼층들 내의 불순물들을 확산시키어 소스/드레인 영역들을 형성한다. 이 경우에, 상기 반도체 기판 내에 어떠한 결정결함도 생성되지 않는다. 따라서, 상기 불순물들을 확산시키기 위한 열처리 공정은 낮은 온도에서 진행될 수 있다. 즉, 상기 불순물들을 활성화시키기 위한 고온 열처리 공정이 요구되지 않는다. 그 결과, 상기 소스/드레인 영역들은 급경사진 접합 프로파일(abrupt junction profile) 및 얕은 접합 깊이(shallow junction depth)와 함께 우수한 접합 누설전류 특성을 보일 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '구비한다(includes)', '구비하는(including)', '포함한다(comprises)' 및/또는 '포함하는(comprising)'라는 용어들은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다. 또한, 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성 요소들의 크기 및/또는 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 구성 요소들은 개략적인 속성을 가지며, 도면에서 예시된 구성 요소들의 모양은 장치의 구성 요소의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
먼저, 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 1 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 제1 및 제2 영역들(A, B)을 갖는 반도체 기판(1)의 소정영역에 소자분리막(3)을 형성하여 상기 제1 및 제2 영역들(A, B) 내에 각각 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 상기 반도체 기판(1)은 실리콘 기판일 수 있다. 또한, 상기 제1 및 제2 영역들(A, B)은 각각 N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역일 수 있다. 상기 제1 및 제2 영역들(A, B) 내에 각각 제1 웰(5) 및 제2 웰(7)을 형성할 수 있다. 상기 제1 및 제2 영역들(A, B)이 각각 N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역인 경우에, 상기 제1 및 제2 웰들(5, 7)은 각각 P웰 및 N웰일 수 있다.
상기 제1 및 제2 활성영역들(3a, 3b) 상에 각각 제1 게이트 패턴(12a) 및 제2 게이트 패턴(12b)을 형성한다. 상기 제1 및 제2 게이트 패턴들(12a, 12b)은 각각 상기 제1 및 제2 활성영역들(3a, 3b)을 가로지르도록 형성될 수 있다. 상기 제1 게이트 패턴(12a)은 차례로 적층된 제1 게이트 절연막(9a), 제1 게이트 전극(10a) 및 제1 캐핑 절연막(11a)을 구비하도록 형성될 수 있고, 상기 제2 게이트 패턴(12b)은 차례로 적층된 제2 게이트 절연막(9b), 제2 게이트 전극(10b) 및 제2 캐핑 절연막(11b)을 구비하도록 형성될 수 있다. 상기 제1 게이트 절연막(9a)은 상기 제2 게이트 절연막(9b)과 동일한 물질막일 수 있고, 상기 제1 게이트 전극(10a)은 상기 제2 게이트 전극(10b)과 동일한 물질막일 수 있다. 이와 마찬가지로, 상기 제1 캐핑 절연막(11a)은 상기 제2 캐핑 절연막(11b)과 동일한 물질막일 수 있다.
일 실시예에서, 상기 제1 게이트 패턴(12a) 및 상기 소자분리막(3)을 이온주입 마스크들로 사용하여 상기 제1 활성영역(3a) 내로 제1 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제1 할로 영역들(halo regions; 15)을 형성할 수 있다. 이와 마찬가지로, 상기 제2 게이트 패턴(12b) 및 상기 소자분리막(3)을 이온주입 마스크들로 사용하여 상기 제2 활성영역(3b) 내로 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제2 할로 영역들(halo regions; 17)을 형성할 수 있다. 상기 제1 및 제2 영역들(A, B)이 각각 N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역인 경우에, 상기 제1 도전형 및 상기 제2 도전형은 각각 P형 및 N형일 수 있다. 다른 실시예에서, 상기 제1 및 제2 할로 영역들(15, 17)을 형성하는 공정은 생략되거나 후속 공정에서 진행될 수 있다.
상기 제1 및 제2 게이트 패턴들(12a, 12b) 또는 상기 제1 및 제2 할로 영역들(15, 17)을 갖는 기판의 전면 상에 제1 및 제2 스페이서 절연막들을 차례로 형성할 수 있다. 상기 제1 및 제2 스페이서 절연막들을 이방성 식각하여 상기 게이트 패턴들(12a, 12b)의 측벽들 상에 내부 스페이서들(inner spacers; SP)을 형성할 수 있다. 이 경우에, 상기 내부 스페이서들(SP)의 각각은 상기 각 게이트 패턴들(12a, 12b)의 측벽을 덮는 제1 스페이서(13) 및 상기 제1 스페이서(13)의 외측벽을 덮는 제2 스페이서(14)를 포함하도록 형성될 수 있다. 일 실시예에서, 상기 제2 스페이서(14)는 상기 제1 스페이서(13)에 대하여 식각 선택성을 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 제1 스페이서(13)가 실리콘 산화막으로 형성되는 경우에, 상기 제2 스페이서(14)는 실리콘 질화막으로 형성될 수 있다. 상기 내부 스페이서들(SP)을 형성한 후에, 상기 제1 게이트 패턴(12a)의 양 옆의 상기 제1 활성영역(3a)은 물론 상기 제2 게이트 패턴(12b)의 양 옆의 상기 제2 활성영역(3b)이 노출될 수 있다.
도 2를 참조하면, 상기 노출된 제1 및 제2 활성영역들(3a, 3b)을 식각하여 상기 제1 활성영역(3a) 내에 한 쌍의 제1 활성 트렌치들(19a) 및 상기 제2 활성영역(3b) 내에 한 쌍의 제2 활성 트렌치들(19b)을 형성한다. 상기 제1 및 제2 활성 트렌치들(19a, 19b)은 여러가지의 다양한 방법들을 사용하여 형성될 수 있다. 일 실시예에서, 상기 제1 및 제2 활성 트렌치들(19a, 19b)은 건식 식각 공정만을 사용하여 형성될 수 있다. 이 경우에, 상기 제1 및 제2 활성 트렌치들(19a, 19b)은 도 2의 점선들로 표시된 내벽들(DL)을 갖도록 형성될 수 있다. 이와는 달리(alternatively), 상기 제1 및 제2 활성 트렌치들(19a, 19b)은 건식 식각 공정 및 습식 식각 공정을 순차적으로 진행함으로써 형성될 수 있다. 상기 건식 식각 공정은 이방성 식각 특성을 보이는 레서피를 사용하여 진행될 수 있고, 상기 습식 식각 공정은 등방성 식각 특성을 보이는 레서피를 사용하여 진행할 수 있다. 일 실시예에서, 상기 습식 식각 공정은 수산화 암모늄(NH4OH)과 같은 화학용액을 사용하여 진행될 수 있다. 이 경우에, 상기 제1 및 제2 활성 트렌치들(19a, 19b)의 각각은 도 2의 참조부호 "SL"로 표시된 시그마 형태의(sigma(Σ)-shaped) 내벽을 갖도록 형성될 수 있다. 즉, 상기 내벽(SL)은 도 2에 도시된 바와 같이 상기 게이트 패턴(12a 또는 12b) 하부의 채널 영역을 향하여 돌출한 팁 영역(tip portion; T)을 갖도록 형성될 수 있다.
상기 내벽(SL)의 프로파일은 팁 깊이(tip depth; TD), 팁 근접거리(tip proximity; TP) 및 상기 활성 트렌치 깊이(active trench depth; ATD)에 의해 결정될 수 있다. 상기 팁 깊이(TD)는 상기 활성영역들(3a, 3b)의 초기 표면으로부터 상기 팁 영역(T)까지의 수직 거리를 나타내고, 상기 팁 근접거리(TP)는 상기 게이트 패턴(12a 또는 12b)의 측벽으로부터 그에 인접한 상기 팁 영역(T)까지의 수평 거리를 나타낸다. 또한, 상기 활성 트렌치 깊이(ATD)는 상기 활성영역들(3a, 3b)의 초기 표면으로부터 상기 팁 영역(T)의 바닥면까지의 수직 거리를 나타낸다. 상기 팁 근접거리(TP)가 양의 값(positive value)을 갖는다면, 상기 팁 영역들(T)은 상기 내부 스페이서들(SP) 하부에 위치할 수 있다. 이와 반대로, 상기 팁 근접거리(TP)가 음의 값(negative value)을 갖는다면, 상기 팁 영역들(T)은 상기 게이트 패턴들(12a, 12b)의 하부의 채널 영역 내에 위치할 수 있다.
일 실시예에서, 상기 팁 깊이(TD)는 약 0nm 내지 약 15nm의 범위 내의 값을 가질 수 있고, 상기 팁 근접거리(TP)는 약 -3nm 내지 약 +3nm의 범위 내의 값을 가질 수 있다. 또한, 상기 활성 트렌치 깊이(ATD)는 약 40nm의 값을 가질 수 있다.
이하에서 언급되는 모든 도면들은 설명의 복잡성을 피하기 위하여 상기 팁 영역(T)을 갖는 내벽(SL)을 포함하도록 도시한다. 그러나, 본 발명은 상기 내벽(SL) 프로파일만을 갖는 반도체 소자에 한정되지 않고, 다른 여러가지의 내벽 프로파일들을 갖는 반도체 소자들에도 적용될 수 있다.
도 3을 참조하면, 상기 활성 트렌치들(19a, 19b)을 각각 채우도록 복수의 제1 에피택시얼층들(21)을 형성한다. 상기 제1 에피택시얼층들(21)의 각각은 차례로 적층된 제1 층(L1) 및 제2 층(L2)을 구비하도록 형성될 수 있다. 상기 제1 층들(L1)은 상기 활성 트렌치들(19a, 19b)의 내벽들(SL)을 덮도록 형성될 수 있고, 상기 제2 층들(L2)은 상기 제1 층들(L1)을 덮으면서 상기 활성 트렌치들(19a, 19b)을 충분히 채우도록 형성될 수 있다.
일 실시예에서, 상기 반도체 기판(1)이 실리콘 기판인 경우에, 상기 제1 및 제2 층들(L1, L2)은 상기 실리콘 기판보다 큰 격자상수(lattice constant)를 갖는 반도체층으로 형성할 수 있다. 상기 반도체층은 화합물 반도체층일 수 있다. 예를 들면, 상기 제1 및 제2 층들(L1, L2)은 각각 제1 실리콘 게르마늄(SiGe)층 및 제2 실리콘 게르마늄층으로 형성될 수 있다. 이 경우에, 상기 제1 및 제2 층들(L1, L2), 즉 상기 제1 및 제2 실리콘 게르마늄층들은 실리콘 소스 가스(silicon source gas), 게르마늄 소스 가스(germanium source gas) 및 불순물 가스(impurity gas)를 공정 가스들로 채택하는 에피택시얼 기술을 사용하여 성장될 수 있다. 본 실시예들에서, 상기 제1 에피택시얼층들(21)은 약 400℃ 내지 약 600℃의 온도에서 성장될 수 있다. 상기 공정 가스들은 염화수소(HCl)와 같은 식각 가스와 아울러서 질소, 헬륨 및 아르곤과 같은 불활성 가스들을 더 포함할 수 있다.
상기한 바와 같이, 상기 제1 및 제2 층들(L1, L2)이 상기 반도체 기판(1)보다 큰 격자상수를 갖는 반도체층으로 형성되는 경우에, 상기 P채널 모스 트랜지스터 영역(B) 내의 상기 제2 게이트 패턴(12b) 하부의 채널 영역에 압축 응력(compressive stress)이 인가될 수 있다. 즉, 상기 제1 및 제2 층들(L1, L2)은 상기 제2 영역(B) 내에 위치하는 채널 영역 내에서 정공 이동도(hole mobility)를 증가시키어 P채널 모스 트랜지스터의 전기적 특성을 개선시킨다.
상기 실리콘 게르마늄층들(L1, L2)의 게르마늄 함량(germanium content)이 증가하면, 상기 채널 영역에 인가되는 응력(stress)이 과도하게 증가하여 상기 제1 에피택시얼층(21) 및 이와 인접한 상기 채널 영역 사이의 계면에 결정결함들을 생성시킨다. 이러한 결정결함들은 반도체 소자의 신뢰성 및 전기적 특성(예를 들면, 접합 누설전류 특성)을 저하시킨다. 상기 결정결함들을 제거하기 위해서는 약 900℃ 보다 높은 고온에서 진행되는 열처리 공정이 요구될 수 있다. 그러나, 약 900℃ 보다 높은 고온에서 열처리 공정이 적용되면, 불순물들의 확산 거리(diffusion length)가 증가하여 단채널 효과를 억제시키기가 어렵다. 따라서, 고온에서의 열처리 공정의 사용 없이 상기 결정결함들의 생성을 억제하기 위해서는, 상기 제1 실리콘 게르마늄층(L1)의 게르마늄 함유량이 상기 제2 실리콘 게르마늄층(L2)의 게르마늄 함량보다 낮은 것이 요구될 수 있다. 즉, 상기 제2 층들(L2)은 상기 제1 층들(L1)과 다른 조성비를 갖도록 형성될 수 있다.
일 실시예에서, 상기 제1 실리콘 게르마늄층(L1)은 제1 게르마늄 함량(first germanium content)을 갖도록 형성될 수 있고, 상기 제2 실리콘 게르마늄층(L2)은 상기 제1 게르마늄 함량보다 높은 제2 게르마늄 함량을 갖도록 형성될 수 있다. 예를 들면, 상기 제1 실리콘 게르마늄층(L1)은 약 20 atomic% 내지 약 30 atomic%의 게르마늄 함량(germanium content)을 갖도록 형성할 수 있고, 상기 제2 실리콘 게르마늄층(L2)은 약 35 atomic% 내지 약 50 atomic%의 게르마늄 함량(germanium content)을 갖도록 형성될 수 있다. 즉, 상기 제1 층(L1)은 상기 제2 층(L2)의 응력을 완화시키는(alleviate) 완충층(buffer layer)의 역할을 할 수 있다. 상기 제1 층들(L1)은 약 10nm 내지 약 20nm의 두께로 형성될 수 있고, 상기 제2 층들(L2)은 약 30nm 내지 약 50nm의 두께로 형성될 수 있다.
상기 제1 및 제2 층들(L1, L2), 즉 실리콘 게르마늄층들은 P채널 모스 트랜지스터를 위하여 붕소와 같은 P형 불순물들로 도핑될 수 있다. 이 경우에, 상기 실리콘 게르마늄층들의 게르마늄 함량(germanium content)이 증가하면 상기 실리콘 게르마늄층들 내의 상기 P형 불순물들의 확산도(diffusivity)가 감소할 수 있다. 따라서, 후속 공정에서 상기 제1 및 제2 층들(L1, L2) 내의 상기 P형 불순물들을 적절히 확산시키기 위해서는, 상기 제1 게르마늄 함량을 갖는 상기 제1 층(L1)의 P형 불순물 농도가 상기 제2 게르마늄 함량을 갖는 상기 제2 층(L1)의 P형 불순물 농도보다 낮은 것이 요구될 수 있다. 예를 들면, 상기 제2 층(L2)은 상기 제1 층(L1)보다 높은 P형 불순물 농도를 갖도록 형성될 수 있다. 구체적으로, 상기 제1 층(L1)은 약 1×1017 /㎤ 내지 약 1×1019 /㎤의 P형 불순물 농도(P-type impurity concentration)를 갖도록 형성될 수 있고, 상기 제2 층(L2)은 약 5×1019 /㎤ 내지 약 3×1020 /㎤의 P형 불순물 농도(P-type impurity concentration)를 갖도록 형성될 수 있다. 상기 제1 및 제2 층들(L1, L2)은 인시튜 도핑 기술(in-situ doping technique)을 사용하여 상기 P형 불순물들을 함유하도록 형성될 수 있다.
또 다른 실시예에서, 상기 제1 에피택시얼층들(21)의 각각은 상기 제2 층(L2)을 덮는 제3 층(L3)을 더 구비하도록 형성될 수 있다. 상기 제3 층(L3)은 게르마늄을 함유하지 않는 실리콘(Si)층으로 형성할 수 있다. 이는 상기 제3 층(L3) 상에 니켈 실리사이드층과 같은 금속 실리사이드층을 안정적으로 형성하기 위함이다. 즉, 상기 제1 내지 제3 층들(L1, L2, L3) 모두를 실리콘 게르마늄층으로 형성하고 상기 제3 층(L3) 상에 금속 실리사이드층을 형성하면, 상기 금속 실리사이드층은 상기 제1 내지 제3 실리콘 게르마늄층들(L1, L2, L3)을 관통하여 접합 스파이킹 현상을 발생시킬 수 있다. 상기 제3 층들(L3)은 약 10nm 내지 약 15nm의 두께로 형성될 수 있다.
또 다른 실시예에서, 상기 제3 층(L3)은 상기 제1 또는 제2 층(L1 또는 L2)의 불순물 농도 보다 높은 농도를 갖도록 형성될 수 있다. 예를 들면, 상기 제3 층(L3)은 약 1×1020 /㎤ 내지 약 1×1021 /㎤의 P형 불순물 농도(P-type impurity concentration)를 갖는 실리콘층 또는 실리콘 게르마늄층으로 형성될 수 있다. 이는 상기 제1 에피택시얼층들(21) 및 차후에 형성되는 소스/드레인 전극들(도시하지 않음) 사이의 콘택 저항을 감소시키기 위함이다.
도 3을 다시 참조하면, 상기 제1 에피택시얼층들(21)을 갖는 기판 상에 마스크층(mask layer; 23)을 형성할 수 있다. 상기 마스크층(23)은 상기 제2 스페이서(14)와 동일한 물질막으로 형성할 수 있다. 예를 들면, 상기 제2 스페이서(14)가 실리콘 질화막으로 형성되면, 상기 마스크층(23) 역시 실리콘 질화막으로 형성될 수 있다.
도 4를 참조하면, 상기 마스크층(23)을 패터닝하여 상기 제1 영역(A) 내의 상기 제1 에피택시얼층들(21)을 노출시키는 마스크 패턴(23p)을 형성한다. 상기 마스크 패턴(23p)을 형성하는 동안, 상기 제1 영역(A) 내의 상기 내부 스페이서(SP)의 외측벽들 상에 제1 외부 스페이서(23a)가 형성될 수 있다. 상기 노출된 제1 에피택시얼층들(21)을 선택적으로 제거하여 상기 제1 영역(A) 내의 상기 제1 활성 트렌치들(19a)의 내벽들을 노출시킨다. 상기 제1 영역(A) 내의 상기 제1 에피택시얼층들(21)은 습식 식각 용액(wet etchant), 예컨대 수산화 암모늄(NH4OH)을 사용하여 선택적으로 제거할 수 있다.
도 5를 참조하면, 상기 제1 영역(A) 내의 상기 제1 활성 트렌치들(19a) 내에 제2 에피택시얼층들(25)을 선택적으로 형성한다. 상기 제2 에피틱시얼층들(25)은 실리콘 소스 가스(silicon source gas) 및 불순물 가스(impurity gas)를 공정 가스들로 채택하는 에피택시얼 기술을 사용하여 성장될 수 있다. 이에 더하여, 상기 제2 에피택시얼층들(25)은 약 400℃ 내지 약 600℃의 온도에서 성장될 수 있다. 상기 공정 가스들은 염화수소(HCl)와 같은 식각 가스와 아울러서 질소, 헬륨 및 아르곤과 같은 불활성 가스들을 더 포함할 수 있다.
상기 제2 에피택시얼층들(25)은 실리콘층 또는 실리콘 탄화(SiC)층으로 형성할 수 있다. 상기 실리콘 탄화층은 실리콘 기판에 인장 응력(tensile stress)를 가하여 상기 실리콘 기판 내의 전자 이동도(electron mobility)를 증가시킨다. 따라서, 상기 제2 에피택시얼층들(25)을 실리콘 탄화층으로 형성하면, 상기 제1 영역(A) 내에 형성되는 N채널 모스 트랜지스터의 성능이 향상될 수 있다. 또한, 상기 제2 에피택시얼층들(25)은 인시튜 기술을 사용하여 N형의 불순물로 도핑될 수 있다.
도 6을 참조하면, 상기 마스크 패턴(23p)을 식각하여 상기 제1 에피택시얼층들(21)을 노출시킬 수 있다. 상기 마스크 패턴(23p)이 이방성 식각되는 경우에, 상기 제2 게이트 패턴(12b)의 측벽들 상의 상기 내부 스페이서(SP)의 외측벽들 상에 제2 외부 스페이서(23b)가 형성될 수 있다. 이어서, 상기 제1 에피택시얼층들(21) 및 상기 제2 에피택시얼층들(25)의 표면에 금속 실리사이드층들(도시하지 않음)을 형성할 수 있다. 상기 금속 실리사이드층들을 형성하는 공정은 생략할 수도 있다.
상기 금속 실리사이드층들 또는 상기 제2 외부 스페이서(23b)를 포함하는 기판에 열처리 공정(27)을 적용하여 상기 제1 및 제2 에피택시얼층들(21, 25) 내의 불순물들을 확산시킨다. 그 결과, 상기 제1 활성영역(3a) 및 상기 제2 활성영역(3b) 내에 각각 제1 불순물 영역들(29a) 및 제2 불순물 영역들(29b)이 형성될 수 있다.
상기 제1 불순물 영역들(29a)은 상기 제2 에피택시얼층들(25)을 둘러싸도록 형성될 수 있고, 상기 제2 불순물 영역들(29b)은 상기 제1 에피택시얼층들(21)을 둘러싸도록 형성될 수 있다. 상기 제2 에피택시얼층들(25)이 N형의 불순물들로 도핑된 경우에, 상기 제1 불순물 영역들(29a)은 N채널 모스 트랜지스터의 소스/드레인 영역들의 역할을 할 수 있다. 이와 마찬가지로, 상기 제1 에피택시얼층들(21)이 P형의 불순물들로 도핑된 경우에, 상기 제2 불순물 영역들(29b)은 P채널 모스 트랜지스터의 소스/드레인 영역들의 역할을 할 수 있다.
상술한 바와 같이, 본 실시예들에 따른 상기 제1 불순물 영역들(29a) 및 제2 불순물 영역들(29b)은 어떠한 이온주입 공정의 사용 없이 상기 열처리 공정(27)에 의해서만 형성될 수 있다. 따라서, 상기 열처리 공정(27)의 온도 및 시간을 적절히 조절하면, 상기 제1 및 제2 불순물 영역들(29a, 29b)은 어떠한 결정 결함 없이 얕고 급경사진 접합 프로파일(shallow and abrupt junction profile)을 갖도록 형성될 수 있다.
다른 실시예들에서, 상기 열처리 공정(27)을 진행하기 전에, 상기 제2 에피택시얼층들(25) 및/또는 상기 제1 에피택시얼층들(21)의 표면 내로 불순물 이온들을 주입할 수 있다. 이 경우에, 상기 불순물 이온주입 공정의 에너지를 조절하면, 상기 불순물 이온들의 주입 깊이(projection range)는 상기 활성 트렌치들(19a, 19b)의 깊이보다 현저히 작게 제어될 수 있다. 따라서, 상기 열처리 공정(27) 전에 상기 이온주입 공정을 추가로 진행할지라도, 상기 소스/드레인 영역들(29a, 29b)의 접합 누설전류 특성 및 접합 프로파일은 저하되지 않을 수 있다.
도 7 및 도 8은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 본 실시예는 도 1의 제1 및 제2 할로 영역들(15, 17)을 형성하는 공정이 생략된 경우에 적용가능하다.
도 7을 참조하면, 도 1 내지 도 5를 참조하여 설명된 것과 동일한 방법을 사용하여 상기 제1 및 제2 에피택시얼층들(21, 25)과 아울러서 상기 마스크 패턴(23p)을 형성한다. 이어서, 상기 마스크 패턴(23p), 상기 제1 외부 스페이서(23a) 및 상기 제2 스페이서들(14)을 선택적으로 제거하여 상기 제1 스페이서들(13)을 노출시킨다. 상기 마스크 패턴(23p), 상기 제1 외부 스페이서(23a) 및 상기 제2 스페이서들(14)은 도 1 내지 도 4를 참조하여 설명된 바와 같이 동일한 물질막, 예를 들면 실리콘 질화막으로 형성할 수 있다. 따라서, 상기 마스크 패턴(23p), 상기 제1 외부 스페이서(23a) 및 상기 제2 스페이서들(14)은 인산(H3PO4)을 식각 용액으로 채택하는(employing) 1회의 식각 공정(a single etching process)을 사용하여 선택적으로 제거할 수 있다.
상기 제1 스페이서들(13)을 노출시킨 후에, 상기 제1 게이트 패턴(12a)을 이온주입 마스크로 사용하여 상기 제1 활성영역(3a) 내로 N형의 불순물 이온들을 주입할 수 있다. 그 결과, 상기 제1 영역(A) 내의 상기 제1 스페이서들(13) 하부에 엘디디(lightly doped drain; LDD) 구조를 갖는 제1 저농도 영역들(51)을 형성할 수 있다. 이와 마찬가지로, 상기 제2 게이트 패턴(12b)을 이온주입 마스크로 사용하여 상기 제2 활성영역(3b) 내로 P형의 불순물 이온들을 주입할 수 있다. 그 결과, 상기 제2 영역(B) 내의 상기 제1 스페이서들(13) 하부에 엘디디(lightly doped drain; LDD) 구조를 갖는 제2 저농도 영역들(53)을 형성할 수 있다.
다른 실시예에서, 상기 제1 및 제2 저농도 영역들(51, 53) 대신에 제1 및 제2 할로 영역들(halo regions; 도시하지 않음)을 형성할 수 있다. 이 경우에, 상기 제1 할로 영역들은 상기 제1 영역(A) 내의 상기 제1 스페이서들(13) 하부에 형성될 수 있고, 상기 제2 할로 영역들은 상기 제2 영역(B) 내의 상기 제1 스페이서들(13) 하부에 형성될 수 있다. 상기 제1 및 제2 영역들(A, B)이 각각 N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역인 경우에, 상기 제1 및 제2 할로 영역들은 각각 P형 불순물 영역들 및 N형 불순물 영역들일 수 있다.
도 8을 참조하면, 상기 저농도 영역들(51, 53) 또는 상기 할로 영역들을 포함하는 기판 상에 스페이서 절연막을 형성할 수 있다. 상기 스페이서 절연막은 실리콘 산화막으로 형성할 수 있다. 상기 스페이서 절연막을 이방성 식각하여 상기 제1 스페이서들(13)의 외측벽들 상에 최종 스페이서들(55)을 형성할 수 있다. 이어서, 상기 최종 스페이서들(55)을 갖는 기판에 도 6의 상기 열처리 공정(57)을 적용한다. 그 결과, 도 6의 상기 제1 및 제2 불순물 영역들(29a, 29b)이 각각 상기 제1 및 제2 저농도 영역들(51, 53)에 인접하도록 형성될 수 있다.
이제, 도 6을 다시 참조하여 본 발명의 실시예에 따른 반도체 소자를 설명하기로 한다.
도 6을 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체 기판(1)의 소정영역에 소자분리막(3)이 배치된다. 상기 소자분리막(3)은 상기 제1 및 제2 영역들(A, B) 내에 각각 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 일 실시예에서, 상기 제1 및 제2 영역들(A, B)은 각각 N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역일 수 있다. 상기 반도체 기판(1)은 실리콘 기판일 수 있다.
상기 제2 활성영역(3b) 내에 서로 이격된 한 쌍의 제1 에피택시얼층들(21)이 배치될 수 있다. 상기 제1 에피택시얼층들(21)은 상기 제2 활성영역(3b)의 표면보다 높은 상면들을 가질 수 있다. 이와 마찬가지로, 상기 제1 활성영역(3a) 내에 서로 이격된 한 쌍의 제2 에피택시얼층들(25)이 배치될 수 있다. 상기 제2 에피택시얼층들(25) 역시 상기 제1 활성영역(3a)의 표면보다 높은 상면들을 가질 수 있다. 즉, 상기 제1 및 제2 에피택시얼층들(21, 25)은 상기 활성영역들(3a, 3b)의 표면보다 높은 돌출부들을 포함할 수 있다.
상기 한 쌍의 제2 에피택시얼층들(25) 사이의 상기 제1 활성영역(3a) 상에 제1 게이트 패턴(12a)이 배치될 수 있고, 상기 한 쌍의 제1 에피택시얼층들(21) 사이의 상기 제2 활성영역(3b) 상에 제2 게이트 패턴(12b)이 배치된다. 상기 제1 및 제2 게이트 패턴들(12a, 12b)의 측벽들 상에 내부 스페이서들(SP)이 배치될 수 있다. 이 경우에, 상기 에피택시얼층들(21, 25)의 돌출부들은 상기 내부 스페이서들(SP)의 외측벽들에 접할 수 있다.
상기 제2 에피택시얼층들(25) 및 상기 제1 활성영역(3a) 사이의 계면들을 따라서 상기 제1 활성영역(3a) 내에 한 쌍의 제1 불순물 영역들(29a)이 배치되고, 상기 제1 에피택시얼층들(21) 및 상기 제2 활성영역(3b) 사이의 계면들을 따라서 상기 제2 활성영역(3b) 내에 한 쌍의 제2 불순물 영역들(29b)이 배치된다. 즉, 상기 제1 불순물 영역들(29a)은 상기 제2 에피택시얼층들(25)을 둘러싸도록 배치될 수 있고, 상기 제2 불순물 영역들(29b)은 상기 제1 에피택시얼층들(21)을 둘러싸도록 배치될 수 있다.
상기 제1 에피택시얼층들(21) 및 상기 제2 불순물 영역들(29b)은 P형 불순물들로 도우핑된 영역들일 수 있고, 상기 제2 에피택시얼층들(25) 및 상기 제1 불순물 영역들(29a)은 N형 불순물들로 도우핑된 영역들일 수 있다. 즉, 상기 제1 불순물 영역들(29a)은 N채널 모스 트랜지스터의 소스/드레인 영역들에 해당할 수 있고, 상기 제2 불순물 영역들(29b)은 P채널 모스 트랜지스터의 소스/드레인 영역들에 해당할 수 있다.
상기 제1 에피택시얼층들(21)의 각각은 상기 제2 불순물 영역(29b)의 표면을 덮는 제1 층(L1) 및 상기 제1 층(L1)을 덮는 제2 층(L2)을 포함할 수 있다. 상기 제1 및 제2 층들(L1, L2)은 상기 반도체 기판(1), 즉 상기 제2 활성영역(3b)보다 큰 격자상수를 갖는 반도체층들일 수 있고, 상기 제2 층(L2)은 상기 제1 층(L1)과 다른 조성비를 가질 수 있다.
일 실시예에서, 상기 제1 층(L1)은 제1 게르마늄 함량을 갖는 제1 실리콘 게르마늄층일 수 있고, 상기 제2 층(L2)은 상기 제1 게르마늄 함량보다 높은 제2 게르마늄 함량을 갖는 제2 실리콘 게르마늄층일 수 있다.
이에 더하여, 상기 제1 에피택시얼층들(21)의 각각은 상기 제2 층(L2) 상의 제3 층(L3)을 더 포함할 수 있다. 상기 제 3층(L3)은 게르마늄을 함유하지 않는 실리콘층일 수 있다. 상기 제2 에피택시얼층들(25)은 실리콘층 또는 실리콘 탄화층일 수 있다.
1: 반도체 기판
3: 소자분리막
3a: 제1 활성영역
3b: 제2 활성영역
12a: 제1 게이트 패턴
12b: 제2 게이트 패턴
19a: 제1 활성 트렌치
19b: 제2 활성 트렌치
21: 제1 에피택시얼층
25: 제2 에피택시얼층
29a: 제1 불순물 영역
29b: 제2 불순물 영역

Claims (10)

  1. 반도체 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 서로 이격된 한 쌍의 활성 트렌치들을 형성하고,
    상기 활성 트렌치들 내에 각각 에피택시얼층들을 형성하는 것을 포함하되,
    상기 에피택시얼층들의 각각은 제1 층 및 제2 층을 차례로 적층시킴으로써 형성되고,
    상기 제1 및 제2 층들은 상기 반도체 기판보다 큰 격자상수를 갖는 반도체층으로 형성되고,
    상기 제2 층의 조성비는 상기 제1 층의 조성비와 다른 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1 층은 제1 게르마늄 함량을 갖는 제1 실리콘 게르마늄층으로 형성하고, 상기 제2 층은 상기 제1 게르마늄 함량보다 높은 제2 게르마늄 함량을 갖는 제2 실리콘 게르마늄층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1 층은 제1 P형 불순물 농도를 갖도록 형성하고, 상기 제2 층은 상기 제1 P형 불순물 농도보다 높은 제2 P형 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 에피택시얼층들을 형성한 후에, 상기 에피택시얼층들 내의 상기 P형 불순물들을 상기 반도체 기판 내로 확산시키어 소스/드레인 영역들을 형성하는 것을 더 포함하되,
    상기 에피택시얼층들은 인시튜 도핑 기술을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1 영역 및 제2 영역을 포함하는 반도체 기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 영역들 내에 각각 제1 및 제2 활성영역들을 한정하고,
    상기 제1 및 제2 활성영역들 상에 각각 제1 및 제2 게이트 패턴들을 형성하고,
    상기 게이트 패턴들 및 상기 소자분리막을 식각 마스크들로 사용하여 상기 제1 및 제2 활성영역들을 식각하여 상기 제1 활성영역 내에 한 쌍의 제1 활성 트렌치들 및 상기 제2 활성영역 내에 한 쌍의 제2 활성 트렌치들을 형성하고,
    상기 제1 및 제2 활성 트렌치들 내에 제1 에피택시얼층들을 형성하고,
    상기 제1 활성 트렌치들 내의 상기 제1 에피택시얼층들을 선택적으로 제거하여 상기 제1 활성 트렌치들의 내벽들을 노출시키고,
    상기 제1 활성 트렌치들 내의 상기 제1 에피택시얼층들을 제거한 후에, 상기 제1 활성 트렌치들 내에 제2 에피택시얼층들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 에피택시얼층들을 형성하는 것은
    상기 활성 트렌치들의 내벽들을 덮는 제1 층을 형성하고,
    상기 제1 층을 덮으면서 상기 제1 층 상의 상기 활성 트렌치를 채우는 제2 층을 형성하는 것을 포함하되,
    상기 제1 층의 조성비는 상기 제2 층의 조성비와 다른 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 제1 층들 및 상기 제2 층들은 상기 반도체 기판보다 큰 격자상수를 갖는 반도체층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 제1 층들 및 상기 제2 층들은 제1 게르마늄 함량을 갖는 제1 실리콘 게르마늄층 및 상기 제1 게르마늄 함량보다 큰 제2 게르마늄 함량을 갖는 제2 실리콘 게르마늄층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항에 있어서,
    상기 제1 층들은 제1 P형 불순물 농도를 갖도록 형성되고, 상기 제2 층들은 상기 제1 P형 불순물 농도보다 높은 제2 P형 불순물 농도를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 반도체 기판 내에 형성되고 서로 이격된 한 쌍의 에피택시얼층들;
    상기 한 쌍의 에피택시얼층들 사이의 상기 반도체 기판 상에 형성된 게이트 패턴; 및
    상기 에피택시얼층들 및 상기 반도체 기판 사이의 계면들에 형성된 한 쌍의 불순물 영역들을 포함하되,
    상기 에피택시얼층들의 각각은 상기 불순물 영역들의 표면을 덮는 제1 층 및 상기 제1 층을 덮는 제2 층을 포함하고,
    상기 제1 및 제2 층들은 상기 반도체 기판보다 큰 격자상수를 갖는 반도체층들이고,
    상기 제2 층은 상기 제1 층과 다른 조성비를 갖는 반도체 소자.
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