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KR100902105B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

반도체 소자의 트랜지스터 및 그 제조 방법 Download PDF

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KR100902105B1
KR100902105B1 KR1020070114068A KR20070114068A KR100902105B1 KR 100902105 B1 KR100902105 B1 KR 100902105B1 KR 1020070114068 A KR1020070114068 A KR 1020070114068A KR 20070114068 A KR20070114068 A KR 20070114068A KR 100902105 B1 KR100902105 B1 KR 100902105B1
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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 트랜지스터는, 반도체 기판; 상기 반도체 기판 상의 게이트; 상기 반도체 기판 내에 형성되고, 사이에 채널 영역을 갖는 소스/드레인 영역; 및 상기 채널 영역 하부에 형성되고, 상기 반도체 기판과 다른 격자 상수를 갖는 에피택셜층을 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, 트랜지스터의 채널 영역 하부에 기판 물질과 다른 격자 상수를 갖는 에피택셜층을 개재시켜 채널 영역에 스트레스를 인가함으로써 트랜지스터의 캐리어 이동도를 증가시킬 수 있다.
트랜지스터, 캐리어 이동도, 채널 영역, 에피택셜층, 격자 상수

Description

반도체 소자의 트랜지스터 및 그 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 좁은 면적에서도 높은 전류 구동 능력(current drivability) 및 단채널 마진(short channel margin)을 확보할 수 있는 트랜지스터를 제조하는 것이 매우 중요한 문제로 대두되고 있다. 특히, 높은 전류 구동 능력의 확보는 고속(high speed) 및 저전력(low power) 제품을 구현하는데 있어서 필수적인 요소이다.
최근 높은 전류 구동 능력을 확보하기 위하여 캐리어(carrier)의 이동도(mobility)를 증가시키는 기술에 대한 연구가 활발하게 이루어지고 있다. 즉, 게이트 하부의 채널 영역에 소정 스트레스(stress)를 인가하여 캐리어의 이동도를 증가시킴으로써 트랜지스터의 온커런트(on current) 향상을 도모하고 있다. 여기서, PMOS 트랜지스터의 다수 캐리어는 정공(hole)인 반면, NMOS 트랜지스터의 다수 캐리어는 전자(electron)이기 때문에, 캐리어의 이동도를 증가시킬 수 있는 트랜지스터 구조가 서로 상이하다.
도1은 종래 기술에 따른 PMOS 트랜지스터 구조 및 그 제조 방법을 설명하기 위한 단면도이다.
도1에 도시된 바와 같이, 반도체 기판(10)에 소자분리막(11)을 형성하여 반도체 기판(10)의 활성 영역을 한정한다.
이어서, 반도체 기판(10) 상에 게이트 절연막(12a), 게이트 전극(12b) 및 게이트 하드마스크(12c)가 적층된 게이트(12)를 형성하고, 게이트(12) 양측벽에 게이트 스페이서(13)를 형성한다.
이어서, 게이트 스페이서(13) 양측의 반도체 기판(10)을 소정 깊이 식각하여 반도체 기판(10)의 소스/드레인 영역에 리세스(R)를 형성한 후, 이 리세스(R)를 매립하는 에피택셜(epitaxial)층(14)을 성장시킨다. 이때, PMOS 트랜지스터의 다수 캐리어인 정공의 이동도를 증가시키기 위해서는 채널 영역에 평행한 방향으로 압축 스트레스(compressive stress)가 인가되어야 하기 때문에, 에피택셜층(14)은 반도체 기판(10)의 격자 상수보다 큰 격자 상수를 갖는 물질로 이루어진다. 예를 들어, 반도체 기판(10)이 Si 기판인 경우, 에피택셜층(14)은 SiGe 에피택셜층인 것이 바람직하다.
추가적으로, 게이트 스페이서(13) 및 에피택셜층(14)을 포함하는 결과물의 전면에 압축 스트레스막(15)을 형성하여 채널 영역에 추가 스트레스를 인가할 수도 있다.
이와 같은 방법으로 PMOS 트랜지스터를 제조하는 경우, 소스/드레인 영역에 반도체 기판의 격자 상수보다 큰 격자 상수를 갖는 에피택셜층을 형성함으로써 채널 영역에 평행한 방향으로 압축 스트레스를 인가하여 정공의 이동도를 증가시킬 수 있다.
그러나, 최근 반도체 소자의 집적도 증가로 게이트의 피치(pitch)가 감소하면서 PMOS 트랜지스터의 Isat 이득(gain)이 급격히 감소하고 있다(도2 참조, 참고문헌 : S. Tyagi, C.Auth, et al, "An Advanced low power high performance, strained channel 65nm technology", IEDM 2005). 이는, 게이트 피치 감소에 따라 에피택셜층이 성장되는 소스/드레인 영역의 면적도 크게 감소하기 때문이다. 따라서, PMOS 트랜지스터의 캐리어 이동도를 증가시키는데 있어서, 도1의 종래 기술은 더 이상 효과적인 온커런트 증가 방법이 될 수 없다.
한편, 도3은 종래 기술에 따른 NMOS 트랜지스터 구조 및 그 제조 방법을 설명하기 위한 단면도이다.
도3에 도시된 바와 같이, 반도체 기판(30)에 소자분리막(31)을 형성하여 반도체 기판(30)의 활성 영역을 한정한다.
이어서, 반도체 기판(30) 상에 게이트 절연막(32a), 게이트 전극(32b) 및 게이트 하드마스크(32c)가 적층된 게이트(32)를 형성한 후, 게이트(32) 양측벽에 게이트 스페이서(33)를 형성한다.
이어서, 게이트(32) 및 게이트 스페이서(33)를 포함하는 결과물의 전면에 인 장 스트레스(tensile stress)막(34)을 형성하여 소스/드레인 영역의 격자 변형을 유도함으로써 결과적으로 채널 영역에 평행한 방향으로 인장 스트레스를 인가한다. 그에 따라, NMOS 트랜지스터의 다수 캐리어인 전자의 이동도를 증가시킬 수 있다.
그러나, 최근 반도체 소자의 집적도 증가로 게이트 피치가 감소하면서 게이트 사이의 공간에 채워지는 인장 스트레스막의 두께(Tx)가 증가함에 따라 채널 방향으로의 스트레스 효과(Sxx)가 급격히 감소하고 있다(도4 참조, 참고문헌 : A.Oishi, O.Fujii, et al, "High performance CMOSFET Technology for 45nm Generation and Scalability of Stress-Induced Mobility Enhancement Technique", IEDM 2005). 따라서, NMOS 트랜지스터의 캐리어 이동도를 증가시키는데 있어서, 도3의 종래 기술 역시 더 이상 효과적인 온커런트 증가 방법이 될 수 없다.
요약하자면, 반도체 소자의 집적도 증가에 따른 게이트 피치 감소로 인하여, 종래의 PMOS 트랜지스터의 소스/드레인 영역에 매립 SiGe 에피택셜층을 형성하는 기술 또는 종래의 NMOS 트랜지스터의 전면에 인장 스트레스막을 형성하는 기술의 캐리어 이동도 증가 효과가 급격히 감소하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트랜지스터의 채널 영역 하부에 기판 물질과 다른 격자 상수를 갖는 에피택셜층을 개재시켜 채널 영역에 스트레스를 인가함으로써 트랜지스터의 캐리어 이동도를 증가시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터는, 반도체 기판; 상기 반도체 기판 상의 게이트; 상기 반도체 기판 내에 형성되고, 사이에 채널 영역을 갖는 소스/드레인 영역; 및 상기 채널 영역 하부에 형성되고, 상기 반도체 기판과 다른 격자 상수를 갖는 에피택셜층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 또다른 반도체 소자의 트랜지스터는, PMOS 영역 및 NMOS 영역을 갖는 반도체 기판; 상기 반도체 기판 상의 게이트; 상기 반도체 기판 내에 형성되고, 사이에 채널 영역을 갖는 소스/드레인 영역; 상기 PMOS 영역의 상기 채널 영역 하부에 형성되고, 상기 반도체 기판보다 작은 격자 상수를 갖는 제1 에피택셜층; 및 상기 NMOS 영역의 상기 채널 영역 하부에 형성되고, 상기 반도체 기판보다 큰 격자 상수를 갖는 제2 에피택셜층을 포함하여, 상기 PMOS 영역에는 PMOS 트랜지스터를 구비하고 상기 NMOS 영역에는 NMOS 트랜지스터를 구비한다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 채널 예정 영역을 노출시키는 마스크 패턴을 이용하여 반도체 기판을 식각하여 리세스를 형성하는 단계; 선택적 에피택셜 성장 공정을 수행하여 상기 리세스를 매립하는 에피택셜층을 형성하되, 상기 반도체 기판과 다른 격자 상수를 갖는 에피택셜층을 형성하는 단계; 상기 에피택셜층을 포함하는 상기 반도체 기판상에 에피택셜 반도체층을 형성하는 단계; 상기 에피택셜 반도체층 상에 게이트를 형성하는 단계; 및 상기 에피택셜 반도체층에, 사이에 채널 영역을 갖는 소스/드레인 영역을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 반도체 소자의 또다른 트랜지스터 제조 방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판을 제공하는 단계; 상기 제1 영역의 채널 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 반도체 기판을 식각하여 제1 리세스를 형성하는 단계; 선택적 에피택셜 성장 공정을 수행하여 상기 제1 리세스를 매립하는 제1 에피택셜층을 형성하는 단계; 결과물의 전면에 캡핑막을 형성하는 단계; 상기 제2 영역의 채널 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 캡핑막 및 상기 반도체 기판을 식각하여 제2 리세스를 형성하는 단계; 선택적 에피택셜 성장 공정을 수행하여 상기 제2 리세스를 매립하는 제2 에피택셜층을 형성하는 단계; 상기 캡핑막을 제거하는 단계; 결과물의 전체 구조 상에 에피택셜 반도체층을 형성하는 단계; 상기 에피택셜 반도체층 상에 게이트를 형성하는 단계; 및 상기 에피택셜 반도체층에, 사이에 채널 영역을 갖는 소스/드레인 영역을 형성하는 단계를 포함하고, 여기서, 상기 반도체 기판, 상기 제1 에피택 셜층 및 상기 제2 에피택셜층은 서로 다른 격자 상수를 갖는다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조 방법은, 트랜지스터의 채널 영역 하부에 기판 물질과 다른 격자 상수를 갖는 에피택셜층을 개재시켜 채널 영역에 스트레스를 인가함으로써 트랜지스터의 캐리어 이동도를 증가시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
우선, 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 구조 및 그 제조 방법을 설명하기에 앞서, PMOS 트랜지스터의 다수 캐리어인 정공의 이동도를 증가시키기 위한 스트레스의 방향 및 같은 스트레스 크기에 대한 온커런트의 증가량과, NMOS 트랜지스터의 다수 캐리어인 전자의 이동도를 증가시키기 위한 스트레스의 방향 및 같은 스트레스 크기에 대한 온커런트의 증가량을 아래의 [표1]을 참조하여 설명하기로 한다. 이때, [표1]은 표면 방향이 (100)인 실리콘 기판에 <110> 방향의 채널이 형성되는 경우에 대하여 예시하고 있다.
채널 방향(X) 채널의 수직 방향(Z)
NMOS 트랜지스터 인장 스트레스 압축 스트레스
+++ ++++
PMOS 트랜지스터 압축 스트레스 인장 스트레스
++++ +
[표1]을 참조하면, NMOS 트랜지스터의 채널 영역에는 채널 방향(도5의 X 방향 참조)으로 인장 스트레스가 인가되고 채널의 수직 방향(도5의 Z 방향 참조)으로 압축 스트레스가 인가되어야 전자의 이동도가 증가함을 알 수 있고, 특히, 채널의 수직 방향으로 인가되는 압축 스트레스가 온커런트의 증가에 더 큰 영향을 미침을 알 수 있다. 반면, PMOS 트랜지스터의 채널 영역에는 채널 방향(X)으로 압축 스트레스가 인가되고 채널의 수직 방향(Z)으로 인장 스트레스가 인가되어야 정공의 이동도가 증가함을 알 수 있고, 특히, 채널 방향으로 인가되는 압축 스트레스가 온커런트의 증가에 더 큰 영향을 미침을 알 수 있다.
상기 [표1]에서 설명된 바를 전제로 하여, 이하 캐리어 이동도를 증가시킬 수 있는 트랜지스터 구조 및 그 제조 방법을 설명하기로 한다.
도5는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 구조를 도시한 평면도 및 단면도이다.
도5에 도시된 바와 같이, 반도체 기판(50) 상에는 에피택셜 반도체층(52)이 구비된다. 반도체 기판(50)이 Si 기판인 경우, 에피택셜 반도체층(52)은 Si 에피택셜층이다. 에피택셜 반도체층(52)의 두께는 100~500Å인 것이 바람직하다.
반도체 기판(50) 및 에피택셜 반도체층(52)은 소자분리 영역에 형성되는 소자 분리막(53)에 의하여 그 활성영역이 한정된다.
에피택셜 반도체층(52) 상에는 게이트 절연막(54a), 게이트 전극(54b) 및 게이트 하드마스크(54c)가 적층된 게이트(54)가 구비된다. 이와 같은 게이트(54) 양측의 에피택셜 반도체층(52)에는 소스/드레인 이온주입 공정에 의한 소스/드레인 영역(미도시됨)이 구비되고, 소스/드레인 영역 사이 즉, 게이트(54) 하부의 에피택셜 반도체층(52)에는 채널 영역(미도시됨)이 구비된다.
반도체 기판(50) 내에는 에피택셜 반도체층(52)의 채널 영역 하부에 위치하는 에피택셜층(51)이 구비된다. 이때, 에피택셜층(51)은 반도체 기판(50) 및 에피택셜 반도체층(52)과 다른 격자 상수를 갖는 물질로 이루어짐으로써 채널 영역에 스트레스를 인가하여 트랜지스터의 캐리어 이동도를 증가시키게 된다. 이를 더욱 상세히 설명하면 다음과 같다.
우선, 본 발명이 PMOS 트랜지스터 형성을 목적으로 하는 경우 정공의 이동도를 증가시키기 위해서는 [표1]에서 전술한 바와 같이 채널 방향(X)으로 압축 스트레스가 인가되고 채널의 수직 방향(Z)으로 인장 스트레스가 인가되어야 한다. 따라서, 에피택셜층(51)으로 반도체 기판(50) 및 에피택셜 반도체층(52)보다 작은 격자 상수를 갖는 물질을 이용한다. 이와 같이 작은 격자 상수를 갖는 에피택셜층(51)은 에피택셜 반도체층(52)의 채널 영역의 격자 변형(채널 방향으로는 격자 크기가 감소하고 채널 수직 방향으로는 격자 크기가 증가함)을 유도하여, 채널 방향으로 압축 스트레스를 인가하면서 채널 수직 방향으로 인장 스트레스를 인가한다. 따라서, 정공의 이동도가 증가하여 트랜지스터의 온커런트 특성을 향상시킬 수 있다. 반도체 기판(50)이 Si 기판이고 에피택셜 반도체층(52)이 Si 에피택셜층인 경우, 이보다 작은 격자 상수를 갖는 에피택셜층(51)은 SiC 에피택셜층인 것이 바람직하다. 특히, SiC 에피택셜층의 C 함량은 2% 이하인 것이 바람직하다.
반면, 본 발명이 NMOS 트랜지스터 형성을 목적으로 하는 경우 전자의 이동도를 증가시키기 위해서는 [표1]에서 전술한 바와 같이 채널 방향(X)으로 인장 스트레스가 인가되고 채널의 수직 방향(Z)으로 압축 스트레스가 인가되어야 한다. 따라서, 에피택셜층(51)으로 반도체 기판(50) 및 에피택셜 반도체층(52)보다 큰 격자 상수를 갖는 물질을 이용한다. 이와 같이 큰 격자 상수를 갖는 에피택셜층(51)은 에피택셜 반도체층(52)의 채널 영역의 격자 변형(채널 방향으로는 격자 크기가 증가하고 채널 수직 방향으로는 격자 크기가 감소함)을 유도하여, 채널 방향으로 인장 스트레스를 인가하면서 채널 수직 방향으로 압축 스트레스를 인가한다. 따라서, 전자의 이동도가 증가하여 트랜지스터의 온커런트 특성을 향상시킬 수 있다. 반도체 기판(50)이 Si 기판이고 에피택셜 반도체층(52)이 Si 에피택셜층인 경우, 이보다 큰 격자 상수를 갖는 에피택셜층(51)은 SiGe 에피택셜층인 것이 바람직하다. 특히, SiGe 에피택셜층의 Ge 함량은 50% 이하인 것이 바람직하다.
게이트(54)를 포함하는 결과물의 전면에는 그 프로파일을 따라 질화막으로 이루어지는 식각 정지막(55)이 구비될 수 있으나 반드시 요구되는 것은 아니다. 게이트(54)의 양측벽에는 게이트 스페이서(56)가 구비된다.
게이트(54) 및 게이트 스페이서(56)를 포함하는 결과물의 전면에는 채널 영역에 추가 스트레스를 인가하기 위한 스트레스막(57)이 더 구비될 수 있다. 이때, 본 발명이 PMOS 트랜지스터 형성을 목적으로 하는 경우 스트레스막(57)은 압축 스트레스 갖는 Si3N4막인 것이 바람직하다. 반면, 본 발명이 NMOS 트랜지스터 형성을 목적으로 하는 경우 스트레스막(57)은 인장 스트레스를 갖는 Si3N4막인 것이 바람직하다.
도6a 내지 도6d는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다.
도6a에 도시된 바와 같이, 반도체 기판(60) 상에 채널 예정 영역을 노출시키는 하드마스크 패턴(61)을 형성한다. 이때, 하드마스크 패턴(61)은 산화막(61a) 및 질화막(61b)의 적층 구조로 이루어지며, 산화막(61a) 및 질화막(61b)의 두께는 각각 50~500Å 정도인 것이 바람직하다.
이어서, 하드마스크 패턴(61)을 식각 베리어로 반도체 기판(60)을 소정 깊이 식각하여 반도체 기판(60) 내부에 리세스(R)를 형성한다. 이때, 리세스(R)의 깊이는 300~1000Å인 것이 바람직하다.
도6b에 도시된 바와 같이, 리세스(R) 형성 과정에서 생성되는 자연 산화막 등을 제거하기 위하여 리세스(R)가 형성된 반도체 기판(60)을 수소 분위기에서 800℃ 이상으로 열처리한 후, 선택적 에피택셜 성장 공정을 수행하여 리세스(R)를 매립하는 에피택셜층(62)을 형성한다. 에피택셜층(62)의 두께는 리세스(R)의 깊이 정도가 되는 것이 바람직하다.
이때, 본 발명이 PMOS 트랜지스터 형성을 목적으로 하는 경우에는 전술한 바와 같이 반도체 기판(60)보다 작은 격자 상수를 갖는 에피택셜층(62)을 형성하여야 한다. 구체적으로는, 반도체 기판(60)이 Si 기판인 경우에 에피택셜층(62)은 SiC 에피택셜층인 것이 바람직하며, 특히, 이러한 SiC 에피택셜층의 C 함량은 2% 이하인 것이 바람직하다. SiC 에피택셜층의 형성 공정은, 모노실란(MonoSilane, SiH4), 디클로로실란(DichloroSilane, Si2H2Cl2) 또는 디실란(DiSilane, Si2H6)을 Si 소스로 이용하고, 메탄(methane, CH4) 또는 모노메틸실란(mono methyl silane, SiH3(CH3))을 C 소스로 이용하여 수행될 수 있다.
반면, 본 발명이 NMOS 트랜지스터 형성을 목적으로 하는 경우에는 전술한 바와 같이 반도체 기판(60)보다 큰 격자 상수를 갖는 에피택셜층(62)을 형성하여야 한다. 구체적으로는, 반도체 기판(60)이 Si 기판인 경우에 에피택셜층(62)은 SiGe 에피택셜층인 것이 바람직하며, 특히, 이러한 SiGe 에피택셜층의 Ge 함량은 50% 이하인 것이 바람직하다. SiGe 에피택셜층의 형성 공정은, 모노실란(MonoSilane, SiH4), 디클로로실란(DichloroSilane, Si2H2Cl2) 또는 디실란(DiSilane, Si2H6)을 Si 소스로 이용하고, GeH4를 Ge 소스로 이용하여 수행될 수 있다.
도6c에 도시된 바와 같이, 인산(H2PO3) 및 과산화수소(H2O2)를 포함하는 습식 케미컬(wet chemical) 또는 불산(HF)을 포함하는 습식 케미컬을 이용하여 산화막(61a) 및 질화막(61b)을 제거한다.
이어서, 에피택셜층(62)을 포함하는 반도체 기판(60) 상에 에피택셜 반도체층(63)을 형성한다. 반도체 기판(60)이 Si 기판인 경우, 에피택셜 반도체층(63)은 Si 에피택셜층이 된다. 에피택셜 반도체층(63)의 두께는 100~500Å인 것이 바람직하다. 이와 같은 에피택셜 반도체층(63)에는 후속 소스/드레인 영역이 형성되고, 이러한 소스/드레인 영역 사이에는 채널 영역이 형성된다. 그 결과, 에피택셜층(62)은 채널 영역의 하부에 위치하게 되며, 채널 영역에 스트레스를 인가한다.
도6d에 도시된 바와 같이, 소자분리 공정을 수행하여 소자분리막(64)을 형성한다.
이어서, 에피택셜 반도체층(63)의 채널 영역 상에 게이트 절연막(65a), 게이트 전극(65b) 및 게이트 하드마스크(65c)가 적층된 게이트(65)를 형성한다.
이어서, 게이트(65)를 포함하는 결과물의 표면 프로파일을 따라 식각 정지막(66)을 형성한다. 식각 정지막(66)은 후속 게이트 스페이서 형성을 위한 식각 공정시 반도체 기판(60)의 손상을 방지하기 위한 것으로, 질화막으로 이루어지는 것이 바람직하다. 그러나, 이러한 식각 정지막(66)의 형성이 반드시 요구되는 것은 아니며 필요에 따라 생략될 수도 있다.
이어서, 식각 정지막(66) 상에 게이트 스페이서용 절연막을 형성한 후, 식각 정지막(66)이 드러날 때까지 스페이서 식각을 수행하여 게이트(65)의 양측벽에 게이트 스페이서(67)를 형성한다.
이어서, 게이트(65) 및 게이트 스페이서(67)를 포함하는 결과물의 전면에 스트레스막(68)을 형성하여 채널 영역에 추가 스트레스를 인가할 수도 있다. 이때, 본 발명이 PMOS 트랜지스터 형성을 목적으로 하는 경우에는 스트레스막(68)이 압축 스트레스 갖는 Si3N4막인 것이 바람직하다. 반면, 본 발명이 NMOS 트랜지스터 형성을 목적으로 하는 경우에는 스트레스막(68)이 인장 스트레스를 갖는 Si3N4막인 것이 바람직하다.
한편, 전술한 도5의 트랜지스터 구조는 예컨대, 반도체 메모리 소자의 코어/주변회로 영역의 NMOS 영역 및 PMOS 영역에 동시에 구비되어 고속, 저전력 소자의 구현을 가능하게 할 수 있다. 즉, NMOS 영역에는 채널 영역 하부에 SiGe과 같이 큰 격자 상수를 갖는 에피택셜층을 포함하는 NMOS 트랜지스터가 구비되고, PMOS 영역에는 채널 영역 하부에 SiC과 같이 작은 격자 상수를 갖는 에피택셜층을 포함하는 PMOS 트랜지스터가 구비된다. NMOS 트랜지스터 및 PMOS 트랜지스터가 함께 구비된 반도체 소자에 대한 상세한 설명은 생략하기로 한다. 이하, 도7a 내지 도7f 을 참조하여, NMOS 트랜지스터 및 PMOS 트랜지스터를 함께 제조할 수 있는 방법에 대한 설명을 진행하기로 한다.
도7a 내지 도7f는 본 발명의 또다른 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다.
도7a에 도시된 바와 같이, PMOS 영역 및 NMOS 영역을 갖는 반도체 기판(70) 상에 하드마스크(71)를 형성한다. 이때, 하드마스크(71)는 산화막(71a) 및 질화막(71b)의 적층 구조로 이루어지며, 산화막(71a) 및 질화막(71b)의 두께는 각각 50~500Å 정도인 것이 바람직하다.
이어서, PMOS 영역의 하드마스크(71)를 선택적으로 식각하여 PMOS 영역의 채널 예정 영역을 노출시키는 하드마스크(71) 패턴을 형성한 후, 이 하드마스크(71) 패턴을 식각 베리어로 노출된 반도체 기판(70)을 소정 깊이 식각하여 PMOS 영역의 반도체 기판(70) 내부에 제1 리세스(R1)를 형성한다. 이때, 제1 리세스(R1)의 깊이는 300~1000Å인 것이 바람직하다.
도7b에 도시된 바와 같이, 제1 리세스(R1) 형성 과정에서 생성되는 자연 산화막 등을 제거하기 위하여 제1 리세스(R1)가 형성된 반도체 기판(70)을 수소 분위기에서 800℃ 이상으로 열처리한 후, 선택적 에피택셜 성장 공정을 수행하여 제1 리세스(R1)를 매립하는 제1 에피택셜층(72)을 형성한다. 이때, 제1에피택셜층(72)은 반도체 기판(70)보다 작은 격자 상수를 갖는 물질로 이루어져야 한다. 구체적으로는, 반도체 기판(70)이 Si 기판인 경우에 제1 에피택셜층(72)은 SiC 에피택셜층인 것이 바람직하며, 특히, 이러한 SiC 에피택셜층의 C 함량은 2% 이하인 것이 바람직하다. SiC 에피택셜층의 형성 공정은, 모노실란, 디클로로실란 또는 디실란을 Si 소스로 이용하고, 메탄 또는 모노메틸실란을 C 소스로 이용하여 수행될 수 있다. 또한, 제1 에피택셜층(72)의 두께는 제1 리세스(R1)의 깊이 정도인 것이 바람직하다.
도7c에 도시된 바와 같이, 제1 에피택셜층(72)이 형성된 결과물의 전면에 캡핑(capping)막(73)을 형성한다. 캡핑막(73)은 후속 제2 리세스 형성 공정 및 제2 에피택셜층 형성 공정에서 제1 에피택셜층(72)을 보호하기 위한 것으로, 산화막으로 이루어지는 것이 바람직하다.
도7d에 도시된 바와 같이, NMOS 영역의 캡핑막(73) 및 하드마스크(71)를 선택적으로 식각하여 NMOS 영역의 채널 예정 영역을 노출시키는 하드마스크(71) 패턴을 형성한 후, 이 하드마스크(71) 패턴을 식각 베리어로 노출된 반도체 기판(70)을 소정 깊이 식각하여 NMOS 영역의 반도체 기판(70) 내부에 제2 리세스(R2)를 형성한다. 이때, 제2 리세스(R2)의 깊이는 300~1000Å인 것이 바람직하다.
이어서, 제2 리세스(R2) 형성 과정에서 생성되는 자연 산화막 등을 제거하기 위하여 제2 리세스(R2)가 형성된 반도체 기판(70)을 수소 분위기에서 800℃ 이상으로 열처리한 후, 선택적 에피택셜 성장 공정을 수행하여 제2 리세스(R2)를 매립하는 제2 에피택셜층(74)을 형성한다. 이때, 제2 에피택셜층(74)은 반도체 기판(70)보다 큰 격자 상수를 갖는 물질로 이루어져야 한다. 구체적으로는, 반도체 기판(70)이 Si 기판인 경우에 제2 에피택셜층(74)은 SiGe 에피택셜층인 것이 바람직하며, 특히, 이러한 SiGe 에피택셜층의 Ge 함량은 50% 이하인 것이 바람직하다. SiGe 에피택셜층의 형성 공정은, 모노실란, 디클로로실란 또는 디실란을 Si 소스로 이용하고, GeH4를 Ge 소스로 이용하여 수행될 수 있다. 또한, 제2 에피택셜층(74)의 두께는 제2 리세스(R2)의 깊이 정도인 것이 바람직하다.
도7e에 도시된 바와 같이, 인산(H2PO3) 및 과산화수소(H2O2)를 포함하는 습식 케미컬(wet chemical) 또는 불산(HF)을 포함하는 습식 케미컬을 이용하여 캡핑막(73), 산화막(71a) 및 질화막(71b)을 제거한다.
이어서, 제1 에피택셜층(72) 및 제2 에피택셜층(74)을 포함하는 반도체 기판(70) 상에 에피택셜 반도체층(75)을 형성한다. 반도체 기판(70)이 Si 기판인 경우, 에피택셜 반도체층(75)은 Si 에피택셜층이 된다. 에피택셜 반도체층(75)의 두께는 100~500Å인 것이 바람직하다. 이와 같은 에피택셜 반도체층(75)에는 후속 소스/드레인 영역이 형성되고, 이러한 소스/드레인 영역 사이에는 채널 영역이 형성된다. 그 결과, 제1 에피택셜층(72)은 PMOS 영역의 채널 영역 하부에 위치하고 제2 에피택셜층(74)은 NMOS 영역의 채널 영역 하부에 위치하여, 각각의 채널 영역에 스트레스를 인가한다.
도7f에 도시된 바와 같이, 소자분리 공정을 수행하여 소자분리막(76)을 형성한다.
이어서, 에피택셜 반도체층(75)의 채널 영역 상에 게이트 절연막(77a), 게이트 전극(77b) 및 게이트 하드마스크(77c)가 적층된 게이트(77)를 형성한다.
이어서, 게이트(77)를 포함하는 결과물의 표면 프로파일을 따라 식각 정지막(78)을 형성한다. 식각 정지막(78)은 후속 게이트 스페이서 형성을 위한 식각 공정시 반도체 기판(70)의 손상을 방지하기 위한 것으로, 질화막으로 이루어지는 것이 바람직하다. 그러나, 이러한 식각 정지막(78)의 형성이 반드시 요구되는 것은 아니며 필요에 따라 생략될 수도 있다.
이어서, 식각 정지막(78) 상에 게이트 스페이서용 절연막을 형성한 후, 식각 정지막(78)이 드러날 때까지 스페이서 식각을 수행하여 게이트(77)의 양측벽에 게이트 스페이서(79)를 형성한다.
이어서, 게이트(77) 및 게이트 스페이서(79)를 포함하는 결과물의 전면에 스트레스막(80)을 형성하여 채널 영역에 추가 스트레스를 인가할 수도 있다. 이때, PMOS 영역의 결과물의 전면에는 스트레스막(80)으로 압축 스트레스 갖는 Si3N4막을 형성하는 것이 바람직하고, NMOS 영역의 결과물의 전면에는 스트레스막(80)으로 인장 스트레스를 갖는 Si3N4막을 형성하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 PMOS 트랜지스터 구조 및 그 제조 방법을 설명하기 위한 단면도.
도2는 도1의 문제점을 설명하기 위한 도면.
도3은 종래 기술에 따른 NMOS 트랜지스터 구조 및 그 제조 방법을 설명하기 위한 단면도이다.
도4는 도3의 문제점을 설명하기 위한 도면.
도5는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 구조를 도시한 평면도 및 단면도.
도6a 내지 도6d는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
도7a 내지 도7f는 본 발명의 또다른 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
50 : 반도체 기판 51 : 에피택셜층
52 : 에피택셜 반도체층 53 : 소자분리막
54 : 게이트 55 : 식각 정지막
56 : 게이트 스페이서 57 : 스트레스막

Claims (29)

  1. 반도체 기판;
    상기 반도체 기판 상의 게이트;
    상기 반도체 기판 내에 형성되고, 사이에 채널 영역을 갖는 소스/드레인 영역; 및
    상기 채널 영역 하부에 형성되고, 상기 반도체 기판과 다른 격자 상수를 갖는 에피택셜층
    을 포함하는 반도체 소자의 트랜지스터.
  2. 제1항에 있어서,
    상기 트랜지스터는 PMOS 트랜지스터이고,
    상기 에피택셜층은, 상기 반도체 기판보다 작은 격자 상수를 갖는
    반도체 소자의 트랜지스터.
  3. 제2항에 있어서,
    상기 반도체 기판은 Si 기판이고,
    상기 에피택셜층은 SiC 에피택셜층인
    반도체 소자의 트랜지스터.
  4. 제1항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터이고,
    상기 에피택셜층은, 상기 반도체 기판보다 큰 격자 상수를 갖는
    반도체 소자의 트랜지스터.
  5. 제4항에 있어서,
    상기 반도체 기판은 Si 기판이고,
    상기 에피택셜층은 SiGe 에피택셜층인
    반도체 소자의 트랜지스터.
  6. PMOS 영역 및 NMOS 영역을 갖는 반도체 기판;
    상기 반도체 기판 상의 게이트;
    상기 반도체 기판 내에 형성되고, 사이에 채널 영역을 갖는 소스/드레인 영역;
    상기 PMOS 영역의 상기 채널 영역 하부에 형성되고, 상기 반도체 기판보다 작은 격자 상수를 갖는 제1 에피택셜층; 및
    상기 NMOS 영역의 상기 채널 영역 하부에 형성되고, 상기 반도체 기판보다 큰 격자 상수를 갖는 제2 에피택셜층
    을 포함하여, 상기 PMOS 영역에는 PMOS 트랜지스터를 구비하고 상기 NMOS 영역에는 NMOS 트랜지스터를 구비하는
    반도체 소자의 트랜지스터.
  7. 제6항에 있어서,
    상기 반도체 기판은 Si 기판이고,
    상기 제1 에피택셜층은 SiC 에피택셜층인
    반도체 소자의 트랜지스터.
  8. 제6항에 있어서,
    상기 반도체 기판은 Si 기판이고,
    상기 제2 에피택셜층은 SiGe 에피택셜층인
    반도체 소자의 트랜지스터.
  9. 제3항 또는 제7항에 있어서,
    상기 SiC 에피택셜층의 C 함량은 2% 이하인
    반도체 소자의 트랜지스터.
  10. 제5항 또는 제8항에 있어서,
    상기 SiGe 에피택셜층의 Ge 함량은 50% 이하인
    반도체 소자의 트랜지스터.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체 기판은 표면 방향이 (100)인 Si 기판이고,
    상기 채널 영역은 <110> 방향으로 형성되는
    반도체 소자의 트랜지스터.
  12. 제2항 또는 제6항에 있어서,
    상기 PMOS 트랜지스터의 전면에 형성되는 압축 스트레스막
    을 더 포함하는 반도체 소자의 트랜지스터.
  13. 제12항에 있어서,
    상기 압축 스트레스막은, 압축 스트레스를 갖는 Si3N4막인
    반도체 소자의 트랜지스터.
  14. 제4항 또는 제6항에 있어서,
    상기 NMOS 트랜지스터의 전면에 형성되는 인장 스트레스막
    을 더 포함하는 반도체 소자의 트랜지스터.
  15. 제14항에 있어서,
    상기 인장 스트레스막은, 인장 스트레스를 갖는 Si3N4막인
    반도체 소자의 트랜지스터.
  16. 채널 예정 영역을 노출시키는 마스크 패턴을 이용하여 반도체 기판을 식각하여 리세스를 형성하는 단계;
    선택적 에피택셜 성장 공정을 수행하여 상기 리세스를 매립하는 에피택셜층 을 형성하되, 상기 반도체 기판과 다른 격자 상수를 갖는 에피택셜층을 형성하는 단계;
    상기 에피택셜층을 포함하는 상기 반도체 기판상에 에피택셜 반도체층을 형성하는 단계;
    상기 에피택셜 반도체층 상에 게이트를 형성하는 단계; 및
    상기 에피택셜 반도체층에, 사이에 채널 영역을 갖는 소스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 소자의 트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 트랜지스터는 PMOS 트랜지스터이고,
    상기 에피택셜층은, 상기 반도체 기판보다 작은 격자 상수를 갖는
    반도체 소자의 트랜지스터 제조 방법.
  18. 제17항에 있어서,
    상기 반도체 기판 및 상기 에피택셜 반도체층은 Si으로 이루어지고,
    상기 에피택셜층은 SiC 에피택셜층인
    반도체 소자의 트랜지스터 제조 방법.
  19. 제16항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터이고,
    상기 에피택셜층은, 상기 반도체 기판보다 큰 격자 상수를 갖는
    반도체 소자의 트랜지스터 제조 방법.
  20. 제19항에 있어서,
    상기 반도체 기판 및 상기 에피택셜 반도체층은 Si 기판이고,
    상기 에피택셜층은 SiGe 에피택셜층인
    반도체 소자의 트랜지스터 제조 방법.
  21. 제16항에 있어서,
    상기 에피택셜층의 두께는 상기 리세스의 깊이와 동일한 값을 갖는
    반도체 소자의 트랜지스터 제조 방법.
  22. 제16항에 있어서,
    상기 리세스 형성 단계 후에,
    수소 분위기에서 800℃ 이상으로 열처리를 수행하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  23. 제1 영역 및 제2 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 제1 영역의 채널 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 반도체 기판을 식각하여 제1 리세스를 형성하는 단계;
    선택적 에피택셜 성장 공정을 수행하여 상기 제1 리세스를 매립하는 제1 에피택셜층을 형성하는 단계;
    결과물의 전면에 캡핑막을 형성하는 단계;
    상기 제2 영역의 채널 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 캡핑막 및 상기 반도체 기판을 식각하여 제2 리세스를 형성하는 단계;
    선택적 에피택셜 성장 공정을 수행하여 상기 제2 리세스를 매립하는 제2 에피택셜층을 형성하는 단계;
    상기 캡핑막을 제거하는 단계;
    결과물의 전체 구조 상에 에피택셜 반도체층을 형성하는 단계;
    상기 에피택셜 반도체층 상에 게이트를 형성하는 단계; 및
    상기 에피택셜 반도체층에, 사이에 채널 영역을 갖는 소스/드레인 영역을 형성하는 단계
    를 포함하고,
    여기서, 상기 반도체 기판, 상기 제1 에피택셜층 및 상기 제2 에피택셜층은 서로 다른 격자 상수를 갖는
    반도체 소자의 트랜지스터 제조 방법.
  24. 제23항에 있어서,
    상기 제1 영역은 PMOS 영역이고,
    상기 제2 영역은 NMOS 영역이고,
    상기 제1 에피택셜층은, 상기 반도체 기판보다 작은 격자 상수를 갖고,
    상기 제2 에피택셜층은, 상기 반도체 기판보다 큰 격자 상수를 갖는
    반도체 소자의 트랜지스터 제조 방법.
  25. 제24항에 있어서,
    상기 반도체 기판 및 상기 에피택셜 반도체층은 Si으로 이루어지고,
    상기 제1 에피택셜층은 SiC 에피택셜층이고,
    상기 제2 에피택셜층은 SiGe 에피택셜층인
    반도체 소자의 트랜지스터 제조 방법.
  26. 제23항에 있어서,
    상기 제1 에피택셜층의 두께는 상기 제1 리세스의 깊이와 동일하고,
    상기 제2 에피택셜층의 두께는 상기 제2 리세스의 깊이와 동일한
    반도체 소자의 트랜지스터 제조 방법.
  27. 제23항에 있어서,
    상기 제1 리세스 형성 단계 또는 상기 제2 리세스 형성 단계 후에,
    수소 분위기에서 800℃ 이상으로 열처리를 수행하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  28. 제18항 또는 제25항에 있어서,
    상기 SiC 에피택셜층의 C 함량은 2% 이하인
    반도체 소자의 트랜지스터 제조 방법.
  29. 제20항 또는 제25항에 있어서,
    상기 SiGe 에피택셜층의 Ge 함량은 50% 이하인
    반도체 소자의 트랜지스터 제조 방법.
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