[go: up one dir, main page]

CN101055871B - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN101055871B
CN101055871B CN200710091796.6A CN200710091796A CN101055871B CN 101055871 B CN101055871 B CN 101055871B CN 200710091796 A CN200710091796 A CN 200710091796A CN 101055871 B CN101055871 B CN 101055871B
Authority
CN
China
Prior art keywords
storage node
node contact
active region
pad
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200710091796.6A
Other languages
English (en)
Other versions
CN101055871A (zh
Inventor
莲沼英司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Longitudinal Authorization Co ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN101055871A publication Critical patent/CN101055871A/zh
Application granted granted Critical
Publication of CN101055871B publication Critical patent/CN101055871B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提出了一种半导体存储器件，包括：多个有源区，在半导体衬底中以带状形成；多条字线，以相等的间隔排列以便与有源区交叉；多个单元接触部，包括在有源区中沿其纵向在中心部分形成的第一单元接触部，和沿纵向在两端处的每一端部形成的第二单元接触部；位线接触部，形成于第一单元接触部上；位线，对其布线使得在位线接触部上穿过；存储节点接触部，形成于第二单元接触部上；存储节点接触焊盘，形成于存储节点接触部上；以及存储电容器，形成于存储节点接触焊盘上。存储节点接触部的中心位置相对于第二单元接触部的中心位置沿规定方向偏移。存储节点接触焊盘的中心位置相对于存储节点接触部的中心位置沿规定方向偏移。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，更具体地，涉及一种DRAM(动态随机存取存储器)存储单元布局。
背景技术
在作为一种半导体存储器件的DRAM中，将由单独的晶体管和单独的电容器组成的存储单元设置在彼此交叉的字线和位线的交叉点。将DRAM存储单元中的布局系统分类为折叠位线系统和开放位线系统(参见日本未审公开专利申请No.2004-80009)。在折叠位线系统中，将与单独的读出放大器相连的两条位线在读出放大器处折叠，以便沿相同的方向布线，并且存储单元的最小理论面积是8F2(4F×2F)，其中，“F”是最小特征尺寸(字线间距的一半)。在开放位线系统中，对与单独的读出放大器相连的两条位线进行布线，以便在读出放大器两侧沿相反的方向延伸，并且存储单元的最小理论面积是6F2(2F×3F)。
图23A至23F示出了具有6F2的单元面积的传统DRAM的布局的示例。多个有源区13绕某一线路对称地形成(图23A)，并且对字线14沿Y方向以1F的间隔进行布线(图23B)。单元接触部18形成于有源区13的中部和端部(图23C)。位线接触部(未示出)直接形成在中部的单元接触部18上方，并且对位线进行布线以便以曲折的方式在位线接触部上沿X方向延伸，以便避免端部的单元接触部18(图23D)。存储节点接触部24形成于设置在有源区13的端部的单元接触部18上方(图23E)。将存储节点接触部24的中心位置从单元接触部18的中心位置偏移，从而将存储节点接触部24沿X方向设置为等间隔。同样将存储电容器28直接地形成于存储节点接触部24上方(图23F)。
日本未审公开专利申请No.2004-80009公开了一种集成电路存储元件的结构，其中将连接焊盘(landing pad)形成在接触栓和存储电容器之间。该集成电路存储元件包括：层间绝缘膜，形成于衬底上并且具有沿一个方向线性排列的许多存储节点接触孔；存储节点接触部，嵌入到存储节点接触孔中；绝缘膜，形成于层间绝缘膜上，并且具有沿一个方向非线形地排列的、并暴露出存储节点接触部的许多连接焊盘孔；连接焊盘，嵌入在连接焊盘孔中，并且与存储节点接触部相连；以及存储电容器，与连接焊盘相连。在该结构中，因为连接焊盘形成于接触栓和存储电容器之间，即使当将接触栓在平面上沿横向和纵向对齐，可以将存储电容器在该平面上以Z字形图案排列。
具有如图23A至23F所示的6F2的存储单元面积的传统DRAM的布局具有这样的区域：其中没有以平面上的Z字形的方式排列存储电容器，并且不可以将存储电容器排列成完美的Z字形排列。因此，不能以最大密度对存储电容器进行封装。
在日本未审公开专利申请No.2004-80009中公开的结构中，当将接触栓在平面上沿横向和纵向对齐时，只有通过将存储电容器排列成Z字形以便彼此偏移，可以将存储电容器排列成Z字形方式并且以最大密度进行封装。然而，在将接触栓最初沿横向和纵向以Z字形方式排列时，难以用最大密度对存储电容器进行封装。因为椭圆存储电容器在短轴方向的直径不足，难以增加电容器的电容。此外，当MIS(金属绝缘体硅)电容器的下电极包括HSG-Si(半球形颗粒多晶硅)时，不能充分地确保HSG阻塞裕度，并且存储电容器使用的柱形孔变为被HSG-Si阻塞。
发明内容
因此，本发明的目的在于提供一种半导体存储器件，其中可以将存储电容器以6F2布局的最大密度进行排列，并且可以充分地确保HSG阻塞裕度。
本发明的以上和其他目的可以通过一种半导体存储器件来实现，所述半导体存储器件包括：半导体衬底；多个有源区，在半导体衬底中以带状形成；多条字线，以相等的间隔排列以便与有源区交叉；多个单元接触部，包括在有源区中沿其纵向在中心部分形成的第一单元接触部，和沿纵向在两端处的每一端部形成的第二单元接触部；位线接触部，形成于第一单元接触部上；位线，对其布线使得在位线接触部上穿过；存储节点接触部，形成于第二单元接触部上；存储节点接触焊盘，形成于存储节点接触部上；以及存储电容器，形成于存储节点接触焊盘上，其中，存储节点接触部的中心位置相对于第二单元接触部的中心位置沿规定方向偏移，以及存储节点接触焊盘的中心位置相对于存储节点接触部的中心位置沿规定方向偏移。
根据本发明，可以高密度地排列存储电容器，并且充分地保证具有6F2单元布局的DRAM或其他半导体存储器件中的HSG阻塞裕度。
在本发明中，优选地，多个有源区沿相对于与字线交叉的X方向成规定角度的直线对齐，并且沿与字线平行的Y方向对齐，优选地规定角度是约18°。当将有源区沿与X方向夹角为约18°的直线对齐时，可以将两个单元接触部的中心位置之间的距离设定为X方向4F以及Y方向4/3F，并且当单元接触部形成于有源区的两端时，可以以6F2布局实现最佳的单元接触部布局。
在本发明中，优选地，将存储节点接触部的中心位置相对于第二单元接触部的中心位置向着相应的位线接触部进行偏移，并且优选地，相对于第二单元接触部的中心位置偏移使其沿X方向等间隔。从而可以将全部存储节点接触焊盘偏移相同的量，并且当以最大密度安排存储节点接触焊盘时，易于最终创建高精度、高密度布局的存储电容器。
在本发明中，优选地对于沿Y方向排列的多个有源区，以交替方式利用第一焊盘布局和第二焊盘布局，在第一焊盘布局中，将存储节点接触焊盘的位置沿接近相应的有源区的中心部分的方向进行偏移，以及在第二焊盘布局中，将存储节点接触焊盘的位置沿远离相应的有源区的中心部分的方向进行偏移。优选地，还对于在所述直线上排列的多个有源区，以交替方式利用第一焊盘布局和第二焊盘布局。在这种情况下，优选地，存储节点接触焊盘的偏移量沿X方向是3/4F以及沿Y方向是1/3F。以上述方式对存储节点接触焊盘进行偏移可以按照统一的Z字形图案排列存储节点接触焊盘，并且易于实现高精度、高密度布局的存储电容器。
附图说明
通过参考结合附图的本发明的以下详细描述，本发明的以上和其他目的、特征和优势将变得更加明显，其中：
图1是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成有源区13)的示意性平面图；
图2是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成字线14)的示意性平面图；
图3是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成侧壁15和硅外延层16))的示意性平面图；
图4是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成单元接触部18)的示意性平面图；
图5是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成位线接触部20)的示意性平面图；
图6是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成位线22)的示意性平面图；
图7是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成存储节点接触部24)的示意性平面图；
图8是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成存储节点接触焊盘26)的示意性平面图；
图9是示出了根据本发明优选实施例的DRAM 10的制造工艺顺序中的布局(具体地形成存储电容器28)的示意性平面图；
图10是沿图1的P-P线得到的示意性剖面图；
图11是沿图2的P-P线得到的示意性剖面图；
图12是沿图3的P-P线得到的示意性剖面图；
图13是沿图4的P-P线得到的示意性剖面图；
图14是沿图5的P-P线得到的示意性剖面图；
图15是沿图6的P-P线得到的示意性剖面图；
图16是沿图7的P-P线得到的示意性剖面图；
图17是沿图8的P-P线得到的示意性剖面图；
图18是沿图9的P-P线得到的示意性剖面图；
图19是示出了如图8所示布局的细节的示意性平面图；
图20是示出了如图8所示布局的细节的示意性平面图；
图21是示出了如图8所示布局的细节的示意性平面图；
图22是示出了如图8所示布局的细节的示意性平面图；以及
图23A是示出了具有6F2的单元面积的传统DRAM的布局示例的示意性平面图；
图23B是示出了具有6F2的单元面积的传统DRAM的布局示例的示意性平面图；
图23C是示出了具有6F2的单元面积的传统DRAM的布局示例的示意性平面图；
图23D是示出了具有6F2的单元面积的传统DRAM的布局示例的示意性平面图；
图23E是示出了具有6F2的单元面积的传统DRAM的布局示例的示意性平面图；以及
图23F是示出了具有6F2的单元面积的传统DRAM的布局示例的示意性平面图。
具体实施方式
现在将参考附图详细描述本发明的优选实施例
图1至图9是示出了在作为本发明的半导体存储器件的实施例的DRAM 10的制造工艺的顺序中的布局的示意性平面图。图10至图18分别是沿图1至图9的P-P线得到的示意性剖面图。
在制造半导体存储器件10时，首先通过STI(浅沟隔离)或另一种方法在如图1至10所示的硅衬底11上形成场氧化膜(元件分离区)12，从而形成多个有源区13。有源区13是具有规定长度的实质带状区域，并且多个有源区13沿其纵向形成直线。有源区13的纵向与X方向夹角为约18°，其中X方向是与在下文中所述的字线的布线方向正交的方向。当有源区与处于与X方向约18°的角度的直线对齐时，可以在形成如下文所述的单元接触部时，将在有源区两端端部处形成的两个单元接触部的中心位置之间的距离的X方向分量设定为4F，并且可以将Y方向分量设定为4/3F。因此，可以以6F2的布局来实现最佳单元接触部布局。当字线的布线方向是Y方向时，将有源区13沿Y方向以相等的间隔排列。有源区13的宽度是约1F(其中，F是最小特征尺寸)，并且长度是约5.1F。将沿Y方向相邻的有源区13的中心之间的距离设定为2F。
如图2和图11所示，然后多条字线14形成于形成有源区13的硅衬底11上。字线14沿Y方向布线，并且将字线14的宽度和相邻字线14、14之间的间隔设定为1F。两条字线14L、14R在单独的有源区13中交叉。一条字线14L穿过有源区13的中部和一个端部之间，以及另一条字线14R穿过有源区13的中部和另一个端部之间。三条字线14之一不与有源区13交叉，并且是实际不起字线作用的虚拟字线14D。在形成字线14时，首先将栅极氧化膜14a形成于有源区13的整个表面上，随后将通过依次层叠多晶硅膜、硅化钨膜、氮化钨膜和钨膜形成的导电膜14b形成于栅极氧化膜14a上，然后形成由氮化硅组成的栅极帽绝缘膜14c。然后通过以线形方式使多层膜形成图案来形成字线14。
如图3和图12所示，然后将侧壁15形成于字线14的两侧，并将硅外延层16形成于有源区13的暴露部分中。侧壁15通过以下工艺来形成：将具有约26nm厚度的氮化硅膜形成于衬底的整个表面上，然后对氮化硅膜进行回蚀。然后对作为暴露部分的有源区13的端部和中部外延生长，并形成硅外延层16。优选地，硅外延层16的宽度是约60nm，其沿Y方向的宽度是约168nm，以及沿Y方向相邻的硅外延层16、16之间的分离裕度是约30nm。
如图4和图13所示，将单元接触部18形成于有源区13中心部分和两端处部分的上方。通过以下工艺形成单元接触部18：其中将由具有规定厚度的BPSG(硼磷硅酸盐玻璃)组成的层间绝缘膜17形成于衬底的整个表面上，将穿过层间绝缘膜17的接触孔形成于有源区13中心部分和两端处的部分中，并将DOPOS(掺杂多聚硅)或另一种导电材料填充到接触孔中。通过使用抗蚀剂掩模的光刻和刻蚀来形成接触孔。单元接触部18通过以下工艺形成：将DOPOS沉积到衬底的整个表面上，包括接触孔的内部，然后用CMP对DOPOS进行抛光以便仅保留于接触孔的内部。
将在有源区13的两端的位置处形成的单元接触部18b、18b的中心部分之间的距离的X方向分量设定为4F，并将Y方向分量设定为4/3F。将在有源区13的中心部分中形成的单元接触部18a设置在两个端部的单元接触部18b、18b之间的中间位置。沿Y方向相邻的单元接触部18、18的中心之间的距离是2F。优选地，单元接触部18的顶部直径是约140nm，底部直径是约93nm。
如图5和图14所示，将位线接触部20形成于在每一个有源区13的中心部分中形成的单元接触部(在下文中称作第一单元接触部)上方。通过以下工艺形成位线接触部20：将有具有规定厚度的BPSG组成的层间绝缘膜19形成于衬底的整个表面上，并将穿过层间绝缘膜19的接触孔形成于第一单元接触部18a的上方，随后将钨或另一个导电材料填充到接触孔中。位线接触部20的中心位置与第一单元接触部18a的中心位置重合。通过使用抗蚀剂掩模的光刻和刻蚀工艺来形成接触孔。位线接触部20通过以下工艺形成：将钨沉积到衬底的整个表面上，包括接触孔的内部，然后用CMP对钨进行抛光以便仅保留于接触孔的内部。
因为在这里位线接触部20的中心位置与第一单元接触部18a的中心位置重合，沿Y方向相邻的两个位线接触部20、20的中心之间的距离是2F。优选地，位线接触部20的顶部直径(直径)是约120nm，以及底部直径(直径)是约93nm。
如图6和图15所示，然后沿Y方向对多条位线22进行布线。位线22经过位线接触部22上方，并且以曲折的方式进行部线，以便不会位于在有源区13的两端处的部分中形成的单元接触部(在下文中称作第二单元接触部)18b的上方。通过以下工艺形成位线22：将氮化钨膜22a和钨膜22b通过溅射顺序地沉积到衬底的整个表面上，其后使用氮化硅膜或其他硬掩模对所述膜进行刻蚀。从而可以形成线宽充分小于最小特征尺寸F的位线22，并且可以充分地维持与位线接触部20相背离的裕度。沿Y方向相邻的位线22之间的最宽距离是2F，最窄距离是1.9F。将位线22的曲折的宽度设定为2/3F，以及将针对曲折的折叠角设定为约18°，以便与有源区13的倾斜相同。因此，位线22具有与有源区13平行地延伸的部分。
如图7和图16所示，将存储节点接触部24形成于第二单元接触部18b上方。在形成存储节点接触部24时，将由具有规定厚度的氧化硅膜组成的层间绝缘膜23形成于衬底的整个表面上，并形成椭圆形接触孔以便穿过第二单元接触部18b上方的层间绝缘膜23。然后通过以下工艺形成存储节点接触部24：将DOPOS或另一个导电材料沉积到衬底的整个表面上，包括接触孔的内部，然后用CMP对导电材料进行抛光以便仅保留于接触孔的内部。存储节点接触部24的中心位置不与第二单元接触部18b的中心位置重合，而是向相应的有源区13的中心位置沿X方向偏移了0.5F。结果，存储节点接触部24沿X方向以相等的间隔排列。沿Y方向相邻的两个存储节点接触部24、24之间的中心之间的距离是2.0F，以及沿倾斜的方向相邻的两个存储节点接触部24、24的中心之间的另一个距离是约3.07F。优选地，存储节点接触部24的底部直径的短轴和长轴分别是70nm和120nm，并且顶部直径的短轴和长轴分别是97nm和138nm。
如图8和图17所示，将椭圆存储节点接触焊盘26形成于存储节点接触部24上方。通过将DOPOS或另一种导电材料沉积到层间绝缘膜23和存储节点接触部24上，然后通过使用抗蚀剂掩模对导电材料进行刻蚀，来形成存储节点接触焊盘26。在如图7和图16所示阶段，可以通过以下工艺同时地形成存储节点接触焊盘26和存储节点接触部24：形成通过层间绝缘膜23的接触孔，在整个表面上形成DOPOS以便填充接触孔，然后使用由针对存储节点接触焊盘的图案组成的抗蚀剂掩模执行刻蚀。存储节点接触焊盘26的面积比存储节点接触24部的面积宽，并且将其短轴和长轴的长度分别设定为135nm和170nm。此时，存储节点接触焊盘26的中心位置不与存储节点接触部24的中心位置重合，并且将其进一步地偏移到存储节点接触部24的中心位置的内部(沿靠近相应的有源区13的中心部分的方向)或外部(沿远离相应的有源区13的中心部分的方向)。
存储节点接触焊盘26的布局是第一焊盘布局和第二焊盘布局的组合，在第一焊盘布局中，将与相同的有源区相对应的两个存储节点接触焊盘26沿靠近有源区13的中心部分的方向进行偏移(向内部)，在第二焊盘布局中，将与相同的有源区相对应的两个存储节点接触焊盘26沿远离有源区13的中心部分的方向进行偏移(向外部)。针对沿Y方向排列的多个有源区13，以交替的方式来利用第一焊盘布局和第二焊盘布局。例如，在沿Y方向连续的图8的第一、第二、和第三有源区13A至13C中，基于第一有源区13A的存储节点焊盘26、26具有偏移到内部的第一焊盘布局，基于第二有源区13B的存储节点接触焊盘26、26具有偏移到外部的第二焊盘布局；以及基于第三有源区13C的存储节点接触焊盘26、26具有偏移到内部的第一焊盘布局。
在如上所述的第一和第二焊盘布局中，将存储节点接触焊盘26的中心位置沿倾斜的方向偏移。换句话说，偏移方向具有X方向分量和Y方向分量。在第一焊盘布局的情况下，相对于X方向，将存储节点接触焊盘26的中心位置沿靠近相应的有源区的中心部分的方向偏移3/4F，以及相对于Y方向，将其沿远离相应的有源区13的中心部分的方向偏移1/3F。在第二焊盘布局的情况下，相对于X方向，将存储节点接触焊盘26的中心位置沿远离相应的有源区13的中心部分的方向偏移3/4F，以及相对于Y方向，将其沿远离相应的有源区13的中心部分的方向偏移1/3F。从而将沿X方向相邻的两个存储节点接触焊盘26的中心之间的距离设定为3F，并将沿Y方向排列存储节点接触焊盘26的间隔设定为2F。此时，沿倾斜的方向相邻的两个存储节点接触焊盘26之间的距离是2.5F。
图19至图22是示出了如图8所示的布局的细节的示意性平面图。
如图19所示，在沿Y方向连续的有源区13A至13C中，在有源区13A的一端形成的第一存储节点接触焊盘26a和在有源区13B的一端形成的第二存储节点接触焊盘26b之间的位置关系与分别在有源区13的端部形成的第三和第四存储节点接触焊盘26c和26d之间的位置关系相同。第一存储节点接触焊盘26a和第三存储节点焊盘26c之间的位置关系与第二存储节点接触焊盘26b和第四存储节点接触焊盘26d之间的位置关系也相同。具体地，将第一和第二存储节点接触焊盘26a、26b的中心位置之间的距离L11、第二和第四存储节点接触焊盘26b、26d的中心位置之间的距离L12、第四和第三存储节点接触焊盘26d、26c的中心位置之间的距离L13、以及第三和第一存储节点接触焊盘26c、26a的中心位置之间的距离L14全部设定为相等，并且连续地连接这些中心位置点的线形成菱形。从另一角度看，沿X方向连接第二存储节点接触焊盘26b的中心位置和第三存储节点接触焊盘26c的中心位置的线段与沿Y方向连接第一存储节点接触焊盘26a的中心位置和第四存储节点接触焊盘26d的中心位置的线段彼此正交，并且一条线段通过另一条线段的中点。
如图20所示，在沿Y方向连续的有源区13F至13H中，以及在沿纵向与有源区13G相邻的有源区13B中，在有源区13F的一端形成的第一存储节点接触焊盘26e和在有源区13G的一端形成的第二存储节点接触焊盘26f之间的位置关系与在有源区13B的一端形成的第三存储节点接触焊盘26b和在有源区13H的一端形成的第四存储节点接触焊盘26g之间的位置关系相同。第一存储节点接触焊盘26e和第三存储节点接触焊盘26b之间的位置关系与第二存储节点接触焊盘26f和第四存储节点接触焊盘26g之间的位置关系也相同。具体地，将第一和第二存储节点接触焊盘26e、26f的中心位置之间的距离L21、第二和第四存储节点接触焊盘26f、26g的中心位置之间的距离L22、第四和第三存储节点接触焊盘26g、26b的中心位置之间的距离L23、以及第三和第一存储节点接触焊盘26b、26e的中心位置之间的距离L24全部设定为相等，并且连续地连接这些中心位置点的线形成与如图19所示的相同的菱形。从另一角度看，沿X方向连接第二存储节点接触焊盘26b的中心位置和第三存储节点接触焊盘26f的中心位置的线段与沿Y方向连接第一存储节点接触焊盘26e的中心位置和第四存储节点接触焊盘26g的中心位置的线段彼此正交，并且一条线段通过另一条线段的中点。
如图21所示，在沿Y方向连续的有源区13B和13C中，以及在沿的纵向与有源区13C相邻的有源区13H中，在有源区13C的一端形成的第一存储节点接触焊盘26c和在有源区13C的另一端形成的第二存储节点接触焊盘26d之间的位置关系与在有源区13B的一端形成的第三存储节点接触焊盘26b和在有源区13H的一端形成的第四存储节点接触焊盘26g之间的位置关系相同。第一存储节点接触焊盘26c和第三存储节点接触焊盘26b之间的位置关系与第二存储节点接触焊盘26d和第四存储节点接触焊盘26g之间的位置关系也相同。具体地，将第一和第二存储节点接触焊盘26c、26d的中心位置之间的距离L34、第三和第四存储节点接触焊盘26b、26g的中心位置之间的距离L32设定为相等；并将第一和第三存储节点接触焊盘26c、26b的中心位置之间的距离L31、以及第二和第四存储节点接触焊盘26d、26g的中心位置之间的距离L33设定为相等。并且连续地连接这些中心位置点的线形成平行四边形。
如图22所示，在沿Y方向连续的有源区13A和13B中，以及在沿纵向与有源区13A相邻的有源区13F中，以及在沿Y方向与有源区13F相邻、并且沿纵向与有源区13B相邻的有源区13G中，在有源区13A的一端形成的第一存储节点接触焊盘26a和在有源区13B的一端形成的第二存储节点接触焊盘26b之间的位置关系与在有源区13F的一端形成的第三存储节点接触焊盘26e和在有源区13G的一端形成的第四存储节点接触焊盘26f之间的位置关系相同。第一存储节点接触焊盘26a和第三存储节点接触焊盘26e之间的位置关系与第二存储节点接触焊盘26b和第四存储节点接触焊盘26f之间的位置关系也相同。具体地，将第一和第二存储节点接触焊盘26a、26d的中心位置之间的距离L44、第三和第四存储节点接触焊盘26e、26g的中心位置之间的距离L42设定为相等；并将第一和第三存储节点接触焊盘26a、26e的中心位置之间的距离L41、以及第二和第四存储节点接触焊盘26b、26f的中心位置之间的距离L43设定为相等。并且连续地连接这些中心位置点的线形成与如图21所示相同的平行四边形。
当将存储节点接触焊盘26如上所述地布置时，存储节点接触焊盘26在衬底的整个表面形成统一的Z字形图案。
然后将存储电容器28形成于存储节点接触焊盘26上方，如图9和图18所示。存储电容器28通过以下工艺形成：将层间绝缘膜27形成于衬底的整个表面上，以及将穿过层间绝缘膜27的柱形孔形成于存储节点接触焊盘26上方，其后，将下电极、电容器绝缘膜和上电极顺序沉积在柱形孔中。在本实施例中，优选地，存储电容器28中的下电极包括HSG-Si。HSG-Si的使用能够使刷新特性显著提高，这是因为由于电极的表面积增加。因为存储电容器28的中心位置与存储节点接触焊盘26的中心位置重合，沿X方向相邻的两个存储电容器28(以及存储节点接触焊盘26)的中心之间的距离是3.0F，以及沿倾斜方向相邻的两个柱形存储电容器28、28的中心之间的另一个距离是2.5F。优选地，柱形孔的底部直径的短轴和长轴分别是86nm和124nm，以及顶部直径的短轴和长轴分别是143nm和181nm。
根据如上所述的本发明，可以通过将存储节点接触部的中心位置从单元接触部的中心位置偏移以创建存储节点接触部的等间隔Z字形布局，然后还将存储节点接触焊盘的中心位置从存储节点接触部的中心位置偏移以创建存储节点接触焊盘的等间隔Z字形布局，来实现最大密度的存储电容器排列。另外，因为存储节点电容器沿短轴的间距比传统布局的长，可以增加存储电容器的电容并且扩大HSG阻塞裕度。
上面已经解释了本发明的优选实施例，但是本发明不局限于此。在本发明要点范围内的多种修改是可以的，并且清楚的是这些修改也包括在本发明的范围内。
例如，在上述实施例中存储电容器28是柱形的，但是存储电容器的形状不局限于柱形，可以是筒型、冠型、或其他形状。
在上述实施例中还通过使用氮化硅膜或其他硬掩模形成位线21，但是可以使用镶嵌(damascene)工艺或其他超精细机械加工技术形成具有充分小的沟槽宽度的位线21。
在上述实施例中描述了在下电极使用HSG-Si的MIS晶体管的示例，但是还可以将本发明应用于MIM(金属绝缘体金属)电容器。在MIM电容器的情况下，可以通过使用氮化钛或另一种金属材料的CVD方法形成下电极、以及通过使用氧化铝或氧化铪的ALD方法形成绝缘膜，来获得比使用HSG-Si的MIS电容器更高的电容。可以在形成存储节点接触部和存储节点接触焊盘的同时形成由氮化钛等形成的下电极，并且可以在通过硅的嵌入形成存储节点接触部之后形成由氮化钛组成的存储节点接触焊盘。然而，在任何情况下，硅化钛必须形成于氮化钛和氮化钛下面的硅之间的界面中。

Claims (25)

1.一种半导体存储器件，包括：
半导体衬底；
多个有源区，在半导体衬底中以带状形成；
多条字线，以相等的间隔排列以便与有源区交叉；
多个单元接触部，包括在有源区中沿其纵向在中心部分形成的第一单元接触部，和沿纵向在两端处的每一端部形成的第二单元接触部；
位线接触部，形成于第一单元接触部上；
位线，对其布线使得在位线接触部上穿过；
存储节点接触部，形成于第二单元接触部上；
存储节点接触焊盘，形成于存储节点接触部上；以及
存储电容器，形成于存储节点接触焊盘上，
其中，存储节点接触部的中心位置相对于第二单元接触部的中心位置沿规定方向偏移，以及存储节点接触焊盘的中心位置相对于存储节点接触部的中心位置沿规定方向偏移。
2.如权利要求1所述的半导体存储器件，其中，优选地，多个有源区沿相对于与字线交叉的X方向成规定角度的直线对齐，并且沿与字线平行的Y方向对齐。
3.如权利要求2所述的半导体存储器件，其中，优选地，所述规定角度是约18°。
4.如权利要求1所述的半导体存储器件，其中，将存储节点接触部的中心位置相对于第二单元接触部的中心位置向着相应的位线接触部偏移。
5.如权利要求4所述的半导体存储器件，其中，将存储节点接触部的中心位置相对于第二单元接触部的中心位置沿X方向进行偏移。
6.如权利要求5所述的半导体存储器件，其中，对存储节点接触部的中心位置进行偏移使其沿X方向等间隔。
7.如权利要求2所述的半导体存储器件，其中，对于沿Y方向排列的多个有源区，以交替方式利用第一焊盘布局和第二焊盘布局，在第一焊盘布局中，将存储节点接触焊盘的位置沿接近相应的有源区的中心部分的方向进行偏移，以及在第二焊盘布局中，将存储节点接触焊盘的位置沿远离相应的有源区的中心部分的方向进行偏移。
8.如权利要求2所述的半导体存储器件，其中，对于在所述直线上排列的多个有源区，以交替方式利用第一焊盘布局和第二焊盘布局，在第一焊盘布局中，将存储节点接触焊盘的位置沿接近相应的有源区的中心部分的方向进行偏移，以及在第二焊盘布局中，将存储节点接触焊盘的位置沿远离相应的有源区的中心部分的方向进行偏移。
9.如权利要求2所述的半导体存储器件，其中，存储节点接触焊盘的偏移量为沿X方向3/4F，沿Y方向1/3F。
10.如权利要求2所述的半导体存储器件，其中，将沿X方向相邻的两个存储节点接触焊盘的中心之间的距离设定为3F，以及将存储节点接触焊盘沿Y方向排列的间隔设定为2F。
11.如权利要求2所述的半导体存储器件，其中，有源区包括沿Y方向连续的第一、第二和第三有源区，并且
在第一有源区的一端形成的第一存储节点接触焊盘和在第二有源区的一端形成的第二存储节点接触焊盘之间的位置关系与在第三有源区的各端形成的第三和第四存储节点接触焊盘之间的位置关系相同。
12.如权利要求11所述的半导体存储器件，其中，第一存储节点接触焊盘和第三存储节点接触焊盘之间的位置关系与第二存储节点接触焊盘和第四存储节点接触焊盘之间的位置关系相同。
13.如权利要求2所述的半导体存储器件，其中，有源区包括沿Y方向连续的第一、第二和第三有源区，以及沿纵向与第二有源区相邻的第四有源区，并且
在第一有源区的一端形成的第一存储节点接触焊盘和在第四有源区的一端形成的第二存储节点接触焊盘之间的位置关系与在第二有源区的一端形成的第三存储节点接触焊盘和在第三有源区的一端形成的第四存储节点接触焊盘之间的位置关系相同。
14.如权利要求13所述的半导体存储器件，其中，第一存储节点焊盘和第二存储节点接触焊盘之间的位置关系与第三存储节点接触焊盘和第四存储节点接触焊盘之间的位置关系相同。
15.如权利要求11所述的半导体存储器件，其中，将第一和第二存储节点接触焊盘的中心位置之间的距离、第二和第四存储节点接触焊盘的中心位置之间的距离、第四和第三存储节点接触焊盘的中心位置之间的距离、以及第三和第一存储节点接触焊盘的中心位置之间的距离全部设定为相等。
16.如权利要求11所述的半导体存储器件，其中，连续地连接第一、第二、第三和第四存储节点接触焊盘的中心位置点的线形成菱形。
17.如权利要求2所述的半导体存储器件，其中，有源区包括沿Y方向连续的第一和第二有源区，以及沿纵向与第一有源区相邻的第三有源区，并且
在第一有源区的两端形成的第一和第二存储节点接触焊盘之间的位置关系与在第二有源区的一端形成的第三存储节点接触焊盘和在第三有源区的一端形成的第四存储节点接触焊盘之间的位置关系相同。
18.如权利要求2所述的半导体存储器件，其中，有源区包括沿Y方向连续的第一和第二有源区，沿纵向与第一有源区相邻的第三有源区，以及沿纵向与第二有源区相邻并且沿Y方向与第三有源区相邻的第四有源区，并且
在第一有源区的一端形成的第一存储节点接触焊盘和在第二有源区的一端形成的第二存储节点接触焊盘之间的位置关系与在第三有源区的一端形成的第三存储节点接触焊盘和在第四有源区的一端形成的第四存储节点接触焊盘之间的位置关系相同。
19.如权利要求17或18所述的半导体存储器件，其中，第一存储节点接触焊盘和第三存储节点接触焊盘之间的位置关系与第二存储节点接触焊盘和第四存储节点接触焊盘之间的位置关系相同。
20.如权利要求17所述的半导体存储器件，其中，连续地连接第一、第二、第三和第四存储节点接触焊盘的中心位置点的线形成平行四边形。
21.如权利要求3所述的半导体存储器件，其中，位线具有与所述直线平行延伸的部分。
22.一种半导体存储器件，包括：
半导体衬底；
在半导体衬底中形成的多个有源区，所述有源区沿第一方向的直线排列；
沿第一方向彼此平行延伸的第一和第二字线，每条第一和第二字线与每个有源区交叉，从而每个有源区包括第一和第二字线之间的中心部分以及中心部分两侧的第一和第二端部；
多个第一单元接触部，每个第一单元接触部被形成为与相关的一个有源区的中心部分相接触；
多个第二单元接触部，每个第二单元接触部与有源区的第一和第二端部中相关的一个相接触；
多个位线接触部，分别形成于第一单元接触部上；
多条位线，对其布线使得分别在位线接触部上穿过；
多个存储节点接触部，每个存储节点接触部与相关的一个第二单元接触部相接触；
多个存储节点接触焊盘，每个存储节点接触焊盘形成在存储节点接触部中相关的一个上；以及
多个存储电容器，每个存储电容器形成于存储节点接触焊盘中相关的一个上，
其中，在每个奇数序号的有源区中，存储节点接触焊盘沿接近相应有源区的中心部分的方向进行偏移，从而与所述中心部分之间具有第一间隔，并且
在每个偶数序号的有源区中，存储节点接触焊盘沿远离相应有源区的中心部分的方向进行偏移，从而与所述中心部分之间具有大于第一间隔的第二间隔。
23.如权利要求22所述的半导体存储器件，其中，每个有源区和与所述第一方向正交的第二方向成规定角度的夹角。
24.如权利要求23所述的半导体存储器件，所述规定角度是约18°。
25.如权利要求22所述的半导体存储器件，其中每个存储节点接触部的中心从相关的一个第二单元接触部的中心偏移，每个存储节点接触焊盘的中心从相关的一个存储节点接触部的中心偏移。
CN200710091796.6A 2006-04-13 2007-04-11 半导体存储器件 Active CN101055871B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006111009A JP5694625B2 (ja) 2006-04-13 2006-04-13 半導体記憶装置
JP2006-111009 2006-04-13
JP2006111009 2006-04-13

Publications (2)

Publication Number Publication Date
CN101055871A CN101055871A (zh) 2007-10-17
CN101055871B true CN101055871B (zh) 2011-06-15

Family

ID=38604028

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710091796.6A Active CN101055871B (zh) 2006-04-13 2007-04-11 半导体存储器件

Country Status (4)

Country Link
US (3) US8093724B2 (zh)
JP (1) JP5694625B2 (zh)
CN (1) CN101055871B (zh)
TW (1) TWI355736B (zh)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649313B1 (ko) * 2005-12-29 2006-11-24 동부일렉트로닉스 주식회사 반도체 소자의 이중 금속배선 및 그 제조 방법
TWI340435B (en) * 2007-07-11 2011-04-11 Nanya Technology Corp Dynamic random access memory with electrostatic discharge structure and method for manufacturing the same
CN101990636A (zh) 2008-04-09 2011-03-23 株式会社尼康 表面检查方法和表面检查装置
JP5693809B2 (ja) 2008-07-04 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
JP2010123664A (ja) 2008-11-18 2010-06-03 Elpida Memory Inc 不揮発性メモリ装置
JP5679628B2 (ja) 2008-12-16 2015-03-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
JP2010161173A (ja) * 2009-01-07 2010-07-22 Renesas Electronics Corp 半導体記憶装置
KR101565797B1 (ko) * 2009-02-16 2015-11-05 삼성전자주식회사 콘택 플러그를 포함하는 반도체 장치
JP2010232408A (ja) 2009-03-27 2010-10-14 Elpida Memory Inc 半導体装置及びその製造方法
KR101616044B1 (ko) * 2009-07-03 2016-04-28 삼성전자주식회사 무전해 도금에 의해 형성된 랜딩 패드를 포함한 반도체 소자
KR101179265B1 (ko) * 2009-09-14 2012-09-03 에스케이하이닉스 주식회사 반도체 소자의 스토리지노드 전극 형성방법
CN102024809B (zh) * 2009-09-15 2013-05-08 中芯国际集成电路制造(上海)有限公司 具有电容器结构的集成电路器件及其制作方法
CN102456396A (zh) * 2010-10-26 2012-05-16 中国科学院上海微系统与信息技术研究所 相变存储阵列的位线结构
JP5621541B2 (ja) * 2010-11-19 2014-11-12 ソニー株式会社 記憶装置
KR101168391B1 (ko) 2010-12-17 2012-07-25 에스케이하이닉스 주식회사 반도체 소자
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012248686A (ja) * 2011-05-27 2012-12-13 Elpida Memory Inc 半導体装置及びその製造方法
KR101883294B1 (ko) 2012-03-28 2018-07-30 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
JP2014022388A (ja) 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
TWI488288B (zh) * 2012-11-07 2015-06-11 Inotera Memories Inc 半導體佈局結構
KR102071528B1 (ko) * 2013-08-12 2020-03-02 삼성전자주식회사 일체형의 지지대를 구비한 반도체 소자
KR102079283B1 (ko) * 2013-10-15 2020-02-19 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
KR102185661B1 (ko) * 2014-02-07 2020-12-02 삼성전자주식회사 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
JP2015211108A (ja) * 2014-04-25 2015-11-24 ルネサスエレクトロニクス株式会社 半導体装置
KR102214506B1 (ko) 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
US9704871B2 (en) 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
JP2016066775A (ja) 2014-09-18 2016-04-28 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
CN105720059B (zh) * 2014-12-02 2018-09-14 华邦电子股份有限公司 动态随机存取存储器
JP6664155B2 (ja) * 2015-06-11 2020-03-13 株式会社ミツトヨ 光学式エンコーダ
CN106783743B (zh) * 2015-11-23 2019-07-26 华邦电子股份有限公司 存储器装置及其制造方法
CN107093604A (zh) * 2017-04-27 2017-08-25 睿力集成电路有限公司 动态随机存取存储器及其制造方法
US10217748B2 (en) * 2017-05-25 2019-02-26 Winbond Electronics Corp. Dynamic random access memory and method of manufacturing the same
KR102411071B1 (ko) 2017-05-29 2022-06-21 삼성전자주식회사 반도체 장치
CN107706180A (zh) * 2017-10-20 2018-02-16 睿力集成电路有限公司 存储器及其制备方法、半导体器件
CN109698193B (zh) * 2017-10-24 2024-02-09 长鑫存储技术有限公司 一种半导体存储器的阵列结构
CN107845633B (zh) * 2017-10-30 2023-05-12 长鑫存储技术有限公司 存储器及其制造方法
US10692872B2 (en) * 2017-12-12 2020-06-23 Varian Semiconductor Equipment Associates, Inc. Device structure for forming semiconductor device having angled contacts
CN108831884A (zh) * 2018-06-08 2018-11-16 长鑫存储技术有限公司 存储器结构及其制备方法
KR102581399B1 (ko) 2018-11-02 2023-09-22 삼성전자주식회사 반도체 메모리 소자
CN111446236B (zh) * 2019-01-16 2023-08-08 中芯国际集成电路制造(上海)有限公司 带状单元版图及存储器版图、带状单元结构及存储器
US11107785B2 (en) * 2019-09-25 2021-08-31 Nanya Technology Corporation Semiconductor device with a plurality of landing pads and method for fabricating the same
KR102787841B1 (ko) 2019-10-21 2025-03-31 삼성전자주식회사 반도체 메모리 소자
KR102760058B1 (ko) * 2019-12-30 2025-01-24 에스케이하이닉스 주식회사 메모리 장치 및 그 제조 방법
US20230386842A1 (en) * 2020-03-06 2023-11-30 Nanya Technology Corporation Semiconductor device structure and method for preparing the same
CN114141773A (zh) * 2020-05-28 2022-03-04 福建省晋华集成电路有限公司 动态随机存取内存结构
CN111900169A (zh) * 2020-08-06 2020-11-06 无锡拍字节科技有限公司 具有椭圆形电容单元阵列的存储器及其制造方法
CN113540094B (zh) * 2021-07-15 2024-11-12 芯盟科技有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396096B1 (en) * 2000-06-21 2002-05-28 International Business Machines Corporation Design layout for a dense memory cell structure
CN1495906A (zh) * 2002-07-08 2004-05-12 ���ǵ�����ʽ���� 具有侧向偏移存储节点的动态随机存取存储器单元及其制造方法
CN1713383A (zh) * 2004-06-25 2005-12-28 精工爱普生株式会社 半导体装置、铁电存储器及半导体装置的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792211B2 (ja) * 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
JP3137185B2 (ja) * 1998-04-09 2001-02-19 日本電気株式会社 半導体記憶装置
US6211544B1 (en) * 1999-03-18 2001-04-03 Infineon Technologies North America Corp. Memory cell layout for reduced interaction between storage nodes and transistors
JP3902369B2 (ja) * 1999-12-27 2007-04-04 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP4150154B2 (ja) * 2000-08-21 2008-09-17 株式会社ルネサステクノロジ 半導体集積回路装置
KR100480601B1 (ko) * 2002-06-21 2005-04-06 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100505656B1 (ko) * 2002-12-10 2005-08-04 삼성전자주식회사 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법
KR100532435B1 (ko) 2003-05-15 2005-11-30 삼성전자주식회사 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자및 그 제조방법
KR100555564B1 (ko) * 2004-03-31 2006-03-03 삼성전자주식회사 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
JP4729861B2 (ja) * 2004-04-02 2011-07-20 株式会社日立製作所 半導体記憶装置
US7547936B2 (en) * 2004-10-08 2009-06-16 Samsung Electronics Co., Ltd. Semiconductor memory devices including offset active regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396096B1 (en) * 2000-06-21 2002-05-28 International Business Machines Corporation Design layout for a dense memory cell structure
CN1495906A (zh) * 2002-07-08 2004-05-12 ���ǵ�����ʽ���� 具有侧向偏移存储节点的动态随机存取存储器单元及其制造方法
CN1713383A (zh) * 2004-06-25 2005-12-28 精工爱普生株式会社 半导体装置、铁电存储器及半导体装置的制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平10-84091A 1998.03.31

Also Published As

Publication number Publication date
JP2007287794A (ja) 2007-11-01
JP5694625B2 (ja) 2015-04-01
TW200802810A (en) 2008-01-01
US20070241380A1 (en) 2007-10-18
TWI355736B (en) 2012-01-01
CN101055871A (zh) 2007-10-17
US8093724B2 (en) 2012-01-10
US8378499B2 (en) 2013-02-19
US20120132972A1 (en) 2012-05-31
USRE47240E1 (en) 2019-02-12

Similar Documents

Publication Publication Date Title
CN101055871B (zh) 半导体存储器件
US8507980B2 (en) Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices
US7582925B2 (en) Integrated circuit devices including insulating support layers
US5747844A (en) Dynamic semiconductor memory device with higher density bit line/word line layout
US11195837B2 (en) Semiconductor devices including support patterns
CN108428702A (zh) 动态随机存取存储器的制造方法
KR101102764B1 (ko) 반도체 소자의 레이아웃 및 반도체 소자의 형성방법
US6917067B2 (en) Semiconductor memory device and method of manufacturing the same
US9087729B2 (en) Semiconductor devices including unitary supports
US20040004257A1 (en) Dynamic random access memory cells having laterally offset storage nodes, and fabrication methods thereof
JP4663244B2 (ja) ストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法
US20090073736A1 (en) Semiconductor device having storage nodes on active regions and method of fabricating the same
CN109698193B (zh) 一种半导体存储器的阵列结构
KR100435412B1 (ko) 반도체 장치 및 그 제조 방법
KR20040094068A (ko) 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법
JP3137185B2 (ja) 半導体記憶装置
US9461162B2 (en) Semiconductor integrated circuit device having reduced unit cell area
JP2011023652A (ja) 半導体記憶装置
CN107680963A (zh) 动态随机存取存储器阵列及其版图结构、制作方法
KR100630683B1 (ko) 6ｆ2 레이아웃을 갖는 디램 소자
KR101168559B1 (ko) 반도체 소자의 레이아웃 및 반도체 소자의 형성방법
US7888724B2 (en) Capacitors for semiconductor memory devices
KR101128902B1 (ko) 반도체 장치 및 그 제조 방법
TW202401768A (zh) 一種半導體結構的製備方法、半導體結構及三維結構
KR101168391B1 (ko) 반도체 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: ELPIDA MEMORY, INC.

Free format text: FORMER NAME: ELPIDA MEMORY INC.

CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: ELPIDA MEMORY, Inc.

Address before: Tokyo, Japan

Patentee before: Elpida Memory, Inc.

ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130905

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130905

Address after: Luxemburg Luxemburg

Patentee after: PS4 Russport Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: ELPIDA MEMORY, Inc.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Luxemburg Luxemburg

Patentee after: Longitude Semiconductor Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: PS5 Laskou Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171113

Address after: Luxemburg Luxemburg

Patentee after: PS5 Laskou Co.,Ltd.

Address before: Luxemburg City

Patentee before: PS4 Russport Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20181225

Address after: Dublin, Ireland

Patentee after: Longitudinal Authorization Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: Longitude Semiconductor Co.,Ltd.

TR01 Transfer of patent right