[go: up one dir, main page]

JP2010123664A - 不揮発性メモリ装置 - Google Patents

不揮発性メモリ装置 Download PDF

Info

Publication number
JP2010123664A
JP2010123664A JP2008294377A JP2008294377A JP2010123664A JP 2010123664 A JP2010123664 A JP 2010123664A JP 2008294377 A JP2008294377 A JP 2008294377A JP 2008294377 A JP2008294377 A JP 2008294377A JP 2010123664 A JP2010123664 A JP 2010123664A
Authority
JP
Japan
Prior art keywords
electrode
memory device
phase change
electrodes
impurity diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008294377A
Other languages
English (en)
Inventor
Akiyoshi Seko
明義 世古
Yukio Fuji
幸雄 藤
Natsuki Sato
夏樹 佐藤
Isamu Asano
勇 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2008294377A priority Critical patent/JP2010123664A/ja
Priority to US12/618,302 priority patent/US8129709B2/en
Publication of JP2010123664A publication Critical patent/JP2010123664A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】薄膜化が容易で低電流で書き換えができる横型相変化メモリが高密度に配置できるレイアウト方法を提供する。
【解決手段】不揮発性メモリ装置２１は、半導体基板と、半導体基板に形成され、帯状に延在する複数の活性化領域３と、活性化領域３に形成され、第１不純物拡散領域及び第２不純物拡散領域を有する複数の選択能動素子２３と、第１不純物拡散領域に電気的に接続された複数の第１電極１３と、第１電極１３に電気的に接続された抵抗可変層１２と、抵抗可変層１２に電気的に接続された複数の第２電極と、を備える。複数の第１電極１３及び複数の第２電極のうち、同一の可変抵抗層１２に電気的に接続された少なくとも１対の第１電極１３と第２電極の配列方向と、活性化領域３の延在方向とは、平行ではない。
【選択図】図１

Description

本発明は、抵抗可変材料を情報記録媒体として用いた不揮発性メモリ装置に関する。
昨今の高度情報化社会において、半導体集積回路技術を用いて形成される固体メモリ装置の性能向上が必要不可欠となっている。特に信号処理装置（ＭＰＵ；Micro Processing Unit）の計算能力向上に伴い、コンピューターや電子機器が必要とするメモリ容量は増加の一途をたどっている。固体メモリ装置はハードディスクやレーザーディスク等の磁気および光磁気記憶装置と異なり、物理的な駆動部分を持たないことから機械的強度が高く、半導体製造技術に基づいた高集積化が可能である。したがって、コンピューターやサーバーの一時記憶装置（キャッシュ）や主記憶装置（メインメモリ）としてのみならず、多くのモバイル機器、家電機器の外部記憶装置（ストレージメモリ）として利用されており、現在数百億ドル規模の市場となっている。
このような固体メモリ装置は、その原理によってＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）およびフラッシュメモリ装置をはじめとするＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の３種類に分けることができる。このうちＳＲＡＭは最も高速に動作するが、電源供給停止時には情報を保持することができず、１ビット当たりに必要なトランジスタ数も多いため大容量化には不向きとなる。したがって、ＳＲＡＭは主にＭＰＵ内のキャッシュとして用いられる。ＤＲＡＭはリフレッシュ動作を必要としＳＲＡＭに比べ動作速度は劣るものの、集積化しやすく１ビット当たりの単価も低いため、主にコンピューター機器や家電機器のメインメモリとして利用される。一方、ＥＥＰＲＯＭは電源供給を絶った状態においても情報保持できる不揮発性メモリ装置であり、前二者に比べ情報の書き込み消去時の速度が遅く比較的大電力を必要とするため、主にストレージメモリとして利用されている。
近年、モバイル機器市場の急成長と共に、より高速かつ低消費電力動作が可能なＤＲＡＭ互換の固体メモリ装置、更にはＤＲＡＭとＥＥＰＲＯＭの特長を併せ持った不揮発性固体メモリ装置の開発が期待されている。このような次世代固体メモリ装置として、抵抗可変材料を用いた抵抗メモリ装置（ＲｅＲＡＭ；Resistive Random Access Memory）や強誘電体を用いた強誘電体メモリ装置（ＦｅＲＡＭ；Ferroelectric RAM）の開発が試みられている。また、高速かつ低消費電力動作可能な不揮発性メモリ装置の有力候補の一つに、上記抵抗可変材料の一つである相変化材料を用いた抵抗メモリ装置があり、これを特に、相変化メモリ装置（ＰＲＡＭ；Phase Change Random Access Memory）と呼ぶ。相変化メモリ装置は情報の書き込み速度が５０ｎｓ程度と非常に高速であり、また素子構成が単純なため高集積化しやすい利点をもつ。
相変化メモリ装置は相変化材料を２つの電極で挟んだ構成をしており、回路的に直列に接続された能動素子を用いて選択的に動作させる不揮発性メモリ装置である。能動素子としては、例えばＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、接合ダイオード、バイポーラトランジスタ、ショットキーバリアダイオード等が挙げられる。
相変化メモリ装置のデータ記憶及び消去は、相変化材料における例えば（多）結晶状態とアモルファス状態のような２つ以上の固相状態間を熱エネルギーによって遷移させることにより行う。この結晶状態およびアモルファス状態間の遷移は電極を介した回路接続により、その抵抗値の変化として識別される。熱エネルギーの相変化材料への印加は、電気パルス（電圧あるいは電流パルス）を電極間に印加し、相変化材料そのものをジュール加熱することで行われる。この際、例えば結晶状態の相変化材料に大電流を持つ電気パルスを短時間印加すると相変化材料は融点近くの高温状態に熱せられた後に急冷され、アモルファス状態（この状態をリセット状態と呼ぶ）となる。この動作は一般的にリセット動作と呼ばれる。一方、リセット状態においてリセット動作に比べ低電流の電気的パルスを比較的長時間印加すると相変化材料は結晶化温度にまで上昇し、結晶状態（この状態をセット状態と呼ぶ）となる。この動作はリセット動作に対してセット動作と呼ばれる。
相変化メモリ装置には、縦型相変化メモリ装置と横型相変化メモリ装置とが存在する。
縦型相変化メモリ装置は、例えば非特許文献１に示されている。縦型相変化メモリ装置は相変化材料に接触する２つの電極が相変化材料に対し上下垂直（縦）方向に配列された構造を持つ。縦型相変化メモリ装置において、メモリセルアレイは相変化メモリ素子および選択能動素子を組み合わせたセルを格子状に配置することで構成される。縦型相変化メモリ装置の特徴として高集積化が容易であるほか、ＤＲＡＭに構成が近いためＤＲＡＭのセル集積化技術を流用できる。
例えば、特許文献１には、６Ｆ２のセル面積を有するＤＲＡＭのレイアウトの一例が説明されている。ここで、Ｆとは最小加工寸法（セル内におけるワード線間隔の半分の値）である。このレイアウトにおいては、活性領域は線対称に形成され、ワード線は１Ｆ間隔でＹ方向に配線されている。活性領域の中央部及び両端部にはセルコンタクトが形成される。中央部のセルコンタクトの直上にビット線コンタクトが形成された後、当該ビット線コンタクト上を通過し、両端部のセルコンタクトを避けるように蛇行しながらＸ方向に延びるビット線が配線される。活性領域の両端部に形成されたセルコンタクト上にはストレージノードコンタクトが形成される。ストレージノードコンタクトの中心位置はセルコンタクトの中心位置からずれており、これにより、ストレージノードコンタクトはＸ方向に等間隔となるように配置されている。そして、ストレージノードコンタクトの直上にストレージキャパシタが形成される。
縦型相変化メモリ装置においては、特許文献１に記載のようなＤＲＡＭのレイアウトを流用することが可能である。また、場合によってはメモリセル周辺回路およびメモリセルの構成を工夫することにより、選択能動素子を持たないメモリセルも形成可能である。
横型相変化メモリ装置は、例えば非特許文献２に示されている。横型相変化メモリ装置においては、相変化材料に電気的に接続される２つの電極がプレーナ状に相変化領域の横（両側）に配置されている。また、横型相変化メモリ装置には、非特許文献３に示されているようなエッジコンタクトタイプも存在する。
特開２００７−２８７７９４号公報 デホワン キム、外３名（Dae-Hwang Kim, et al.）、「相変化ランダムアクセスメモリセル設計構想のシミュレーションに基づく比較（Simulation-based comparison of cell design concepts for phase change random access memory）」、ジャーナルオブナノサイセンスアンドナノテクノロジー（Journal of Nanoscience and Nanotechnology）、第７巻、ｐ．２９８−３０５、２００７年 マーティン エイチ アール ランクホースト、外２名（Martijn H. R. Lankhorst, et al.）、「今後のシリコンチップのための低価格ナノスケール不揮発性メモリ構想（Low-cost and nanoscale non-volatile memory concept for future silicon chips）」、ネイチャーマテリアルズ（Nature Materials）、ネイチャーパブリッシンググループ（Nature Publishing Group）、第４巻、ｐ．３４７−３５２、２００５年 ワイ エイチ ハ、外７名（Y. H Ha, et al.）、「消費電力が非常に小さい相変化ＲＡＭ用エッジコンタクトタイプセル（An edge contact type cell for phase change RAM featuring very low power consumption）」、２００３年ＶＬＳＩ技術シンポジウム予稿（2003 Symposium on VLSI Technology Digest of Technical Papers）、１２Ｂ−４、ｐ１７５、２００３年
以下の分析は、本発明の観点から与えられる。
例えば、相変化メモリ装置は選択能動素子によって活性化されるため、選択能動素子の駆動電流能力の範囲内にて情報の書き換えを行う必要がある。相変化メモリ装置における相変化材料の相変化領域（例えば非特許文献１参照）は情報書き込み時の電流密度が最も高い部分に主に形成される。例えば、縦型相変化メモリ装置において相変化材料が絶縁体で閉じ込められていない構造をとる場合、相変化材料と下部電極とが接触する最も電流密度が高い部分が発熱し、主にこの部分が相変化を起こす。例えば、セット状態からリセット動作を行った場合、相変化材料の状態遷移を抵抗値の変化として識別するためには、相変化材料のうち、下部（あるいは上部）電極に接触した部分を相変化領域で覆い尽くすか、あるいは相変化材料内を流れるすべての電流経路が必ず相変化領域を通過することが望ましい。したがって、縦型相変化メモリ装置において選択能動素子の駆動電流能力の範囲内の低電流にて前記スイッチング動作をさせるには、相変化材料の相変化領域を縮小（スケーリング）することが有効となる。例えば、縦型相変化メモリ装置において相変化材料が絶縁体で閉じ込められていない構造をとる場合、相変化材料と電極との接触面積の縮小が相変化領域の縮小に有効となる。これにより、情報書き換え時の消費電力を低減することができる。なお、相変化領域とは、相変化が実際に生じる領域であり、形成した相変化材料の全体積が相変化領域となる必要は無い。
また、縦型相変化メモリ装置において、相変化材料の自己ジュール発熱の際、電極は最も大きな放熱箇所となる。このような観点からも、相変化材料と電極間の接触断面積の縮小、および電極自身の断面積縮小は、相変化材料からの放熱を抑制し、効率的に相変化を生じさせる上で効果的である。
しかしながら、縦型相変化メモリ装置においては、相変化材料と接続する電極の寸法は、一般的な半導体製造プロセスにおけるリソグラフィ加工の最小加工寸法で決まるため、プロセストレンド以上の縮小化は困難となっている。すなわち、縦型相変化メモリ装置における相変化材料と電極との接触面積は大きくならざるを得ない。そのため、相変化に必要な電流量も大きくなり、データ書き換え時の電流低減が困難となる。なお、最小加工寸法とは、フォトリソグラフィの解像能力やエッチングの加工能力等の製造プロセスで決定される最小の形成可能加工線幅寸法あるいは最小の形成可能加工間隔寸法のことである。
また、縦型相変化メモリ装置においては、大きな相変化材料と電極との接触面積に加えて、相変化領域と電極が近接しているため、放熱性が高くなりすぎ、発熱効率が悪いという問題点もある。
一方、横型相変化メモリ装置においては、相変化領域の縮小化は、リソグラフィ加工の最小加工寸法に依存せず、相変化材料の薄膜化によって達成することができる。そのため、縦型相変化メモリ装置に比べて低い電流量でデータの書き換えが可能となる。また、左右に配置された電極と相変化材料の接触面積を比較的大きくすることができることから、縦型相変化メモリ装置に比べ相変化材料と電極との界面において低抵抗コンタクトを取りやすい。さらに、相変化材料の薄膜化あるいは微細化によって相変化領域を縮小することができるので、相変化領域を電極から遠ざけることが可能となり、相変化時における電極による過度な放熱を抑制することができる。
しかしながら、一方で、横型相変化メモリ装置においては、特許文献１に記載のようなＤＲＡＭレイアウトを流用して高集積化を図ることができない。例えば、横型相変化メモリ装置は、縦型相変化メモリ装置と比較して、選択能動素子と接続するセルコンタクト上には一方の電極しか配置できず、またこれにより、他方の電極と接続するビット線コンタクトもセルコンタクト上に配置することができない。すなわち、横型相変化メモリ装置においては、素子の配置に横方向の面積が必要となる。そのため、横型相変化メモリ装置においては、高集積化可能なレイアウトが望まれる。
本発明の第１視点によれば、複数の選択能動素子と、複数のメモリ部と、を備える不揮発性メモリ装置が提供される。選択能動素子は、半導体基板に形成された活性化領域に形成された第１不純物拡散領域及び第２不純物拡散領域を有する。メモリ部は、第１不純物拡散領域に電気的に接続された第１電極と、第１電極に電気的に接続された抵抗可変層と、抵抗可変層に電気的に接続された第２電極と、を有する。複数のメモリ部のうちの少なくとも１つのメモリ部における第１電極及び第２電極の配列方向と、第１不純物拡散領域及び第２不純物拡散領域の配列方向とは平行ではない。
本発明の第２視点によれば、半導体基板と、半導体基板に形成され、帯状に延在する複数の活性化領域と、活性化領域に形成され、第１不純物拡散領域及び第２不純物拡散領域を有する複数の選択能動素子と、第１不純物拡散領域に電気的に接続された複数の第１電極と、第１電極に電気的に接続された抵抗可変層と、抵抗可変層に電気的に接続された複数の第２電極と、を備える不揮発性メモリ装置が提供される。複数の第１電極及び複数の第２電極のうち、同一の可変抵抗層に電気的に接続された少なくとも１対の第１電極及び第２電極の配列方向と、活性化領域の延在方向とは、平行ではない。
本発明の第３視点によれば、半導体基板と、半導体基板に形成され、帯状に延在する複数の活性化領域と、活性化領域に形成され、第１不純物拡散領域及び第２不純物拡散領域を有する複数の選択能動素子と、第１不純物拡散領域に電気的に接続された複数の第１電極と、第１電極に電気的に接続された抵抗可変層と、抵抗可変層に電気的に接続された複数の第２電極と、を備える不揮発性メモリ装置が提供される。複数の第１電極及び複数の第２電極のうち、１つの他方の電極と対をなす２つの一方の電極の配列方向と、活性化領域の延在方向とは平行ではない。
本発明によれば、高集積化した不揮発性メモリを得ることができる。
本発明の好ましい形態を以下に記載する。
上記第１視点の好ましい形態によれば、活性化領域は、半導体基板において帯状に延在する。
上記第１〜第３視点の好ましい形態によれば、第１電極及び第２電極のうち、少なくとも一方の１つの電極に対して２つの抵抗可変層が電気的に接続される。
上記第１〜第３視点の好ましい形態によれば、複数の抵抗可変層、及び抵抗可変層に電気的に接続された複数の第１電極及び複数の第２電極は、抵抗可変層を介して第１電極と第２電極とが互い違いに配列された複数の抵抗可変層−電極配列を形成する。
上記第１〜第３視点の好ましい形態によれば、抵抗可変層−電極配列は、半導体基板面に対して平行に延在する。
上記第１〜第３視点の好ましい形態によれば、抵抗可変層−電極配列の少なくとも一部は、半導体基板の上面投影において、活性化領域と平行でない。
上記第１〜第３視点の好ましい形態によれば、抵抗可変層−電極配列は、半導体基板の上面投影において直線状をなす。
上記第１〜第３視点の好ましい形態によれば、抵抗可変層−電極配列は、半導体基板の上面投影においてジグザグ状をなす。
上記第１〜第３視点の好ましい形態によれば、１つの前記活性化領域に形成された２つの前記第１不純物拡散領域は、それぞれ異なる前記抵抗可変層−電極配列と電気的に接続される。
上記第１〜第３視点の好ましい形態によれば、第１電極は、半導体基板の上面投影において、第１不純物拡散領域の少なくとも一部と重複する。
上記第１〜第３視点の好ましい形態によれば、不揮発性メモリ装置はビット線をさらに備える。第２電極は、半導体基板の上面投影において、ビット線の少なくとも一部と重複する。
上記第１〜第３視点の好ましい形態によれば、選択能動素子は、ワード線となるゲート電極をさらに有する。１つの活性化領域は、２つのゲート電極と交差する。
上記第１〜第３視点の好ましい形態によれば、１つの活性化領域において、第１不純物拡散領域は、活性化領域の両端にそれぞれ形成されている。
上記第１〜第３視点の好ましい形態によれば、第１不純物拡散領域は、半導体基板において格子状に配列されている。
上記第１〜第３視点の好ましい形態によれば、複数の活性化領域は、隣接する２本のビット線のうち、いずれか一方のビット線に沿って配列されている。
上記第１〜第３視点の好ましい形態によれば、複数のメモリ部のうちの少なくとも１つのメモリ部における第１電極と第２電極の配列方向と、第１不純物拡散領域と第２不純物拡散領域の配列方向とのなす角度、複数の第１電極及び複数の第２電極のうち、同一の可変抵抗層に電気的に接続された少なくとも１対の第１電極と第２電極の配列方向と、活性化領域の延在方向とのなす角度、又は複数の第１電極及び複数の第２電極のうち、１つの他方の電極と対をなす２つの一方の電極の配列方向と、活性化領域の延在方向とのなす角度は、２５°〜１１０°である。
上記第１〜第３視点の好ましい形態によれば、抵抗可変層は、相変化材料を有する相変化層である。
以下に、本発明の不揮発性メモリ装置及びその製造方法について、抵抗可変材料として相変化材料を使用した横型相変化メモリ装置及びその製造方法を例にして説明する。
本発明の第１実施形態に係る相変化メモリ装置について説明する。図１に、本発明の第１実施形態に係る相変化メモリ装置の概略平面図（半導体基板の上面概略投影図）を示す。図２に、活性化領域３の延在方向に沿う図１のII−II線における概略断面図を示し、図３に、ワード線（ゲート電極）５の延在方向に沿う図１のIII−III線における概略断面図を示す。なお、図１においては、ゲート電極５のサイドウォール６及びゲート電極保護絶縁膜７、ビット線コンタクト１５、下部絶縁層１８及び上部絶縁層１９の図示は省略してあると共に、下層に存在する活性化領域３、セルコンタクト９及びグランド配線コンタクト１０の位置を示すために、これらの要素を細線で示してある。
相変化メモリ装置（不揮発性メモリ装置）２１は、複数のメモリ部２２と、複数の選択トランジスタ（選択能動素子）２３と、を備える。
選択トランジスタ２３は、半導体基板１の活性化領域３に形成された第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂと、ゲート絶縁膜４と、ゲート電極５と、を備える。
メモリ部２２は、下部絶縁層１８上に形成された相変化層（抵抗可変層）１２と、相変化層１２に電気的に接続された第１電極１３及び第２電極１４と、を備える。第１電極１３と第２電極１４は、相変化層１２を介しながら交互にかつ連続的に配されている。すなわち、１つの第１電極１３及び１つの第２電極１４には、それぞれ、２つの相変化層１２が電気的に接続されている。
第１電極１３は、コンタクトプラグ１７、セルコンタクト９及び下部コンタクト８を介して、第１不純物拡散領域と電気的に接続されている。第２電極１４は、ビット線コンタクト１５を介してビット線１６と電気的に接続されている。第２不純物拡散領域３ｂは、下部コンタクト８及びグランド配線コンタクト１０を介してグランド配線１１と電気的に接続されている。
第１電極１３は、図１に示す上面投影において、半導体基板１に形成された活性化領域３の第１不純物拡散領域３ａ（例えばドレイン領域）の少なくとも一部と重複すると好ましく、第１不純物拡散領域３ａの上方（好ましくは真上）に配されるとより好ましい。第２電極１４は、図１に示す上面投影において、ビット線１６の少なくとも一部と重複すると好ましく、ビット線１６の下方（好ましくは真下）に配されるとより好ましい。
相変化層１２は、第１電極１３及び第２電極１４によって電流注入され、その電流による自己発熱によって相変化する相変化領域（抵抗可変領域）１２ａを有する。相変化層１２に給電する第１電極１３及び第２電極１４は、相変化層１２に電気的に接続されているが、相変化領域１２ａには直接接してはいない。本実施形態において、相変化領域１２ａは、第１電極１３と第２電極１４とを結ぶ線（図１においてＸ方向）に対して垂直方向（図１においてＹ方向）に沿って相変化層１２に形成された溝の底部となっている。
相変化領域１２ａは、低電力かつ迅速に相変化するように、その電流通過方向に対して垂直な断面の断面積を小さくすることが好ましい。例えば、相変化領域１２ａは、相変化層１２において最も薄い領域及び／又は最も細い領域として形成することができる。一方、相変化領域１２ａ以外の相変化層１２の領域は、高抵抗化しないように相変化領域１２ａの断面積よりも、その断面積を大きくすると好ましい。相変化領域１２ａの体積は、所望の電力及び速度で情報の書き込みができるように設定する。また、相変化領域１２ａの厚さは、均一な層厚にすると好ましい。例えば、相変化領域１２ａの厚さは、１ｎｍ〜５０ｎｍとすることができる。
相変化層１２の材料としては、温度に応じて２以上の相状態を有し、かつ、相状態によって電気抵抗が異なる材料であればよく、例えば、カルコゲナイド材料を用いることができる。カルコゲン元素とは周期律表における６族に属する原子であり硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のことを指す。一般的にカルコゲナイド材料とは、少なくとも１つのカルコゲン元素と共に、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アンチモン（Ｓｂ）のうち少なくとも１つの元素を含む化合物のことである。この際、窒素（Ｎ）、酸素（Ｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の元素が添加された材料を用いることもできる。例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
図１０（ａ）に、第１電極１３及び第２電極１４を形成した状態の概略平面図を示す。第１電極１３及び第２電極１４は、図１０（ａ）に示す上面図において、四辺形であると好ましく、より好ましくは矩形である。第１電極１３及び第２電極１４の長さ（ゲート電極５の延在方向（図１に示すＸ方向）の長さ）ｌ４は、０．５Ｆ〜１．５Ｆにすると好ましい。第１電極１３及び第２電極１４の幅（ビット線１６の延在方向（図１に示すＹ方向）の幅）ｗ４は、０．５Ｆ〜１．５Ｆにすると好ましい。また、隣接する第１電極１３と第２電極１４との距離ｄ４は、０．５Ｆ〜３Ｆにすると好ましい。
第１電極１３及び第２電極１４の材料としては、公知の電極材料であれば特に制限なく用いることができる。例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）若しくはタングステン（Ｗ）、またはこれらの金属の窒化物、あるいはこれらの金属およびその窒化物を含むシリサイド化合物などを用いることができる。また、前記金属を含む合金を用いることができる。なお、電極材料を形成する窒化物やシリサイド等の化合物は化学量論比である必要はない。また、前記電極材料には炭素（Ｃ）等の不純物を添加することもできる。
図１に示す概略平面図において、複数の相変化層１２、及び相変化層１２に電気的に接続された複数の第１電極１３及び第２電極１４は、相変化層１２を介して第１電極１３と第２電極１４とが互い違いに、かつ連続的に配列された複数の配列（以下「相変化層−電極配列」という）を形成する。相変化層−電極配列は、同一層を形成するように配され、好ましくは半導体基板１面に対して平行に配されている。また、相変化層−電極配列の少なくとも一部は、図１に示す上面投影において、活性化領域３と平行となっていない。本実施形態において、相変化層−電極配列は、直線状になっている。相変化層−電極配列と、ワード線となる選択能動素子２３のゲート電極（ワード線）５と、線状のグランド配線１１と、は一方向（図１においてＸ方向）に、かつ平行に延在している。複数の相変化層−電極配列とグランド配線１１とは交互に配列されており、相変化層−電極配列とグランド配線１１の間にそれぞれゲート電極５が配されている。ビット線１６は、ゲート電極５と直交するように配列されていると好ましい。また、ビット線１６とゲート電極５とは、それぞれ等間隔に配列されていると好ましい。
なお、本実施形態においては、相変化層−電極配列は、相変化層１２が相変化領域１２ａ毎に分離され、相変化層１２と第１電極１３及び第２電極１４とが側面同士を電気的に接触させ、同一層を形成するように配されているが、別の形態として、複数の相変化領域１２ａを有する相変化層１２に対して、その下面側又は上面側に複数の第１電極１３及び第２電極１４を電気的に接続してもよい。
図４（ａ）に、半導体基板１に活性化領域３を形成した状態の概略平面図を示す。活性化領域３は、半導体基板１において素子分離領域２によって帯状に画定されている。活性化領域３は、相変化層−電極配列の少なくとも一部、ゲート電極５及びグランド配線１１の延在方向に対して平行とならないように形成されている。例えば、図１に示すような上面図において、活性化領域３の延在方向（例えば活性化領域３の二等分線の延在方向）又は第１不純物拡散領域３ａと第２不純物拡散領域３ｂの配列方向と、同一の相変化層１２に電気的に接続された一対の第１電極１３と第２電極１４の配列方向（又は両者の重心を結ぶ線）又は１つの相変化層−電極配列における第１電極１３もしくは第２電極１４の点線状の配列方向とのなす角度θは、０°又は１８０°とはなっていない。角度θは、２５°〜１５５°であると好ましい。本実施形態のように、相変化層−電極配列が直線状である場合には、角度θは、２５°〜６５°又は１１５°〜１５５°にすると好ましく、より好ましくは４５°又は１３５°にする。さらに、本実施形態においては、相変化層−電極配列の延在方向とゲート電極５の偏在方向とは平行であるので、角度θは、活性化領域３の延在方向とゲート電極５の延在方向とのなす角度にも相当する。
本実施形態においては、１つの活性化領域３は、２本のゲート電極５と交差している。１つの活性化領域３において、両端に第１不純物拡散領域３ａが形成され、中央に第２不純物拡散領域３ｂ（例えばソース電極）が形成されている。１つの活性化領域３の両端にある２つの第１不純物拡散領域３ａは、それぞれ異なる相変化層−電極配列と電気的に接続されている。１つの活性化領域３において、交差する２本のゲート電極５、２つの第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂを用いて、第２不純物拡散領域３ｂを共用するように２つの選択トランジスタ２３が形成されている。
複数の活性化領域３は、それぞれ平行に形成されており、ビット線１６（１本おきに）の延在方向に沿って規則的に配列されていると共に、ゲート電極５の延在方向に沿っても規則的に配列されている。図１〜図３において、第１不純物拡散領域３ａ（又はセルコンタクト９）は、半導体基板１においてが格子状に規則的に配列されている。
活性化領域３の幅ｗ１は、０．５Ｆ〜２Ｆとすると好ましい。活性化領域３のＸ方向の長さｌ１は、３Ｆ〜６Ｆとすると好ましい。Ｘ方向に隣接する２つの活性化領域間の距離ｄ１は、１Ｆ〜４Ｆにすると好ましい。ビット線１６の延在方向（図１に示すＹ方向）に隣接する２つの活性化領域３間の距離ｄ２は、２．５Ｆ〜６Ｆにすると好ましい。
図５（ａ）に、半導体基板１上にゲート電極（ワード線）５を形成した状態の概略平面図を示す。ゲート電極５の幅ｗ３は、０．５Ｆ〜２Ｆにすると好ましい。また、隣接する２つのゲート電極５の距離ｄ３は、０．５Ｆ〜２Ｆにすると好ましい。
１つの第１不純物拡散領域３ａは、１つの第１電極１３を介して、該第１電極１３に隣接する２つの相変化層１２と電気的に接続されている。すなわち、２つのメモリ部２２ａ，２２ｂは、１つの選択トランジスタ２３及び第１電極１３を共有することができる。
本発明によれば、例えば４Ｆ×４Ｆの領域に２つのメモリ部２２ａ，２２ｂを構成することができる。すなわち、横型相変化メモリ装置２１において、実質８Ｆ２のセルサイズを実現することが可能となる。また、本発明においては、複数のゲート電極（ワード線）５と複数のビット線１６とは、それぞれ等間隔に配列され、また、ゲート電極（ワード線）５とビット線１６とは直交している。これにより、周辺回路を効率よく配置することができ、相変化メモリ装置２１の高集積化を実現することができる。
なお、選択トランジスタ２３の共有化に際し、メモリ部２２の抵抗値が選択トランジスタ２３のオン抵抗に比べて低い場合、選択されていないビット線は電気的に開放（ＯＰＥＮ）状態にしておいてもよい。例えば選択されていない側のビット線が接地状態にあれば、選択ビット線→選択セル→非選択セル→非選択ビット線の間で閉回路が形成され不要な電流が流れ、情報読み出しおよび情報書込み時の特性を悪化させるが、選択されていないビット線を開放状態にすることでこのような問題は回避される。また、選択トランジスタ２３を共有しない（他方のメモリ部を形成しない）ようにすれば、上記問題は回避できるが、その場合、セル集積度は１６Ｆ２程度となる。
次に、本発明の第１実施形態に係る相変化メモリ装置の製造方法について説明する。図４〜図１２に、図１〜図３に示す本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図を示す。なお、図４〜図１２において、図（ａ）は、図１に示す平面に相当する部分の概略平面図であり、図（ｂ）は、図１に示すII−II線における断面に相当する部分の概略断面図であり、図（ｃ）は、図１に示すIII−III線における断面に相当する部分の概略断面図である。また、図（ａ）においては、ゲート電極５のサイドウォール６及びゲート電極保護絶縁膜７、下部絶縁層１８及び上部絶縁層１９の図示は省略してある。
まず、半導体基板１（例えばｐ型シリコン基板）に、例えばＳＴＩ（Shallow Trench Isolation）等の方法により素子分離領域２を形成し、これにより帯状の複数の活性化領域３を形成する（図４）。
次に、半導体基板１上に、Ｘ方向に沿って複数のゲート絶縁膜４、ゲート電極（ワード線）５及びゲート電極保護絶縁膜７を形成すると共に、活性化領域３に第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂを形成する（図５）。ゲート絶縁膜４、ゲート電極（ワード線）５、ゲート電極保護絶縁膜７、第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂは、例えば、以下の方法で形成することができる。まず、半導体基板１上全面にゲート絶縁膜４の基となる層を形成する。次に、ゲート絶縁膜４の基となる層上に、ゲート電極５の基となるポリシリコン膜、タングステンシリサイド膜、タングステン膜及び窒化タングステン膜を順次積層する。さらに、その上に、ゲート電極保護絶縁膜７（例えばシリコン窒化膜）の基となる層を積層する。次に、この積層体を直線状にパターニングすることによって、ゲート絶縁膜４、ゲート電極（ワード線）５及びゲート電極保護絶縁膜７を形成する。次に、活性化領域３に、不純物（例えばボロン（Ｂ）等）をイオン注入法等によって注入し、選択トランジスタ２３のドレイン電極及びソース電極となる第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂを形成する。
次に、ゲート電極５の両側にサイドウォール６を形成すると共に、活性化領域３の第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂ上に、下部コンタクト８を形成する（図６）。例えば、サイドウォール６は、全面に２６ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。また、下部コンタクト８は、第１不純物拡散領域３ａ及び第２不純物拡散領域３ｂ上に、Ｓｉをエピタキシャル成長させたシリコンエピタキシャル層として形成することができる。
次に、第１不純物拡散領域３ａ上の下部コンタクト８上にセルコンタクト９を形成し、第２不純物拡散領域３ｂ上の下部コンタクト８上にグランド配線コンタクト１０を形成する（図７）。例えば、まず、全面に所定の厚みを有するＢＰＳＧ（Boro-Phospho Silicate Glass）からなる第１下部絶縁層１８ａを形成する。次に、下部コンタクト８上に、リソグラフィ技術を用いて、エッチングにより第１下部絶縁層１８ａを貫通するコンタクトホールを形成する。次に、コンタクトホール内をＤＯＰＯＳ（Doped Poly-Silicon）等の導電性材料で埋める。次に、堆積したＤＯＰＯＳ等をＣＭＰ等により平坦化して、ＤＯＰＯＳをコンタクトホールの内部にのみ残すことにより、セルコンタクト９及びグランド配線コンタクト１０を形成する。
次に、グランド配線コンタクト１０上にグランド配線１１を形成する（図８）。例えば、まず、全面に所定の厚みを有するＢＰＳＧからなる第２下部絶縁層１８ｂを形成する。次に、リソグラフィ技術を用いてグランド配線コンタクト１０が露出するように、エッチングにより、第２下部絶縁層１８ｂに凹型の溝を形成する。次に、タングステン（Ｗ）等のグランド配線１１の材料を堆積し、ＣＭＰ法等により研磨・平坦化することにより、グランド配線１１を形成する。
次に、第１電極１３と第１不純物拡散領域３ａとを電気的に接続するためのコンタクトプラグ１７を形成する（図９）。例えば、まず、全面に所定の厚みを有するＢＰＳＧからなる第３下部絶縁層１８ｃを形成する。次に、リソグラフィ技術を用いてセルコンタクト９が露出するように、エッチングにより、第３下部絶縁層１８ｃを貫通するコンタクトホールを形成する。次に、コンタクトホール内をタングステン（Ｗ）等の導電性材料で埋めることにより、コンタクトプラグ１７を形成する。このとき、コンタクトプラグ１７の中心位置とセルコンタクト９の中心位置とを一致させると好ましい。
次に、コンタクトプラグ１７上に第１電極１３を形成し、ビット線１６の下方となる位置に第２電極１４を形成する（図１０）。例えば、まず、全面に所定の厚みを有するＢＰＳＧからなる第１上部絶縁層１９ａを堆積する。次に、リソグラフィ技術を用いて、エッチングにより、第１上部絶縁層１９ａの所定の位置に凹部を形成する。第１電極１３を形成する位置においては、コンタクトプラグ１７が露出するようにする。次に、該凹部に、窒化シリコン（ＳｉＮ）を堆積、エッチングすることにより窒化シリコンのサイドウォールを形成する。こうすることで、電極を形成する領域を最小加工寸法Ｆ以下に形成することが可能となる。次に、凹部にスパッタ法等によりタングステン（Ｗ）等の導電性材料を堆積する。次に、第１上部絶縁層１９ａと同等の高さとなるようにＣＭＰ法等を用いて研磨及び平坦化することにより、第１電極１３及び第２電極１４を形成する。次に、リソグラフィ技術を用いて、Ｘ方向に沿って第１電極１３と第２電極１４との間に存在する第１上部絶縁層１９ａのみをエッチングにより選択的除去する。
次に、第１電極１３と第２電極１４との間に相変化層１２を形成する（図１１）。例えば、まず、第１電極１３と第２電極１４との間に、Ｇｅ２Ｓｂ２Ｔｅ５等の相変化層１２の材料を堆積する。次に、ＣＭＰ法やエッチバック法等により、堆積した材料を研磨及び平坦化することにより、相変化層１２の高さと電極１３，１４の高さを同じにする。次に、リソグラフィ技術を用いて、相変化層１２の一部をエッチングして、相変化層１２にＹ方向に沿って延在する溝を形成する。ここで、薄膜化された相変化層１２の溝の底部が相変化領域１２ａとなる。相変化層１２の幅は、電極１３，１４の幅ｗ４と同一にすると好ましい。
次に、第２電極１４上に、ビット線コンタクト１５を形成する（図１２）。例えば、まず、全面に所定の厚みを有するＢＰＳＧからなる第２上部絶縁層１９ｂを形成する。次に、リソグラフィ技術を用いて第２電極１４上に、エッチングによりスルーホールを形成する。次に、スルーホール内にタングステン（Ｗ）等の導電性材料を堆積し、上部をＣＭＰ法等によって平坦化することにより、ビット線コンタクト１５を形成する。
次に、ビット線コンタクト１５上に、ビット線１６を形成する。例えば、まず、基板全面に所定の厚みを有するＢＰＳＧからなる第３上部絶縁層（不図示）を形成する。次に、リソグラフィ技術を用いてビット線コンタクト１５が露出するように、エッチングにより凹部を形成する。次に、アルミニウム（Ａｌ）等のビット線材料を堆積しＣＭＰ法等により研磨及び平坦化することにより、ビット線１６を形成する。次に、更に、ＢＰＳＧ等の第４上部絶縁層（不図示）を堆積することで、図１〜図３に示すような横型相変化メモリ装置２１を製造することができる。
次に、本発明の第２実施形態に係る相変化メモリ装置について説明する。図１３に、本発明の第２実施形態に係る相変化メモリ装置の概略平面図（半導体基板の上面概略投影図）を示す。図１４に、活性化領域３の延在方向に沿う図１３のXIV−XIV線における概略断面図を示し、図１５に、ワード線（ゲート電極）５の延在方向に沿う図１３のXV−XV線における概略断面図を示す。なお、図１３〜図１５において、第１実施形態と同じ要素には同じ符号を付してある。また、図１３においては、ゲート電極５のサイドウォール６及びゲート電極保護絶縁膜７、下部絶縁層１８及び上部絶縁層１９の図示は省略してあると共に、下層に存在する活性化領域３、セルコンタクト９及びグランド配線コンタクト１０の位置を示すために、これらの要素を細線で示してある。
図１３に示すような上面投影において、第１実施形態においては、相変化層、第１電極及び第２電極からなる相変化層−電極配列は、ゲート電極と平行に直線的に延在していたが、本実施形態においては、隣接する２つの相変化層３２と、これらに挟まれる第１電極３３又は第２電極３４とは、Ｌ字形となっており、相変化層−電極配列は、ゲート電極５に沿ってジグザグ状に延在している。第１不純物拡散領域３ａと電気的に接続される第１電極３３は、第１実施形態と同様にして、第１不純物拡散領域３ａ上方（好ましくは真上）に配されている。これにより、１つの相変化層−電極配列における複数の第１電極３３は、直線状に配列され、またゲート電極５（Ｘ方向）と平行に配列されている。同様に、１つの相変化層−電極配列における複数の第２電極３４及び相変化層３２も、直線状に配列され、またゲート電極５（Ｘ方向）と平行に配列されている。一方、ビット線１６と電気的に接続される第２電極３４は、ビット線１６の下方（好ましくは真下）に配されることは第１実施形態と同様であるが、Ｘ方向に沿って隣接する２つの第１電極３３を結ぶ線上には配されていない。隣接する第１電極３３と第２電極３４とを結ぶ線は、ゲート電極５（Ｘ方向）と平行になっていない。少なくとも隣接する２つの第２電極３４のうち一方は、複数の相変化層１２の長さが均一になるように、ゲート電極５（Ｘ方向）と平行に配列されると好ましい。
本実施形態においては、相変化層−電極配列の全体的な延在方向（例えば、１つの相変化層−電極配列における第１電極３３又は第３電極３４の点線状の配列方向）と活性化領域３の延在方向とは平行になっていない。例えば、相変化層−電極配列の全体的な延在方向（図１３においてはＸ方向）と、活性化領域の延在方向とのなす角度は、０°又は１８０°とはなっておらず、好ましくは２５°〜１５５°であり、より好ましくは２５°〜６５°又は１１５°〜１５５°であり、さらに好ましくは４５°又は１３５°である。また、相変化層−電極配列の少なくとも一部の部分的な延在方向と、活性化領域３の延在方向とは平行になっていない。例えば、同一の相変化層３２に電気的に接続された一対の第１電極３３と第２電極３４の配列方向（又は両者の重心を結ぶ線の延在方向）と、活性化領域３の延在方向とのなす角度は、一方が７０°〜１１０°（好ましくは９０°）及び他方が−２０°〜２０°（好ましくは０°）とすると好ましい。
図１３〜図１５に示す本実施形態においては、隣接する２つの第２電極３４のうち一方は、第２不純物拡散領域３ｂの上方（好ましくは真上）に配されている。この場合、例えば、活性化領域３の延在方向がＸ方向に対して４５°であり、第２電極３４の一方が第２不純物拡散領域３ｂ上方に配されるようにした場合、隣接する第１電極３３と第２電極３４とを結ぶ線は、それぞれ、活性化領域３の延在方向と平行及び垂直となる。
図１３〜図１５に示す形態においては、１つの相変化層−電極配列における複数の第２電極３４は、同一直線上に配列されているが、２列（２つの直線上）に配されてもよい（すなわち、１つの電極とそれに接続された２つの相変化層が直線状になってもよい）。例えば、第２不純物拡散領域３ｂ上に配された第２電極３４が、第１電極３３に対して図１の上側に配され、第２不純物拡散領域３ｂ上に配されていない第２電極３４が、第１電極３３に対して図１の下側に配されてもよい。
図１６（ａ）に、第１電極３３及び第２電極３４を形成した状態の概略平面図を示す。
第１電極３３及び第２電極３４は、好ましくは、長方形ないし正方形とする。第１電極３３及び第２電極３４が長方形ないし正方形である場合、一辺がＸ方向に対して２５°〜６５°（又は１１５°〜１５５°）傾かせると好ましい。また、第１電極３３及び第２電極３４の一辺の長さｌ５及び幅ｗ５は、０．５Ｆ〜２Ｆにすると好ましい。
本実施形態において、相変化領域３２ａは、相変化層３２に接続された第１電極３３と第２電極３４を結ぶ線に対して垂直方向に延在する溝の底部となっている。
本実施形態におけるその他の形態については、第１実施形態と同様である。
本実施形態によれば、第１実施形態に比べて、相変化領域３２ａを広くとることができると共に、隣接する電極３３，３４間の距離を短くすることができ、より高集積化することができる。また、本実施形態によっても、２つのメモリ部４２ａ，４２ｂで１つの選択トランジスタを共有することができる。
次に、本発明の第２実施形態に係る相変化メモリ装置の製造方法について説明する。図１６〜図１８に、図１３〜図１５に示す本発明の第２実施形態に係る相変化メモリ装置の製造方法の概略工程図を示す。なお、図１６〜図１８において、図（ａ）は、図１３に示す平面に相当する部分の概略平面図であり、図（ｂ）は、図１３に示すXIV−XIV線における断面に相当する部分の概略断面図であり、図（ｃ）は、図１３に示すXV−XV線における断面に相当する部分の概略断面図である。また、図（ａ）においては、ゲート電極５のサイドウォール６及びゲート電極保護絶縁膜７、下部絶縁層１８及び上部絶縁層１９の図示は省略してある。
まず、図４〜図９に示す第１実施形態に係る工程と同様にして、中間製品を製造する。次に、コンタクトプラグ１７上に第１電極３３を形成し、ビット線１６の下方となる位置に第２電極３４を形成する（図１６）。例えば、まず、全面にＢＰＳＧ等の第１上部絶縁層１９ａを堆積する。次に、リソグラフィ技術を用いて、エッチングにより、第１上部絶縁層１９ａの所定の位置に凹部を形成する。第１電極３３を形成する位置においては、コンタクトプラグ１７が露出するようにする。次に、凹部にスパッタ法等によりタングステン（Ｗ）等の導電性材料を堆積する。次に、第１上部絶縁層１９ａと同等の高さとなるようにＣＭＰ法等を用いて研磨及び平坦化することにより、第１電極３３及び第２電極３４を形成する。次に、リソグラフィ技術を用いて、相変化層３２を形成する第１電極３３と第２電極３４との間に存在する第１上部絶縁層１９ａのみをエッチングにより選択的除去する。
次に、第１電極３３と第２電極３４との間に相変化層３２を形成する（図１７）。例えば、まず、第１電極３３と第２電極３４との間に、Ｇｅ２Ｓｂ２Ｔｅ５等の相変化層３２の材料を堆積する。次に、ＣＭＰ法やエッチバック法等により、堆積した材料を研磨及び平坦化することにより、相変化層３２の高さと電極３３，３４の高さを同じにする。次に、リソグラフィ技術を用いて、相変化層３２の一部をエッチングにより薄膜化して、相変化層３２に相変化領域３２ａを形成する。
図１２に示す第１実施形態に係る工程と同様にして、第２電極３４上に、ビット線コンタクト３５を形成する。次に、第１実施形態に係る工程と同様にして、ビット線コンタクト３５上に、ビット線１６を形成する。次に、更に、第１実施形態に係る工程と同様にして、最上層に上部絶縁層の一部を堆積することで、図１３〜図１５に示すような横型相変化メモリ装置４１を製造することができる。
上記実施形態においては、抵抗可変材料として、相変化材料を例にして説明したが、本発明における抵抗可変材料は、相変化材料に限定されるものではない。例えば、抵抗可変材料としては、この他に、例えば、酸化チタン（ＴｉＯ２）、酸化ニッケル（ＮｉＯ）、酸化銅（ＣｕＯ）、あるいはそれ以上の多元素により構成された金属酸化物を主に用いる抵抗変化材料等を使用することができる。
本発明の不揮発性メモリ装置は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
本発明の第１実施形態に係る相変化メモリ装置の概略平面図。 図１のII−II線における概略断面図。 図１のIII−III線における概略断面図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第１実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第２実施形態に係る相変化メモリ装置の概略平面図。 図１３のXIV−XIV線における概略断面図。 図１３のXV−XV線における概略断面図。 本発明の第２実施形態に係る相変化メモリ装置の製造方法の概略工程図。 本発明の第２実施形態に係る相変化メモリ装置の製造方法の概略工程図。
符号の説明
１ 半導体基板
２ 素子分離領域
３ 活性化領域
３ａ 第１不純物拡散領域
３ｂ 第２不純物拡散領域
４ ゲート絶縁膜
５ ゲート電極（ワード線）
６ サイドウォール
７ ゲート電極保護絶縁膜
８ 下部コンタクト
９ セルコンタクト
１０ グランド配線コンタクト
１１ グランド配線
１２，３２ 相変化層（抵抗可変層）
１２ａ，３２ａ 相変化領域（抵抗可変領域）
１３，３３ 第１電極
１４，３４ 第２電極
１５，３５ ビット線コンタクト
１６ ビット線
１７ コンタクトプラグ
１８ 下部絶縁層
１８ａ〜１８ｃ 第１〜第３下部絶縁層
１９ 上部絶縁層
１９ａ〜１９ｂ 第１〜第２上部絶縁層
２１，４１ 相変化メモリ装置（不揮発性メモリ装置）
２２ａ，２２ｂ，４２ａ，４２ｂ メモリ部
２３ 選択トランジスタ（選択能動素子）

Claims (19)

  1. 複数の選択能動素子と、
    複数のメモリ部と、を備え、
    前記選択能動素子は、半導体基板に形成された活性化領域に形成された第１不純物拡散領域及び第２不純物拡散領域を有し、
    前記メモリ部は、前記第１不純物拡散領域に電気的に接続された第１電極と、前記第１電極に電気的に接続された抵抗可変層と、前記抵抗可変層に電気的に接続された第２電極と、を有し、
    複数のメモリ部のうちの少なくとも１つのメモリ部における前記第１電極及び前記第２電極の配列方向と、前記第１不純物拡散領域及び前記第２不純物拡散領域の配列方向とは平行ではないことを特徴とする不揮発性メモリ装置。
  2. 前記活性化領域は、前記半導体基板において帯状に延在することを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 半導体基板と、
    前記半導体基板に形成され、帯状に延在する複数の活性化領域と、
    前記活性化領域に形成され、第１不純物拡散領域及び第２不純物拡散領域を有する複数の選択能動素子と、
    前記第１不純物拡散領域に電気的に接続された複数の第１電極と、
    前記第１電極に電気的に接続された抵抗可変層と、
    前記抵抗可変層に電気的に接続された複数の第２電極と、を備え、
    複数の前記第１電極及び複数の前記第２電極のうち、同一の可変抵抗層に電気的に接続された少なくとも１対の第１電極及び第２電極の配列方向と、前記活性化領域の延在方向とは、平行ではないことを特徴とする不揮発性メモリ装置。
  4. 半導体基板と、
    前記半導体基板に形成され、帯状に延在する複数の活性化領域と、
    前記活性化領域に形成され、第１不純物拡散領域及び第２不純物拡散領域を有する複数の選択能動素子と、
    前記第１不純物拡散領域に電気的に接続された複数の第１電極と、
    前記第１電極に電気的に接続された抵抗可変層と、
    前記抵抗可変層に電気的に接続された複数の第２電極と、を備え、
    複数の前記第１電極及び複数の前記第２電極のうち、１つの他方の電極と対をなす２つの一方の電極の配列方向と、前記活性化領域の延在方向とは平行ではないことを特徴とする不揮発性メモリ装置。
  5. 前記第１電極及び前記第２電極のうち、少なくとも一方の１つの電極に対して２つの抵抗可変層が電気的に接続されることを特徴とする請求項１〜４のいずれか一項に記載の不揮発性メモリ装置。
  6. 複数の前記抵抗可変層、及び前記抵抗可変層に電気的に接続された複数の前記第１電極及び複数の前記第２電極は、前記抵抗可変層を介して前記第１電極と前記第２電極とが互い違いに配列された複数の抵抗可変層−電極配列を形成することを特徴とする請求項１〜５のいずれか一項に記載の不揮発性メモリ装置。
  7. 前記抵抗可変層−電極配列は、前記半導体基板面に対して平行に延在することを特徴とする請求項６に記載の不揮発性メモリ装置。
  8. 前記抵抗可変層−電極配列の少なくとも一部は、前記半導体基板の上面投影において、前記活性化領域と平行でないことを特徴とする請求項６又は７に記載の不揮発性メモリ装置。
  9. 前記抵抗可変層−電極配列は、前記半導体基板の上面投影において直線状をなすことを特徴とする請求項６〜８のいずれか一項に記載の不揮発性メモリ装置。
  10. 前記抵抗可変層−電極配列は、前記半導体基板の上面投影においてジグザグ状をなすことを特徴とする請求項６〜８のいずれか一項に記載の不揮発性メモリ装置。
  11. １つの前記活性化領域に形成された２つの前記第１不純物拡散領域は、それぞれ異なる前記抵抗可変層−電極配列と電気的に接続されることを特徴とする請求項６〜１０のいずれか一項に記載の不揮発性メモリ装置。
  12. 前記第１電極は、前記半導体基板の上面投影において、前記第１不純物拡散領域の少なくとも一部と重複することを特徴とする請求項１〜１１のいずれか一項に記載の不揮発性メモリ装置。
  13. ビット線をさらに備え、
    前記第２電極は、前記半導体基板の上面投影において、前記ビット線の少なくとも一部と重複することを特徴とする請求項１〜１２のいずれか一項に記載の不揮発性メモリ装置。
  14. 前記選択能動素子は、ワード線となるゲート電極をさらに有し、
    １つの前記活性化領域は、２つの前記ゲート電極と交差することを特徴とする請求項１〜１３のいずれか一項に記載の不揮発性メモリ装置。
  15. １つの前記活性化領域において、前記第１不純物拡散領域は、前記活性化領域の両端にそれぞれ形成されていることを特徴とする請求項１〜１４のいずれか一項に記載の不揮発性メモリ装置。
  16. 前記第１不純物拡散領域は、前記半導体基板において格子状に配列されていることを特徴とする請求項１〜１５のいずれか一項に記載の不揮発性メモリ装置。
  17. 複数の前記活性化領域は、隣接する２本のビット線のうち、いずれか一方のビット線に沿って配列されていることを特徴とする請求項１〜１６のいずれか一項に記載の不揮発性メモリ装置。
  18. 複数のメモリ部のうちの少なくとも１つのメモリ部における前記第１電極と前記第２電極の配列方向と、前記第１不純物拡散領域と前記第２不純物拡散領域の配列方向とのなす角度、
    複数の前記第１電極及び複数の前記第２電極のうち、同一の可変抵抗層に電気的に接続された少なくとも１対の第１電極と第２電極の配列方向と、前記活性化領域の延在方向とのなす角度、又は
    複数の前記第１電極及び複数の前記第２電極のうち、１つの他方の電極と対をなす２つの一方の電極の配列方向と、前記活性化領域の延在方向とのなす角度は、２５°〜１５５°であることを特徴とする請求項１〜１７のいずれか一項に記載の不揮発性メモリ装置。
  19. 前記抵抗可変層は、相変化材料を有する相変化層であることを特徴とする請求項１〜１８のいずれか一項に記載の不揮発性メモリ装置。
JP2008294377A 2008-11-18 2008-11-18 不揮発性メモリ装置 Withdrawn JP2010123664A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008294377A JP2010123664A (ja) 2008-11-18 2008-11-18 不揮発性メモリ装置
US12/618,302 US8129709B2 (en) 2008-11-18 2009-11-13 Nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008294377A JP2010123664A (ja) 2008-11-18 2008-11-18 不揮発性メモリ装置

Publications (1)

Publication Number Publication Date
JP2010123664A true JP2010123664A (ja) 2010-06-03

Family

ID=42171249

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008294377A Withdrawn JP2010123664A (ja) 2008-11-18 2008-11-18 不揮発性メモリ装置

Country Status (2)

Country Link
US (1) US8129709B2 (ja)
JP (1) JP2010123664A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204404A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化型不揮発性半導体記憶装置
KR20180010790A (ko) * 2016-07-22 2018-01-31 삼성전자주식회사 메모리 소자
JP2024019275A (ja) * 2018-11-30 2024-02-08 長江存儲科技有限責任公司 接合メモリ装置およびその製作方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8410607B2 (en) * 2007-06-15 2013-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structures
JP5135373B2 (ja) * 2010-03-24 2013-02-06 株式会社東芝 不揮発性記憶装置
KR101203270B1 (ko) * 2010-12-14 2012-11-20 에스케이하이닉스 주식회사 반도체 소자
KR101890817B1 (ko) * 2012-03-26 2018-08-22 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
JP2014082279A (ja) * 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
TWI488288B (zh) * 2012-11-07 2015-06-11 Inotera Memories Inc 半導體佈局結構
US8981446B2 (en) * 2013-03-22 2015-03-17 Takashi Nakazawa Magnetic memory and manufacturing method thereof
KR20150102330A (ko) * 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자장치
US9123575B1 (en) * 2014-07-21 2015-09-01 Avalanche Technology, Inc. Semiconductor memory device having increased separation between memory elements
JP2016072538A (ja) * 2014-09-30 2016-05-09 株式会社東芝 記憶装置及びその製造方法
US9548448B1 (en) 2015-11-12 2017-01-17 Avalanche Technology, Inc. Memory device with increased separation between memory elements
KR20170064052A (ko) * 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 스위칭 소자 및 반도체 메모리를 포함하는 전자 장치
US10109791B2 (en) * 2016-08-24 2018-10-23 Euipil Kwon Nonvolatile memory device and method of fabricating the same
US10943952B2 (en) * 2019-06-10 2021-03-09 Sandisk Technologies Llc Threshold switch for memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4634014B2 (ja) * 2003-05-22 2011-02-16 株式会社日立製作所 半導体記憶装置
TW200529414A (en) * 2004-02-06 2005-09-01 Renesas Tech Corp Storage
US7365687B2 (en) * 2005-04-22 2008-04-29 Elster Electricity, Llc Antenna with disk radiator used in automatic meter reading (AMR) device
US7399671B2 (en) * 2005-09-01 2008-07-15 Micron Technology, Inc. Disposable pillars for contact formation
JP5694625B2 (ja) 2006-04-13 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US7495951B1 (en) * 2006-04-27 2009-02-24 Spansion Llc Resistive memory cell array with common plate
WO2008047711A1 (fr) * 2006-10-16 2008-04-24 Panasonic Corporation Réseau d'élément de stockage non-volatile et son procédé de fabrication
KR100791008B1 (ko) * 2006-12-26 2008-01-04 삼성전자주식회사 서로 인접하는 셀들에 공유된 상변화 물질 패턴을 구비하는상변화 메모리 소자 및 이를 구비하는 전자제품
KR100967676B1 (ko) * 2006-12-27 2010-07-07 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
US7977661B2 (en) * 2007-06-07 2011-07-12 Qimonda Ag Memory having shared storage material
US20080303015A1 (en) * 2007-06-07 2008-12-11 Thomas Happ Memory having shared storage material
US7883931B2 (en) * 2008-02-06 2011-02-08 Micron Technology, Inc. Methods of forming memory cells, and methods of forming programmed memory cells
US7759704B2 (en) * 2008-10-16 2010-07-20 Qimonda Ag Memory cell array comprising wiggled bit lines

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204404A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化型不揮発性半導体記憶装置
US9025369B2 (en) 2011-03-23 2015-05-05 Kabushiki Kaisha Toshiba Resistance change nonvolatile semiconductor memory device
KR20180010790A (ko) * 2016-07-22 2018-01-31 삼성전자주식회사 메모리 소자
KR102532201B1 (ko) * 2016-07-22 2023-05-12 삼성전자 주식회사 메모리 소자
JP2024019275A (ja) * 2018-11-30 2024-02-08 長江存儲科技有限責任公司 接合メモリ装置およびその製作方法
US12232316B2 (en) 2018-11-30 2025-02-18 Yangtze Memory Technologies Co., Ltd. Bonded memory device and fabrication methods thereof
JP7661454B2 (ja) 2018-11-30 2025-04-14 長江存儲科技有限責任公司 接合メモリ装置およびその製作方法

Also Published As

Publication number Publication date
US8129709B2 (en) 2012-03-06
US20100123114A1 (en) 2010-05-20

Similar Documents

Publication Publication Date Title
US8129709B2 (en) Nonvolatile memory device
US10424619B2 (en) Variable resistance memory devices and methods of manufacturing the same
US10305032B2 (en) Memory device and method of fabricating the same
CN100559623C (zh) 非易失存储元件及其制造方法
US8901009B2 (en) Methods of manufacturing semiconductor devices
US8288752B2 (en) Phase change memory device capable of reducing disturbance and method of manufacturing the same
US9196827B2 (en) Non-volatile memory devices having dual heater configurations and methods of fabricating the same
US9893281B2 (en) Semiconductor device and method of fabricating the same
US8686393B2 (en) Integrated circuit semiconductor devices including channel trenches and related methods of manufacturing
JP2010087007A (ja) 相変化メモリ装置及びその製造方法
US6849892B2 (en) Phase changeable memory devices having reduced cell areas
KR102119306B1 (ko) 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자
US11653504B2 (en) Semiconductor memory device with selection transistors with substrate penetrating gates
JP2009206418A (ja) 不揮発性メモリ装置及びその製造方法
CN102569336A (zh) 非易失性半导体存储器件及其制造方法
US7964935B2 (en) Phase change random access memory and semiconductor device
JP2007019559A (ja) 半導体記憶装置及びその製造方法
JP2009099854A (ja) 縦型相変化メモリ装置の製造方法
JP5579362B2 (ja) 縦型相変化メモリ装置の製造方法
CN210897286U (zh) 内存单元及nand型内存
JP2010087008A (ja) 不揮発性メモリ装置及びその製造方法
JP2014150195A (ja) 半導体装置
KR20250112592A (ko) 가변 저항 메모리 소자 및 그 제조 방법
JP2012142375A (ja) 半導体記憶装置及び半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20120207