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CN102456396A - 相变存储阵列的位线结构 - Google Patents

相变存储阵列的位线结构 Download PDF

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CN102456396A
CN102456396A CN2010105223258A CN201010522325A CN102456396A CN 102456396 A CN102456396 A CN 102456396A CN 2010105223258 A CN2010105223258 A CN 2010105223258A CN 201010522325 A CN201010522325 A CN 201010522325A CN 102456396 A CN102456396 A CN 102456396A
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CN
China
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bit line
sub
wiring layer
memory array
change memory
Prior art date
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Pending
Application number
CN2010105223258A
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English (en)
Inventor
蔡道林
宋志棠
陈后鹏
王倩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Institute of Microsystem and Information Technology of CAS
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
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Publication date
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Pending legal-status Critical Current

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Abstract

本发明提供一种相变存储阵列的位线结构,该结构中所有位线分处于不同的布线层,例如,相邻两位线中的一者处于第一布线层、而另一者处于第二布线层,或者相邻两位线中的一者的一部分处于第一布线层、另一部分处于第二布线层,而相邻两位线中的另一者的一部分处于第二布线层,另一部分处于第一布线层等等,如此可增大相邻位线间的间距,进而降低位线间的干扰。

Description

相变存储阵列的位线结构
技术领域
本发明涉及一种相变存储阵列,特别涉及一种相变存储阵列的位线结构。
背景技术
相变存储器单元是基于20世纪60年代末70年代初提出的相变薄膜可以应用于相变存储介质的构想建立起来的,是一种价格便宜、性能稳定的存储器件。相变存储器单元可以做在硅晶片衬底上,其关键材料是可记录的相变薄膜、加热电极材料、绝热材料和引出电极材,其研究热点也就围绕器件工艺展开。器件的物理机制研究包括如何减小器件料等。相变存储器单元的基本原理是用电脉冲信号作用于器件单元上,使相变材料在非晶态与多晶态之间发生可逆相变,通过分辨非晶态时的高阻与多晶态时的低阻实现信息的写入、擦除和读出操作。
相变存储器由于具有高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点,被国际半导体工业协会认为最有可能取代目前的闪存存储器而成为未来存储器主流产品和最先成为商用产品的器件。
相变存储器的读、写、擦操作就是在器件单元上施加不同宽度和高度的电压或电流脉冲信号:擦操作(RESET),当加一个短且强的脉冲信号使器件单元中的相变材料温度升高到熔化温度以上后,再经过快速冷却从而实现相变材料多晶态到非晶态的转换,即“1”态到“0”态的转换;写操作(SET),当施加一个长且中等强度的脉冲信号使相变材料温度升到熔化温度之下、结晶温度之上后,并保持一段时间促使晶核生长,从而实现非晶态到多晶态的转换,即“0”态到“1”态的转换;读操作,当加一个对相变材料的状态不会产生影响的很弱的脉冲信号后,通过测量器件单元的电阻值来读取它的状态。
现有相变存储阵列中的所有位线都是处于同一布线层,如图1所示,如此一来,随着相变存储器密度的提高,位线之间的间距会越来越小,进而位线间的电容效应会越来越明显,而位线间的这种电容效应,会导致被选中的位线上的信号干扰相邻的位线,从而使相邻未被选中的位线上的信号发生翻转,进而发生读写错误,故,有必要在不影响存储密度的前提下减小这种电容效应,提高存储器的性能。
发明内容
本发明的目的在于提供一种相邻位线间距大的相变存储阵列的位线结构。
为了达到上述目的及其他目的,本发明提供的相变存储阵列的位线结构,其特征在于相变存储阵列的所有位线分处于不同的布线层。
作为一种优选方式,每一位线都处于同一布线层,其中,部分位线处于第一布线层,部分位线处于第二布线层。较佳的,处于第一布线层的位线与处于第二布线层的位线相邻排列;较佳的,所有位线中,至少一位线包含第一子部和第二子部,其中,所述第一子部和第二子部不在同一直线上,例如,所述第一子部或第二子部在平行于该位线所在的平面上的投影与相邻位线在该平面上的投影在同一直线上等。
作为另一种优选方式,所有位线中至少部分位线,各自包含至少两个子部,且至少两个子部中至少有两者不处于同一布线层。较佳的,不处于同一布线层的各子部各自在平行于该位线所在平面上的投影在同一直线上。
作为再一种优选方式,所有位线中至少部分位线,各自包含至少三个子部,其中,至少三个子部中至少两者不处于同一布线层,但该至少两者各自在平行于该位线所在平面上的投影在同一直线上,而所述至少三个子部各自在平行于该位线所在平面上的投影中有部分投影重叠
综上所述,本发明的相变存储阵列的位线结构中,所有位线分处于不同布线层,故可增大位线间的间距,有效降低位线之间的干扰。
附图说明
图1为现有相变存储阵列的位线结构示意图。
图2为本发明的相变存储阵列的位线结构的实施例一示意图。
图3为本发明的相变存储阵列的位线结构的实施例二示意图。
图4为本发明的相变存储阵列的位线结构的实施例三示意图。
图5为本发明的相变存储阵列的位线结构的实施例四示意图。
具体实施方式
以下将结合附图对本发明的相变存储阵列的位线结构进行详细描述。
实施例一:
请参阅图2,为简化图示,在本实施例中的相变存储阵列仅示出6条位线,即位线L1至L6,且位线L1至L6分处于不同的布线层,即分处于第一布线层Mp和第二布线层Mp+1,而同一位线处于同一布线层。更为具体的说,位线L1、L3、L5处于第一布线层Mp,位线L2、L4、L6处于第二布线层Mp+1。
如图所示,如果处于第一布线层Mp的位线L1和处于布线层第二Mp+1的位线L2之间的水平间距为λ,第一布线层Mp和第二布线层Mp+1之间的层距为d,则位线L1和位线L2之间的实际间距为
Figure BSA00000321750900031
显然,该间距λ′>λ,由此可见,由于相变存储器的相邻位线分处于不同的布线层,可增加相邻位线之间的间距,降低相邻位线之间的信号干扰。
不过,本领域技术人员应该理解,上述例示仅仅只是为了更好的说明本发明的技术方案,而非用于限制本发明,事实上,布线层的数量并非以两层为限,还可以为两层以上;再有,位线的分布也并非以上述实例为限,例如,可以位线L1和L2处于第一布线层Mp,位线L3和L4处于第二布线层Mp+1,位线L5和L6处于第一布线层Mp等。
实施例二:
请参见图3,在本实施例中,仍以示出6条位线的相变存储阵列为例来进行说明。
如图所示,每一位线都处于同一布线层,即位线L1、L3、L5处于第一布线层Mp,位线L2、L4、L6处于第二布线层Mp+1。其中,每一位线都各自都包含第一子部和第二子部,且各第一子部和第二子部不在同一直线上。
更为详细言之,位线L1包含第一子部L11和第二子部L12,其第一子部L11和第二子部L12不在同一直线上;位线L2包含第一子部L21和第二子部L22,其第一子部L21与位线L1的第二子部L12各自在平行于各位线所在的平面上的投影在同一直线上,其第二子部L22与位线L1的第一子部L11各自在平行于各位线所在的平面上的投影在同一直线上;位线L3包含第一子部L31和第二子部L32,其第一子部L31和第二子部L32不在同一直线上;位线L4包含第一子部L41和第二子部L42,位线L4的第一子部L41与位线L3的第二子部L32各自在平行于各位线所在的平面上的投影在同一直线上,位线L4的第二子部L42与位线L3的第一子部L31在平行于各位线所在的平面上的投影在同一直线上;位线L5包含第一子部L51和第二子部L52,其第一子部L51和第二子部L52不在同一直线上;位线L6包含第一子部L61和第二子部L62,位线L6的第一子部L61与位线L5的第二子部L52在平行于各位线所在的平面上的投影在同一直线上,位线L6的第二子部L62与位线L5的第一子部L51在平行于各位线所在的平面上的投影在同一直线上。
由图可见,位线L1和位线L2呈交叉状;位线L3和位线L4呈交叉状;位线L5和位线L6呈交叉状。然而,相邻位线间的间距还是为显然,该间距λ′>λ也大于水平间距。
同样,本领域技术应该理解,在此种方式中,布线层的数量也并非以两层为限,还可以为两层以上;再有,位线的交叉方式也并非以上述实例为限,例如,还可以为如下各种情形:
a)一位线与非相邻的位线呈交叉状,例如:位线L1与位线L3呈交叉状、位线L2和位线L5呈交叉状,位线L4和位线L6呈交叉状等等。
b)一位线分别与其它两条或两条以上位线呈交叉状,例如L1的一部分与位线L2呈交叉状,另一部分与位线L3呈交叉状等。
实施例三:
请参见图4,在本实施例中,仍以示出6条位线的相变存储阵列为例来进行说明。如图所示,各位线各自包含至少两个子部,且至少两个子部中至少有两者不处于同一布线层,而不处于同一布线层的各子部各自在平行于该位线所在平面上的投影在同一直线上。
更详细言之,位线L1包括处于第一布线层Mp的第一子部L11和处于第二布线层Mp+1的第二子部L12,其中,第一子部L11和第二子部L12在平行于各位线所在的平面上的投影在同一直线上;位线L2包括处于第二布线层Mp+1的第一子部L21和处于第一布线层Mp的第二子部L22,其中,第一子部L21和第二子部L22在平行于各位线所在的平面上的投影在同一直线上;位线L3包括处于第一布线层Mp的第一子部L31和处于第二布线层Mp+1的第二子部L32,其中,第一子部L31和第二子部L32在平行于各位线所在的平面上的投影在同一直线上;位线L4包括处于第二布线层Mp+1的第一子部L41和处于第一布线层Mp的第二子部L42,其中,第一子部L41和第二子部L42在平行于各位线所在的平面上的投影在同一直线上;位线L5包括处于第一布线层Mp的第一子部L51和处于第二布线层Mp+1的第二子部L52,其中,第一子部L51和第二子部L52在平行于各位线所在的平面上的投影在同一直线上;位线L6包括处于第二布线层Mp+1的第一子部L61和处于第一布线层Mp的第二子部L62,其中,第一子部L61和第二子部L62在平行于各位线所在的平面上的投影在同一直线上。
由此可见,相邻位线间的间距也为
Figure BSA00000321750900041
显然,该间距λ′>λ也大于水平间距。
同样,本领域技术应该理解,在此种方式中,布线层的数量也并非以两层为限,还可以为两层以上;再有,各位线所包含的子部并非以上述所示为限,例如,各位线可以包含3个或3个以上子部,其中一部分子部处于第一布线层,另一部分子部处于第二布线层等等。更为直观言之,例如,位线L1的中间部分处于第一布线层,而两端的部分处于第二布线层等。
实施例四:
请参见图5,在本实施例中,仍以示出6条位线的相变存储阵列为例来进行说明。如图所示,各位线各自包含至少三个子部,其中,至少三个子部中至少两者不处于同一布线层,但该至少两者各自在平行于该位线所在平面上的投影在同一直线上,而所述至少三个子部各自在平行于该位线所在平面上的投影中有部分投影重叠。
更为详细言之,位线L1包括处于第一布线层Mp的第一子部L11和第二子部L12、以及处于第二布线层Mp+1的第三子部(其与第二子部L12层叠,故图未示出),其中,第一子部L11和第二子部L12在平行于各位线所在平面上的投影不在同一直线上,而第二子部L12和第三子部在平行于各位线所在平面上的投影重叠。位线L2包括处于第二布线层Mp+1的第一子部L21和第二子部L22、以及处于第一布线层Mp的第三子部(其与第二子部L22层叠,故图未示出),其中,第一子部L21和第二子部L22在平行于各位线所在平面上的投影不在同一直线上,而第二子部L22和第三子部在平行于各位线所在平面上的投影重叠。位线L3包括处于第一布线层Mp的第一子部L31和第二子部L32、以及处于第二布线层Mp+1的第三子部(其与第二子部L32层叠,故图未示出),其中,第一子部L31和第二子部L32在平行于各位线所在平面上的投影不在同一直线上,而第二子部L32和第三子部在平行于各位线所在平面上的投影重叠。位线L4包括处于第二布线层Mp+1的第一子部L41和第二子部L42、,以及处于第一布线层Mp的第三子部(其与第二子部L42层叠,故图未示出),其中,第一子部L41和第二子部L42在平行于各位线所在平面上的投影不在同一直线上,而第二子部L42和第三子部在平行于各位线所在平面上的投影重叠。位线L5包括处于第一布线层Mp的第一子部L51和第二子部L52、以及处于第二布线层Mp+1的第三子部(其与第二子部L52层叠,故图未示出),其中,第一子部L51和第二子部L52在平行于各位线所在平面上的投影不在同一直线上,而第二子部L52和第三子部在平行于各位线所在平面上的投影重叠。位线L6包括处于第二布线层Mp+1的第一子部L61和第二子部L62、以及处于第一布线层Mp的第三子部(其与第二子部L62层叠,故图未示出),其中,第一子部L61和第二子部L62在平行于各位线所在平面上的投影不在同一直线上,而第二子部L62和第三子部在平行于各位线所在平面上的投影重叠。
由图可见,位线L1和位线L2呈交叉状;位线L3和位线L4呈交叉状;位线L5和位线L6呈交叉状。然而,相邻位线间的间距还是为
Figure BSA00000321750900051
显然,该间距λ′>λ也大于水平间距。
同样,本领域技术应该理解,在此种方式中,布线层的数量也并非以两层为限,还可以为两层以上;再有,位线的交叉方式也并非以上述实例为限,例如,还可以为如下各种情形:
a)一位线与非相邻的位线呈交叉状,例如:位线L1与位线L3呈交叉状、位线L2和位线L5呈交叉状,位线L4和位线L6呈交叉状等等。
b)一位线分别与其它两条或两条以上位线呈交叉状,例如L1的一部分与位线L2呈交叉状,另一部分与位线L3呈交叉状等。
此外,本领域技术人员应该理解,上述各实施例所示的位线结构可以进行组合形成组合结构,例如,将实施例一、实施例二、实施例三和实施例四中任意两者或两者以上组合,在此不再一一详述。
综上所述,本发明的相变存储阵列的位线结构采用多层布线层,相对于现有采用单一布线层的位线结构,在相变存储单元分布密度相同的情形下,本发明各位线间的间距大于现有位线间的间距,因此,可有效减小位线间的串扰。
上述实施例仅列示性说明本发明的原理及功效,而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下,对上述实施例进行修改。因此,本发明的权利保护范围,应如权利要求书所列。

Claims (8)

1.一种相变存储阵列的位线结构,其特征在于:
相变存储阵列的所有位线分处于不同的布线层。
2.如权利要求1所述的相变存储阵列的位线结构,其特征在于:每一位线都处于同一布线层,其中,部分位线处于第一布线层,部分位线处于第二布线层。
3.如权利要求2所述的相变存储阵列的位线结构,其特征在于:处于第一布线层的位线与处于第二布线层的位线相邻排列。
4.如权利要求2所述的相变存储阵列的位线结构,其特征在于:所有位线中,至少一位线包含第一子部和第二子部,其中,所述第一子部和第二子部不在同一直线上。
5.如权利要求4所述的相变存储阵列的位线结构,其特征在于:所述第一子部或第二子部在平行于该位线所在的平面上的投影与相邻位线在该平面上的投影在同一直线上。
6.如权利要求1所述的相变存储阵列的位线结构,其特征在于:所有位线中至少部分位线,各自包含至少两个子部,且至少两个子部中至少有两者不处于同一布线层。
7.如权利要求6所述的相变存储阵列的位线结构,其特征在于:不处于同一布线层的各子部各自在平行于该位线所在平面上的投影在同一直线上。
8.如权利要求1所述的相变存储阵列的位线结构,其特征在于:所有位线中至少部分位线,各自包含至少三个子部,其中,至少三个子部中至少两者不处于同一布线层,但该至少两者各自在平行于该位线所在平面上的投影在同一直线上,而所述至少三个子部各自在平行于该位线所在平面上的投影中有部分投影重叠。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115691621A (zh) * 2022-11-04 2023-02-03 聚辰半导体股份有限公司 一种减小存储器位线编程干扰的方法及其存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1572002A (zh) * 2000-10-17 2005-01-26 英特尔公司 开放式位线dram结构的噪声抑制
CN1759482A (zh) * 2003-04-03 2006-04-12 株式会社东芝 相变存储装置
CN101055871A (zh) * 2006-04-13 2007-10-17 尔必达存储器股份有限公司 半导体存储器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1572002A (zh) * 2000-10-17 2005-01-26 英特尔公司 开放式位线dram结构的噪声抑制
CN1759482A (zh) * 2003-04-03 2006-04-12 株式会社东芝 相变存储装置
CN101055871A (zh) * 2006-04-13 2007-10-17 尔必达存储器股份有限公司 半导体存储器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115691621A (zh) * 2022-11-04 2023-02-03 聚辰半导体股份有限公司 一种减小存储器位线编程干扰的方法及其存储器

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