JP2016066775A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ビット線と記憶素子をともにワード線の上方に配置しつつ、ビット線と導電層の間の寄生容量を小さく抑えるとともに、ビット線と導電層を近づけることを可能にする。
【解決手段】半導体装置１は、半導体基板２の内部に配置されるワード線ＷＬ１と、ワード線ＷＬ１を制御電極とするトランジスタＴｒ１と、半導体基板２の表面近傍に設けられるシリコン窒化膜層（素子分離用絶縁膜３、キャップ絶縁膜８，２２、及び保護絶縁膜１０）と、下面がワード線ＷＬ１の上方に位置するように上記シリコン窒化膜層に形成されたビット線トレンチＧ６，Ｇ７内に配置され、下面でトランジスタＴｒ１の一方の被制御電極に接続されるビット線ＢＬと、上記シリコン窒化膜層内を垂直方向に延在するように配置される拡散層Ｄ２と、ビット線ＢＬの上方に配置され、拡散層Ｄ２と接続されることによりトランジスタＴｒ１の他方の被制御電極と接続されるキャパシタＣとを備える。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関し、特にトレンチゲート構造のワード線を備える半導体装置及びその製造方法に関する。

ＤＲＡＭ(Dynamic Randam Access Memory)などの半導体装置のメモリセルは一般に、セルトランジスタのゲート電極を構成するワード線と、ワード線と交差するように延在するビット線と、キャパシタなどの記憶素子とを備えて構成される。

従来、セルトランジスタの構造として、プレーナゲート型・トレンチゲート型・縦型などが知られている。特許文献１には、プレーナゲート型のセルトランジスタを備える半導体装置（以下、「プレーナゲート型の半導体装置」と称する）の例が開示されている。また、特許文献２〜５には、トレンチゲート型のセルトランジスタを備える半導体装置（以下、「トレンチゲート型の半導体装置」と称する）の例が開示されている。さらに、特許文献６，７には、縦型のセルトランジスタを備える半導体装置（以下、「縦型トランジスタ利用型の半導体装置」と称する）の例が開示されている。

特開２００７−２８７７９４号公報 特開２０１２−１３４４３９号公報 特開２０１２−２４８６８６号公報 特開２０１３−０５５２１３号公報 特開２０１３−０５８６７６号公報 特開２００９−０１０３６６号公報 特開２０１１−２０５０３０号公報

プレーナゲート型の半導体装置では、特許文献１に示されるように、半導体基板の上面にワード線が配置され、ワード線の上方にビット線が配置され、ビット線の上方にキャパシタが配置される、といった積層構造が採用される。

プレーナゲート型の半導体装置には、製造方法がシンプルであることから、高い歩留まりを得られるという利点がある。しかし一方で、チャネルが水平方向（半導体基板の面内方向）に延在することから、チャネル長を長くするためにはセルトランジスタの平面サイズを大きくする必要があり、微細化に適さないという欠点もある。

次に、トレンチゲート型の半導体装置では、特許文献２〜５に示されるように、半導体基板の内部にワード線が埋め込まれており、半導体基板の上面には、ビット線と、ビット線の上方に配置されるキャパシタのみが配置される。

トレンチゲート型の半導体装置には、トレンチを深くすることによりチャネル長を大きく取れるので、平面サイズを大きくしなくても長いチャネル長を確保できるという利点がある。また、製造もそれほど困難でなく、高い歩留まりを得ることができる。しかし一方で、トレンチゲート型の半導体装置には、半導体基板内に設けられる拡散層（以下、「記憶素子拡散層」と称する）と記憶素子とを接続するためのコンタクトプラグ（以下、「記憶素子コンタクトプラグ」と称する）とビット線との間に大きな寄生容量が生ずるという問題、記憶素子拡散層と記憶素子との間の配線抵抗が大きくなるという問題がある。以下、これらの問題について詳しく説明する。

まず寄生容量の問題について説明すると、トレンチゲート型の半導体装置では、柱状に並ぶ記憶素子コンタクトプラグの間を縫うようにビット線が配置されるので、ビット線と記憶素子コンタクトプラグとが絶縁膜を挟んで隣接することになる。この絶縁膜はシリコン窒化膜によって構成されるが、シリコン窒化膜はシリコン酸化膜などの他の膜に比べて比誘電率が大きい（例えばシリコン酸化膜の比誘電率が約３．９であるのに対し、シリコン窒化膜の比誘電率は約７．５である）ため、ビット線と記憶素子コンタクトプラグの間の寄生容量が大きくなってしまうという結果になる。

一方、配線抵抗の問題については、トレンチゲート型の半導体装置では、ビット線と記憶素子コンタクトプラグが同一平面内に配置され、しかも、上述した比誘電率の問題によりビット線と記憶素子コンタクトプラグの間の離隔距離をある程度大きく取らなければならないため、記憶素子コンタクトプラグの設置スペースに余裕がない。その結果、記憶素子拡散層の上面の中心に記憶素子コンタクトプラグを配置することができず、これらの接触面積が低下することから、記憶素子と記憶素子拡散層との間の配線抵抗が大きくなってしまう。

このように、トレンチゲート型の半導体装置には、プレーナゲート型の半導体装置にない利点がある一方で、寄生容量と配線抵抗に関する問題がある。

次に、縦型トランジスタ利用型の半導体装置では、特許文献６，７に示されるように、半導体基板の表面に半導体ピラーが設けられ、ワード線はその側面を取り囲むように形成される。ビット線は半導体ピラーの下方に配置され、記憶素子は半導体ピラーの上面に配置される。

縦型トランジスタ利用型の半導体装置では、プレーナゲート型やトレンチゲート型の場合のような問題は発生しない。すなわち、半導体ピラーを高くすることによりチャネル長を大きく取れるので、平面サイズを大きくしなくても長いチャネル長を確保できる。また、ビット線と記憶素子とがワード線の上下に分かれて配置されることから、記憶素子コンタクトプラグとビット線とが隣接することはなく、記憶素子拡散層の上面の中心に記憶素子コンタクトプラグを配置できなくなることもない。

しかしながら一方で、縦型トランジスタ利用型の半導体装置には、ビット線を埋め込む工程に極めて大きな困難が伴うという問題がある。この問題のため、縦型トランジスタ利用型の半導体装置では、製造歩留まりの向上が課題となっている。

以上のように、プレーナゲート型・トレンチゲート型・縦型トランジスタ利用型の各半導体装置には、それぞれ利点もある一方で、問題もある。したがって、これらの問題を解消できる技術が求められている。

本発明の一側面による半導体装置は、半導体基板と、前記半導体基板の内部に配置される第１のワード線と、前記第１のワード線を制御電極とする第１のトランジスタと、前記半導体基板の表面近傍に設けられるシリコン窒化膜層と、前記シリコン窒化膜層に形成されたビット線トレンチ内に配置され、下面が前記第１のワード線の上方に位置し、さらに該下面が前記第１のトランジスタの一方の被制御電極に接続されるビット線と、前記絶縁層を垂直方向に貫通する第１の導電層と、前記ビット線の上方に配置され、前記第１の導電層と接続されることにより前記第１のトランジスタの他方の被制御電極と接続される第１の記憶素子とを備えることを特徴とする。

本発明の他の一側面による半導体装置の製造方法は、半導体基板の表面に、第１の方向に延在する開口部を有するマスク膜を形成する工程と、前記マスク膜をマスクとして前記半導体基板をエッチングすることにより、前記第１の方向に延在する第１の素子分離用トレンチを形成する工程と、前記第１の素子分離用トレンチ内に第１の素子分離用絶縁膜を埋め込む工程と、前記第１の方向と交差する第２の方向に延在する第２の素子分離用トレンチを形成する工程と、前記第２の素子分離用トレンチ内に第２の素子分離用絶縁膜を埋め込む工程と、前記半導体基板の表面に不純物を注入することにより、前記第１及び第２の素子分離用絶縁膜によって区画される活性領域内に不純物拡散層を形成する工程と、前記活性領域を通過するように前記第１の方向に延在するワード線トレンチを形成することにより、前記不純物拡散層を第１及び第２の部分を含む複数の部分に分割する工程と、前記ワード線トレンチの内部に、第１のワード線と、該第１のワード線の上面を覆う第１のキャップ絶縁膜とを埋め込む工程と、前記マスク膜に前記第１の部分を露出させるように前記第１の方向に延在するビットコンタクトトレンチを設け、さらに該ビットコンタクトトレンチを通じて前記第１の部分の一部をエッチングすることにより、前記ビットコンタクトトレンチを前記半導体基板内に延長する工程と、前記ビットコンタクトトレンチ内に保護絶縁膜を埋め込む工程と、表面に露出する前記第２の素子分離用絶縁膜をエッチングすることにより、側面に前記第２の部分が露出する第１の部分ビット線トレンチを形成する工程と、前記第１及び第２のキャップ絶縁膜をエッチングすることにより、底面に前記第１の部分が露出し、側面で前記第１の部分ビット線トレンチと一体化する第２の部分ビット線トレンチを形成する工程と、前記第１及び第２の部分ビット線トレンチからなるビット線トレンチの内部に、上面が前記第２の部分の上面より深い場所に位置するビット線と、該ビット線の上面を覆う第２のキャップ絶縁膜とを埋め込む工程と、少なくとも前記マスク膜を貫通する貫通孔の底面で前記第２の部分と電気的に接するように記憶素子を形成する工程とを備えることを特徴とする。

本発明によれば、シリコン窒化膜層に形成されたビット線トレンチ内にビット線を配置しているので、導電層とビット線の間をシリコン窒化膜より比誘電率の小さいビット線スペーサ（例えばシリコン酸化膜又はエアーギャップ）によって絶縁することが可能になる。したがって、ビット線と導電層の間の寄生容量を小さく抑えることが可能になるとともに、導電層の設置スペースに余裕を持たせることが可能になる。また、ビット線と記憶素子がともにワード線の上方に配置されるので、従来のトレンチゲート型の半導体装置と同様、それほど困難なくビット線を形成することが可能になる。

本発明の好ましい第１の実施の形態による半導体装置１の水平断面図であり、（ａ）は図３のＨ−Ｈ線に対応し、（ｂ）は図３のＩ−Ｉ線に対応している。 （ａ）は図３のＪ−Ｊ線に対応する半導体装置１の水平断面図であり、（ｂ）は図３のＫ−Ｋ線に対応する半導体装置１の水平断面図である。 図１のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図１のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 図１のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。 （ａ）は図１のＤ−Ｄ線に対応する半導体装置１の垂直断面図であり、（ｂ）は図１のＥ−Ｅ線に対応する半導体装置１の垂直断面図である。 （ａ）は図１のＦ−Ｆ線に対応する半導体装置１の垂直断面図であり、（ｂ）は図１のＧ−Ｇ線に対応する半導体装置１の垂直断面図である。 製造工程における、本発明の好ましい第１の実施の形態による半導体装置１の上面図である。 図８のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 製造工程（図８に示した工程に続く工程）における半導体装置１の上面図である。 図１０のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 製造工程（図１０に示した工程に続く工程）における半導体装置１の上面図である。 図１２のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 製造工程（図１２に示した工程に続く工程）における半導体装置１の上面図である。 図１４のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 製造工程（図１４に示した工程に続く工程）における半導体装置１の上面図である。 図１６のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 製造工程（図１６に示した工程に続く工程）における半導体装置１の上面図である。 図１８のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 製造工程（図１８に示した工程に続く工程）における半導体装置１の上面図である。 図２０のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 製造工程（図２０に示した工程に続く工程）における半導体装置１の上面図である。 図２２のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 製造工程（図２２に示した工程に続く工程）における半導体装置１の上面図である。 図２４のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 製造工程（図２４に示した工程に続く工程）における半導体装置１の上面図である。 図２６のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図２６のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 図２６のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。 図２６のＧ−Ｇ線に対応する半導体装置１の垂直断面図である。 製造工程（図２６に示した工程に続く工程）における半導体装置１の上面図である。 図３１のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 図３１のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。 図３１のＧ−Ｇ線に対応する半導体装置１の垂直断面図である。 製造工程（図３１に示した工程に続く工程）における半導体装置１の上面図である。 図３５のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図３５のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 製造工程（図３５に示した工程に続く工程）における半導体装置１の上面図である。 図３８のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図３８のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 製造工程（図３８に示した工程に続く工程）における半導体装置１の上面図である。 図４１のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図４１のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 製造工程（図４１に示した工程に続く工程）における半導体装置１の上面図である。 図４４のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図４４のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 製造工程（図４５に示した工程に続く工程）における半導体装置１の上面図である。 図４７のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図４７のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 製造工程（図４７に示した工程に続く工程）における半導体装置１の上面図である。 図５０のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図５０のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 図５０のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。 製造工程（図５０に示した工程に続く工程）における半導体装置１の上面図である。 図５４のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図５４のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 図５４のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。 製造工程（図５４に示した工程に続く工程）における半導体装置１の上面図である。 図５８のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図５８のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 図５８のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。 製造工程（図５８に示した工程に続く工程）における半導体装置１の上面図である。 図６２のＡ−Ａ線に対応する半導体装置１の垂直断面図である。 図６２のＢ−Ｂ線に対応する半導体装置１の垂直断面図である。 図６２のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。 本発明の好ましい第２の実施の形態による半導体装置１の水平断面図であり、図１のＡ−Ａ線に対応している。 本発明の好ましい第３の実施の形態による半導体装置１の水平断面図であり、図１のＡ−Ａ線に対応している。 製造工程（図５９に示した工程に続く工程）における、本発明の好ましい第４の実施の形態による半導体装置１の垂直断面図である。 製造工程（図６８に示した工程に続く工程）における半導体装置１の垂直断面図である。 製造工程（図６９に示した工程に続く工程）における半導体装置１の垂直断面図である。 （ａ）は本発明の好ましい第５の実施の形態による半導体装置１の平面構造を示す図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。 （ａ）は本発明の好ましい第６の実施の形態による半導体装置１の平面構造を示す図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

初めに、本発明の第１の実施の形態による半導体装置１の構成について、図１〜図７を参照しながら説明する。

半導体装置１はＤＲＡＭであり、図３などに示すように、記憶素子としてのキャパシタＣを備えている。なお、本発明の適用対象はＤＲＡＭに限られるものではなく、本発明は、例えば記憶素子として抵抗変化型の素子を用いるＲｅＲＡＭ(Resistance Random Access Memory)や、記憶素子として相変化素子を用いるＰＲＡＭ(Phase change Random Access Memory)などにも好適に適用可能である。

半導体装置１は、図３などに示すように半導体基板２を備えており、この半導体基板２の主面に、メモリセル領域及び周辺回路領域が形成された構成を有している。メモリセル領域は、複数のメモリセルがマトリックス状に並んで配置される領域である。一方、周辺回路領域は、各メモリセルの動作を制御するための回路が形成される領域であり、メモリセル領域の周辺に形成される。図１〜図７には、このうちメモリセル領域の一部のみを示している。

ここで、以下の説明では、リソグラフィの解像限界、すなわち最小加工寸法Ｆ(Feature size)を２０ｎｍとする。また、以下の説明では、半導体基板２がＰ型の単結晶シリコンで構成されるものとする。ただし、本発明は、最小加工寸法Ｆが２０ｎｍでないリソグラフィやＰ型の単結晶シリコンでない半導体基板を用いて製造された半導体装置にも適用可能である。

図１などに示すように、半導体基板２には、ｙ方向（第１の方向）に延在し、ｙ方向と直交するｘ方向（第３の方向）に繰り返し配置される素子分離用絶縁膜３（第１の素子分離用絶縁膜）が埋め込まれる。素子分離用絶縁膜３はシリコン窒化膜で構成されており、いわゆるＳＴＩ(Shallow Trench Isolation)法による素子分離領域を構成する。素子分離用絶縁膜３のｘ方向の幅Ｌ１は最小加工寸法Ｆに等しい２０ｎｍとすることが好適であり、ｘ方向の配置ピッチＬ２は最小加工寸法Ｆの６倍である１２０ｎｍとすることが好適である。

また、半導体基板２には、ｘ方向に対してマイナス方向に傾斜するｗ方向（第２の方向）に延在し、ｙ方向に繰り返し配置される素子分離用絶縁膜４（第２の素子分離用絶縁膜）が埋め込まれる。素子分離用絶縁膜４はシリコン酸化膜で構成されており、素子分離用絶縁膜３とともにＳＴＩ法による素子分離領域を構成する。素子分離用絶縁膜４のｙ方向の幅Ｌ３は最小加工寸法Ｆに等しい２０ｎｍとすることが好適であり、ｙ方向の配置ピッチＬ４は最小加工寸法Ｆの２倍である４０ｎｍとすることが好適である。

製造方法の説明の際に再度説明するが、素子分離用絶縁膜３，４の材料としてそれぞれシリコン窒化膜とシリコン酸化膜を選択しているのは、半導体装置１の製造工程において、これらのエッチング速度を異ならせる（エッチングの選択比を確保する）ことが好ましいからである。

以上の素子分離用絶縁膜３，４により、半導体基板２の主面には、マトリクス状に並ぶ複数の活性領域ｋが区画される。各活性領域ｋの形状は、図１に示すように、一方の対辺がｗ方向に平行であり、他方の対辺がｙ方向に平行な平行四辺形となる。また、各活性領域ｋのｘ方向の幅は、図１（ａ）から理解されるように、Ｌ２−Ｌ１＝５Ｆに等しくなる。各活性領域ｋは、ｘ方向、ｙ方向、及びｗ方向のそれぞれに複数列をなすように配置される。

半導体基板２には、図１（ａ）及び図３に示すように、それぞれｙ方向に延在する複数のワード線トレンチＧ３が設けられる。各ワード線トレンチＧ３の配置は、２本のワード線トレンチＧ３がｙ方向に並ぶ複数の活性領域ｋのそれぞれを通過するように決定される。したがって、各ワード線トレンチＧ３のｘ方向の内側面及び底面には、図１（ａ）及び図６（ｂ）に示すように、半導体基板２と素子分離用絶縁膜４とが交互に露出することになる。

各ワード線トレンチＧ３のｘ方向の幅Ｌ６は、最小加工寸法Ｆに等しい２０ｎｍとすることが好適である。また、各ワード線トレンチＧ３と、隣接する素子分離用絶縁膜３とのｘ方向の離隔距離Ｌ７も、最小加工寸法Ｆに等しい２０ｎｍとすることが好適である。このように幅Ｌ６及び離隔距離Ｌ７を決定することで、図１（ａ）から理解されるように、１つの活性領域ｋを通過する２本のワード線トレンチＧ３の間のｘ方向の離隔距離Ｌ５も、最小加工寸法Ｆに等しい２０ｎｍ（＝Ｌ２−Ｌ１−２×Ｌ６−２×Ｌ７）となる。

各ワード線トレンチＧ３の下部には、ゲート絶縁膜６を介して導電膜７が埋め込まれる。ゲート絶縁膜６は例えば厚さ４ｎｍのシリコン酸化膜であり、導電膜７は例えば窒化チタン（ＴｉＮ）やタングステン（Ｗ）などの金属である。図１（ａ）及び図６（ｂ）などに示すように、ゲート絶縁膜６は、シリコン酸化膜である素子分離用絶縁膜４がワード線トレンチＧ３の内表面に露出している部分には形成されない。各ワード線トレンチＧ３に埋め込まれる導電膜７により、図１（ａ）などに例示するワード線ＷＬ１，ＷＬ２（第１及び第２のワード線）を含む複数のワード線ＷＬが構成される。各ワード線トレンチＧ３の上部にはシリコン窒化膜からなるキャップ絶縁膜８が埋設されており、各ワード線ＷＬの上面は、このキャップ絶縁膜８によって覆われている。

活性領域ｋは、図３に示すように、対応する２本のワード線トレンチＧ３により、３つの領域に分割される。このうち、対応する２本のワード線トレンチＧ３の間に位置する領域は半導体ピラーＰ１を構成し、その上部には拡散層Ｄ１（第１の拡散層）が形成される。拡散層Ｄ１は、Ｎ型の不純物を半導体基板２にイオン注入することによって得られる不純物拡散層５と、この不純物拡散層５の上部をコバルト（Ｃｏ）やチタン（Ｔｉ）などの金属と反応させることによって得られる金属シリサイド膜１９とによって構成される。

また、ワード線ＷＬ１を挟んで半導体ピラーＰ１の反対側にある領域は半導体ピラーＰ２を構成し、その上部には拡散層Ｄ２（第２の拡散層）が形成される。同様に、ワード線ＷＬ２を挟んで半導体ピラーＰ１の反対側にある領域は半導体ピラーＰ３を構成し、その上部には拡散層Ｄ３が形成される。拡散層Ｄ２，Ｄ３は、拡散層Ｄ１と同様、Ｎ型の不純物を半導体基板２にイオン注入することによって得られる不純物拡散層５と、この不純物拡散層５の上部をコバルトやチタンなどの金属と反応させることによって得られる金属シリサイド膜２９とによって構成される。

図１（ａ）から理解されるように、半導体ピラーＰ１（拡散層Ｄ１）のｘ方向の幅は上述した離隔距離Ｌ５に、半導体ピラーＰ２（拡散層Ｄ２）及び半導体ピラーＰ３（拡散層Ｄ３）それぞれのｘ方向の幅は上述した離隔距離Ｌ７に、それぞれ等しい値となる。

以上説明した構成のうち、ワード線ＷＬ１、半導体ピラーＰ１，Ｐ２、及び拡散層Ｄ１，Ｄ２により、図３に示すように、Ｎチャネル型ＭＯＳトランジスタＴｒ１（第１のトランジスタ）が構成される。ワード線ＷＬ１はトランジスタＴｒ１の制御電極となり、拡散層Ｄ１，Ｄ２はトランジスタの一方及び他方の被制御電極となる。トランジスタＴｒ１のチャネルは、ワード線ＷＬ１の周囲に位置する半導体基板２内の領域に形成される。

また、ワード線ＷＬ２、半導体ピラーＰ１，Ｐ３、及び拡散層Ｄ１，Ｄ３により、Ｎチャネル型ＭＯＳトランジスタＴｒ２（第２のトランジスタ）が構成される。ワード線ＷＬ２はトランジスタＴｒ２の制御電極となり、拡散層Ｄ１，Ｄ３はトランジスタの一方及び他方の被制御電極となる。トランジスタＴｒ２のチャネルは、ワード線ＷＬ２の周囲に位置する半導体基板２内の領域に形成される。

以上の説明から理解されるように、トランジスタＴｒ１，Ｔｒ２は、各活性領域ｋ内にそれぞれ１つずつ形成される。また、各活性領域ｋ内の拡散層Ｄ１は、対応するトランジスタＴｒ１，Ｔｒ２に共通の被制御電極を構成する。

ここで、ここまでに説明した各構成の垂直方向（半導体基板２の表面の法線方向）の位置について、図３及び図４を参照しながら説明する。以下では、加工前の半導体基板２の表面を基準面Ｓとし、この基準面Ｓを垂直方向の位置の基準として説明する。

素子分離用絶縁膜３は、図３に示すように、上面が基準面Ｓから高さＨ１の場所に位置し、下面が基準面Ｓから深さＨ２の場所に位置するように形成される。高さＨ１は例えば５０ｎｍであり、深さＨ２は例えば３００ｎｍである。一方、素子分離用絶縁膜４は、図４に示すように、上面が基準面Ｓから深さＨ６の場所に位置し、下面が基準面Ｓから深さＨ３の場所に位置するように形成される。深さＨ３は例えば２５０ｎｍであり、深さＨ６は例えば７５ｎｍである。

ワード線ＷＬは、図３に示すように、上面が基準面Ｓから深さＨ４の場所に位置し、下面が基準面Ｓから深さＨ５の場所に位置するように形成される。深さＨ４は例えば１００ｎｍであり、深さＨ５は例えば２００ｎｍである。ワード線ＷＬの上面を覆うキャップ絶縁膜８は、上面が基準面Ｓから高さＨ１の場所に位置するように形成される。したがって、キャップ絶縁膜８の上面は、素子分離用絶縁膜３の上面と同一の平面を構成する。

拡散層Ｄ１は、上面が基準面Ｓから深さＨ６の場所に位置し、下面が基準面Ｓから深さＨ５の場所に位置するように形成される。したがって、拡散層Ｄ１の上面は素子分離用絶縁膜４の上面と同一の平面を構成する。また、拡散層Ｄ１の下面とワード線ＷＬの上面とは、同じ深さに位置する。一方、拡散層Ｄ２，Ｄ３は、上面が基準面Ｓに位置し、下面が基準面Ｓから深さＨ５の場所に位置するように形成される。したがって、拡散層Ｄ２，Ｄ３は、拡散層Ｄ１に比べて高く形成されている。また、拡散層Ｄ２，Ｄ３の下面は、拡散層Ｄ１の下面と同一の平面を構成する。

さて、図２（ａ）に示すように、半導体基板２には、さらに複数のビット線トレンチＧ６，Ｇ７が形成される。これらビット線トレンチＧ６，Ｇ７は、図３などに示すように、底面の深さが基準面Ｓから深さＨ６の場所（拡散層Ｄ１の上面と同じ場所）に位置するように形成される。したがって、ビット線トレンチＧ６，Ｇ７の下面は、ワード線ＷＬの上方に位置している。

ビット線トレンチＧ６はｗ方向に延在するトレンチであり、素子分離用絶縁膜４のうち素子分離用絶縁膜３を挟んで隣接する２本のワード線ＷＬの間に位置する部分と、平面的に見て同一の形状及び配置を有している。したがって、各ビット線トレンチＧ６のｙ方向の幅は素子分離用絶縁膜４のｙ方向の幅Ｌ３に等しく、また、ｙ方向の配置ピッチも、素子分離用絶縁膜４のｙ方向の配置ピッチＬ４に等しい。

一方、ビット線トレンチＧ７は、ｘ方向に対してプラス方向に傾斜するｖ方向（第４の方向）に延在するトレンチであり、平面的に見て、同一の活性領域ｋに対応する２本のワード線ＷＬとそれらの間とに相当する領域内に、活性領域ｋごとに配置される。各ビット線トレンチＧ７の具体的な配置は、対応する活性領域ｋとその中央で交差するように決定されており、各ビット線トレンチＧ７の底面には、対応する活性領域ｋの拡散層Ｄ１が露出している。各ビット線トレンチＧ７の幅及び配置ピッチは、ビット線トレンチＧ６と同じくそれぞれＬ３，Ｌ４に等しい。ｘ方向に隣接するビット線トレンチＧ６，Ｇ７は一対一に接続されており、これにより、図２（ａ）に示すように、全体としてｘ方向に延在するスネーク状のトレンチが構成されている。

ビット線トレンチＧ６，Ｇ７それぞれのｙ方向の一方内側面にはビット線スペーサＳＰａが配置され、他方内側面にはビット線スペーサＳＰｂが配置される。ビット線スペーサＳＰａ，ＳＰｂはいずれもサイドウォール状に形成されたシリコン酸化膜２１であり、対応する内側面の全体を覆っている。ビット線スペーサＳＰａ，ＳＰｂのｙ方向の幅Ｌ１０は、ともに最小加工寸法Ｆの１／１０〜１／４（つまり、２〜５ｎｍ）とすることが好適であり、４ｎｍとすることがより好適である。また、ビット線スペーサＳＰａ，ＳＰｂはそれぞれ、図３に示すように、上面が基準面Ｓから深さＨ７の場所に位置するように形成される。深さＨ７は１０ｎｍから５０ｎｍの範囲の値とすればよく、４０ｎｍとすることがより好適である。

ビット線スペーサＳＰａ，ＳＰｂの間に位置するトレンチ内の領域には、ビット線ＢＬが配置される。別の言い方をすれば、ビット線スペーサＳＰａ，ＳＰｂは、ビット線トレンチＧ６，Ｇ７の内側面とビット線ＢＬの側面との間に配置される。ビット線ＢＬのｙ方向の幅Ｌ１１は、ビット線トレンチＧ６，Ｇ７のｙ方向の幅Ｌ３からビット線スペーサＳＰａ，ＳＰｂのｙ方向の幅Ｌ１０の２倍を減じてなる値となる。具体的な例を挙げると、幅Ｌ３及び幅Ｌ１０がそれぞれ２０ｎｍ及び４ｎｍであれば、幅Ｌ１１は１２ｎｍとなる。また、ビット線ＢＬの上面は、ビット線スペーサＳＰａ，ＳＰｂと同じ、基準面Ｓから深さＨ７の場所に位置する。ビット線トレンチＧ６，Ｇ７それぞれの上部にはシリコン窒化膜からなるキャップ絶縁膜２２が埋設されており、各ビット線ＢＬの上面は、このキャップ絶縁膜２２によって覆われている。キャップ絶縁膜２２の上面は、図３に示すように、基準面Ｓから高さＨ１の場所に位置している。これは、素子分離用絶縁膜３の上面と同じ位置である。

ビット線ＢＬは、バリヤ膜としての窒化チタン膜と、低抵抗導電膜としてのタングステン膜との積層膜によって構成される。上述した金属シリサイド膜１９は、このように金属膜によって構成されるビット線ＢＬとシリコンの接触抵抗による影響を低減するために設けられるものである。

ビット線トレンチＧ６，Ｇ７が上記のようにスネーク状のトレンチを構成することから、ビット線ＢＬも、スネーク状の構成を有している。具体的には、図２（ａ）に示すように、それぞれｖ方向に延在する複数の交差配線部ＢＬａと、それぞれｗ方向に延在する複数の平行配線部ＢＬｂとがｘ方向に交互に接続されてなる形状を有している。

各交差配線部ＢＬａは、対応する活性領域ｋと交差するように配置されており、図３、図４、及び図７（ａ）に示すように、ビット線トレンチＧ７の底面に露出する拡散層Ｄ１と接触している。この接触を通じて、各ビット線ＢＬは、ｘ方向に並ぶ複数の拡散層Ｄ１のそれぞれと電気的に接続される。また、各交差配線部ＢＬａのｘ方向の幅Ｌ９ａ（図２（ａ））は、ワード線トレンチＧ３のｘ方向の幅Ｌ６の２倍に拡散層Ｄ１の幅Ｌ５を足した値（６０ｎｍ）となる。

一方、各平行配線部ＢＬｂは、図５、図６（ａ）、及び図７（ｂ）に示すように、素子分離用絶縁膜４と重なるように配置される。各平行配線部ＢＬｂのｘ方向の幅Ｌ９ｂ（図２（ｂ））は、素子分離用絶縁膜３のｘ方向の幅Ｌ１に拡散層Ｄ２，Ｄ３それぞれのｘ方向の幅Ｌ７の２倍を足した値（６０ｎｍ）となる。互いに隣接する交差配線部ＢＬａと平行配線部ＢＬｂとは、これらの境界に位置するｙ方向の仮想線を挟んで、互いに線対称の形状を有している。

各平行配線部ＢＬｂは、図２に示すように、拡散層Ｄ２，Ｄ３の間を縫うように配置される。各平行配線部ＢＬｂと拡散層Ｄ２，Ｄ３の間を絶縁するのは、図２（ａ）及び図６（ａ）に示すように、ビット線スペーサＳＰａ，ＳＰｂのみである。したがって、拡散層Ｄ２，Ｄ３と各平行配線部ＢＬｂとの間には、ビット線スペーサＳＰａ，ＳＰｂを容量絶縁膜とする寄生容量が形成されることになる。従来のトレンチゲート型の半導体装置では、上述したように、ビット線と隣接する導電層（具体的には記憶素子コンタクトプラグ）との間の絶縁膜が比較的比誘電率の大きいシリコン窒化膜であるために、これらの間に形成される寄生容量が大きくなってしまうという問題があったが、半導体装置１では、シリコン窒化膜に比べて比誘電率の小さいシリコン酸化膜を用いてビット線スペーサＳＰａ，ＳＰｂを構成しているため、従来のトレンチゲート型の半導体装置に比べ、各平行配線部ＢＬｂと隣接する導電層（具体的には拡散層Ｄ２，Ｄ３）との間に形成される寄生容量が軽減されている。

ｙ方向に隣接する２本の交差配線部ＢＬａの間には、図２（ａ）（ｂ）、図５、及び図７（ａ）に示すように、シリコン窒化膜である保護絶縁膜１０が配置される。この保護絶縁膜１０は、後述する製造工程（図２６〜図３０参照）において、ｙ方向に交互に並ぶ拡散層Ｄ１及び素子分離用絶縁膜４を覆うように、ワード線ＷＬ１とワード線ＷＬ２の間の領域をｙ方向に延在して形成される絶縁膜である。このうち拡散層Ｄ１の直上に形成された部分はビット線トレンチＧ７を形成する際に除去されるので、例えば図７（ａ）から理解されるように、製品としての半導体装置１には残っていない。保護絶縁膜１０は、図７（ａ）に示すように、上面が基準面Ｓから高さＨ１の場所に位置し、下面が基準面Ｓから深さＨ２の場所に位置するように形成される。

ここまでの説明から理解されるように、半導体装置１は、半導体基板２の表面近傍に、素子分離用絶縁膜３、キャップ絶縁膜８，２２、及び保護絶縁膜１０によって構成されるシリコン窒化膜層を有している。ビット線トレンチＧ６，Ｇ７は、このシリコン窒化膜層に形成されたトレンチとなっており、拡散層Ｄ２，Ｄ３の露出部を除き、その内側面にはシリコン窒化膜が露出している。これにより、ビット線スペーサＳＰａ，ＳＰｂをシリコン酸化膜によって構成することが可能となっている。また、拡散層Ｄ２，Ｄ３は、このシリコン窒化膜層を垂直方向に延在する導電層（第１及び第２の導電層）を構成している。

上記シリコン窒化膜層の上面は平坦化されており、図３に示すように、膜厚Ｈ８のシリンダ絶縁膜３４によって覆われている。膜厚Ｈ８は、例えば１５００ｎｍである。シリンダ絶縁膜３４には、図２（ｂ）及び図３に示すように、複数のシリンダホールＧ９が形成される。これら複数のシリンダホールＧ９は拡散層Ｄ２，Ｄ３と一対一に対応して設けられており、シリンダ絶縁膜３４に加え、それぞれ上述したシリコン窒化膜層のうち対応する拡散層Ｄ２，Ｄ３の上面に位置する部分も貫通するように形成される。したがって、各シリンダホールＧ９の底面には、対応する拡散層Ｄ２，Ｄ３の上面が露出する。

これら複数のシリンダホールＧ９は、トランジスタＴｒ１とともにメモリセルを構成するキャパシタＣ（第１の記憶素子）、トランジスタＴｒ２とともにメモリセルを構成するキャパシタＣ（第２の記憶素子）を含む複数のキャパシタＣを形成するために設けられるものである。具体的には、各シリンダホールＧ９内にキャパシタＣごとの下部電極３０が形成されるとともに、この下部電極３０を覆うように、各キャパシタＣに共通の容量絶縁膜３１及び上部電極３２が形成される。

より具体的に説明すると、下部電極３０はシリンダホールＧ９ごとに独立しており、対応するシリンダホールＧ９の内表面を覆うように形成される。下部電極３０の下面は対応する拡散層Ｄ２，Ｄ３の上面と接触しており、これにより対応するトランジスタの他方の被制御電極と接続している。下部電極３０の材料は、窒化チタンなどの金属化合物とすることが好適である。上述した金属シリサイド膜２９は、金属化合物である下部電極３０とシリコンの接触抵抗による影響を低減するために設けられている。

容量絶縁膜３１は、下部電極３０を形成した後、下部電極３０及びシリンダ絶縁膜３４それぞれの露出面を覆うように薄く形成される。また、上部電極３２は、容量絶縁膜３１を形成した後、各シリンダホールＧ９の内部を埋め、さらに上面に一定の厚みの部分が残るように形成される。こうして形成される容量絶縁膜３１及び上部電極３２は、各キャパシタＣに共通となる。

以上説明したように、本実施の形態による半導体装置１によれば、シリコン窒化膜層に形成されたビット線トレンチＧ６，Ｇ７内にビット線ＢＬを配置しているので、拡散層Ｄ２，Ｄ３とビット線ＢＬの間を、シリコン窒化膜より比誘電率の小さいシリコン酸化膜によって構成されたビット線スペーサによって絶縁することが可能となっている。したがって、ビット線と拡散層Ｄ２，Ｄ３の間の寄生容量を小さく抑えることが可能になる。このことは、、半導体装置１の高速動作の実現に寄与する。また、仮に拡散層Ｄ２，Ｄ３の一部を金属製のコンタクトプラグに置き換えるとして、その設置スペースに余裕を持たせることが可能となる。このような置換を実施した例については、後ほど第３の実施の形態で説明する。

また、本実施の形態による半導体装置１によれば、ビット線ＢＬとキャパシタＣがともにワード線ＷＬの上方に配置されるので、従来のトレンチゲート型の半導体装置と同様、それほど困難なくビット線ＢＬを形成することが可能になる。したがって、縦型トランジスタ利用型の半導体装置に比べ、高い製造歩留まりを得ることが可能になる。

さらに、ビット線ＢＬを拡散層Ｄ２，Ｄ３の上面より深い位置に埋め込んでいる（拡散層Ｄ２，Ｄ３の上面がビット線ＢＬの上面の上方に位置している）ことから、本実施の形態による半導体装置１では、上述した記憶素子コンタクトプラグを設ける必要がない。したがって、上述したトレンチゲート型の半導体装置の例とは異なり、拡散層Ｄ２，Ｄ３の上面の中心に記憶素子コンタクトプラグを配置できないという問題は発生しないので、キャパシタＣと拡散層Ｄ２，Ｄ３との間の配線抵抗が大きくなるという問題も発生しない。

加えて、本実施の形態による半導体装置１によれば、下部電極３０の配置がビット線ＢＬによって阻害されないので、図２（ｂ）に示すように、下部電極３０を最密充填で配置することが可能になる。したがって、キャパシタＣの表面積を拡大して容量増加を実現することが可能になる。

次に、半導体装置１の製造方法について、図８〜図６５を参照しながら説明する。

まず、図８及び図９に示すように、半導体基板２の基準面Ｓの上に、厚さＨ１（＝５０ｎｍ）のシリコン窒化膜からなるハードマスク膜５０（マスク膜）を成膜する。そしてその上面にホトレジスト（図示せず）を成膜し、リソグラフィにより、素子分離用絶縁膜３の形成領域に相当する開口部を形成する。この開口部は、ｙ方向（第１の方向）に延在しｘ方向に繰り返し配置される開口部となる。なお、ホトレジストに代えて、非晶質カーボン膜などを含む多層マスク構造の膜を用いることも可能である。この点は、他の工程におけるリソグラフィでも同様である。

次に、異方性ドライエッチング法により、ハードマスク膜５０にホトレジストの開口部を転写する。これにより、ハードマスク膜５０に素子分離用トレンチＧ１（第１の素子分離用トレンチ）が形成される。この後、ホトレジストは除去する。続いて、ハードマスク膜５０をマスクとする異方性ドライエッチング法によってシリコンからなる半導体基板２をエッチングすることにより、素子分離用トレンチＧ１を半導体基板２内に延長する。素子分離用トレンチＧ１の基準面Ｓからの深さＨ２は、例えば３００ｎｍとする。また、素子分離用トレンチＧ１のｘ方向の幅Ｌ１は例えば２０ｎｍとし、ｘ方向の配置ピッチＬ２は例えば１２０ｎｍとする。

なお、本実施の形態でいう異方性ドライエッチング法とは、例えば高周波励起により発生するフッ素含有プラズマ又は塩素含有プラズマにバイアス電圧を印加し、プラズマ中のフッ素イオン、塩素イオンなどを半導体基板２の表面に対して垂直に入射させ、マスクの平面形状に忠実なパターンで下層の被エッチング層を加工する方法を意味する。これに対し、単にドライエッチング法と言う場合には、等方性エッチングを含み、マスクに忠実なパターン形成が実施されるとは限らない。また、本実施の形態では、シリコン酸化膜、シリコン窒化膜、半導体基板２を構成するシリコンなど、各種材料で形成された膜がエッチングの対象となるが、上記プラズマを構成するガスの組成や、圧力、高周波パワーなどの制御により、適宜、相互に選択的なエッチング又は等速エッチングのいずれかを使用する。

次に、ハードマスク膜５０を残した状態で、素子分離用トレンチＧ１を埋設するように、厚さ５０ｎｍのシリコン窒化膜を全面に成膜する。このシリコン窒化膜の成膜には、周知のＣＶＤ法やＡＬＤ法を用いることが好適である。続いて、こうして成膜したシリコン窒化膜のうち、ハードマスク膜５０の上面に形成された部分を、周知のＣＭＰ法又はドライエッチング法により除去する。このとき、シリコン窒化膜の上面が基準面Ｓから高さＨ１のところに位置するように、シリコン窒化膜の除去を行う。高さＨ１の具体的な値は、例えば５０ｎｍとする。これにより、素子分離用トレンチＧ１内に素子分離用絶縁膜３（第１の素子分離用絶縁膜）が埋め込まれ、これによってｙ方向に延在する素子分離領域が形成される。

次に、図１０及び図１１に示すように、全面に、厚さ１００ｎｍのシリコン酸化膜からなるハードマスク膜５１を成膜する。そしてその上面にホトレジスト（図示せず）を成膜し、リソグラフィにより、素子分離用絶縁膜４の形成領域に相当する開口部を形成する。この開口部は、ｗ方向（第２の方向）に延在しｙ方向に繰り返し配置される開口部となる。

次に、異方性ドライエッチング法により、ハードマスク膜５１にホトレジストの開口部を転写する。これにより、ハードマスク膜５１に、ｗ方向に延在する素子分離用トレンチＧ２（第２の素子分離用トレンチ）が形成される。この後、ホトレジストは除去する。続いて、ハードマスク膜５１をマスクとする異方性ドライエッチング法によってシリコンからなる半導体基板２とシリコン窒化膜からなる素子分離用絶縁膜３とを等速でエッチングすることにより、素子分離用トレンチＧ２を半導体基板２内に延長する。素子分離用トレンチＧ２の基準面Ｓからの深さＨ３は、例えば２５０ｎｍの一定値とする。また、素子分離用トレンチＧ２のｙ方向の幅Ｌ３は例えば２０ｎｍとし、ｙ方向の配置ピッチＬ４は例えば４０ｎｍとする。ここまでの工程により、素子分離用トレンチＧ１，Ｇ２の間に活性領域ｋが区画される。

次に、図１２及び図１３に示すように、素子分離用トレンチＧ２を埋設するように、全面に厚さ５０ｎｍのシリコン酸化膜を形成する。このシリコン酸化膜の形成には、周知の流動性を伴うＣＶＤ（Ｆ−ＣＶＤ）法を用いる。この方法によれば、堆積される膜自体が流動性を有して成膜されるので、ボイドやシームを発生させることなく、素子分離用トレンチＧ２内をシリコン酸化膜で埋設することができる。なお、素子分離用トレンチＧ２を埋設するシリコン酸化膜は、周知のＨＤＰ法で形成するシリコン酸化膜と、Ｆ−ＣＶＤ法により形成するシリコン酸化膜との積層構成としてもよい。すなわち、素子分離用トレンチＧ２を完全に埋設しないように、素子分離用トレンチＧ２の半分程度をＨＤＰ法によるシリコン酸化膜で埋設した後、上部空間をＦ−ＣＶＤ法によるシリコン酸化膜で埋設してもよい。いずれの場合であっても、Ｆ−ＣＶＤ法でシリコン酸化膜を形成した後に、緻密なシリコン酸化膜に変換するために周知の改質アニールを実施する。改質アニールは、水蒸気雰囲気又はオゾン雰囲気で実施する。

続いて、ハードマスク膜５０の上面から上に形成されたシリコン酸化膜をＣＭＰ法により除去する。これにより、素子分離用トレンチＧ２を埋設するために成膜したシリコン酸化膜に加えてハードマスク膜５１も除去され、ハードマスク膜５０及び素子分離用絶縁膜３それぞれの上面が露出する。素子分離用トレンチＧ２内に残存するシリコン酸化膜は、素子分離用絶縁膜４（第２の素子分離用絶縁膜）となる。この時点での素子分離用絶縁膜４の上面は、ハードマスク膜５０及び素子分離用絶縁膜３それぞれの上面と同一の平面を構成する。

次に、イオン注入法により、Ｐ型の半導体基板２と逆導電型のＮ型不純物を活性領域ｋに注入し、熱処理して注入不純物を活性化することにより、Ｎ型の不純物拡散層５を形成する。不純物拡散層５の形成は、不純物拡散層５の不純物濃度が１×１０^１８〜１×１０^１９（ａｔｏｍｓ／ｃｍ^３）の範囲となり、かつ、不純物拡散層５の下面の深さＨ４が１００ｎｍとなるように行うことが好適である。

次に、ＣＶＤ法により全面に、図１４及び図１５に示すように、シリコン窒化膜５２とシリコン酸化膜５３とからなるハードマスク膜を成膜する。そしてその上面にホトレジスト（図示せず）を成膜し、リソグラフィにより、ワード線トレンチＧ３の形成領域に相当する開口部を形成する。この開口部は、ｙ方向に延在しｘ方向に繰り返し配置される開口部となる。

次に、異方性ドライエッチング法により、シリコン窒化膜５２及びシリコン酸化膜５３にホトレジストの開口部を転写する。これにより、シリコン窒化膜５２及びシリコン酸化膜５３にワード線トレンチＧ３が形成される。この後、ホトレジストは除去する。この段階で、各ワード線トレンチＧ３の底面には、図１４に示すように、シリコン酸化膜（素子分離用絶縁膜４）とシリコン窒化膜（ハードマスク膜５０）とがｙ方向に交互に露出することになる。

次いで、シリコン酸化膜５３をマスクとする異方性ドライエッチング法によって、まずハードマスク膜５０をエッチングする。この段階で、各ワード線トレンチＧ３の底面には、不純物拡散層５（半導体基板２）と素子分離用絶縁膜４とが交互に露出する（図示せず）。続いて、シリコン窒化膜５２をマスクとする異方性ドライエッチング法によって、半導体基板２（不純物拡散層５を含む）及び素子分離用絶縁膜４を等速でエッチングする。ここまでの工程により、ワード線トレンチＧ３が半導体基板２内に延長される。ワード線トレンチＧ３の基準面Ｓからの深さＨ５は、例えば２００ｎｍの一定値とする。また、ワード線トレンチＧ３のｘ方向の幅Ｌ６は、例えば２０ｎｍとする。なお、シリコン窒化膜５２及びシリコン酸化膜５３は、ワード線トレンチＧ３を形成するためのエッチングの過程で消滅する。

上述したように、ワード線トレンチＧ３は、１つの活性領域ｋを２本のワード線トレンチＧ３が通過するように配置される。これにより、各活性領域ｋには、図１（ａ）に示したように、幅Ｌ５（例えば２０ｎｍ）の半導体ピラーＰ１と、それぞれ幅Ｌ６（例えば２０ｎｍ）の半導体ピラーＰ２，Ｐ３とが形成される。また、各活性領域ｋにおいて、不純物拡散層５が第１乃至第３の部分５ａ〜５ｃに分割される。なお、第１乃至第３の部分５ａ〜５ｃはそれぞれ、図３に示した拡散層Ｄ１〜Ｄ３に対応する。

次に、熱酸化法により、図１８及び図１９に示すように、各ワード線トレンチＧ３の内表面にシリコン酸化膜からなるゲート絶縁膜６を形成する。ゲート絶縁膜６の厚さは、例えば４ｎｍとする。ゲート絶縁膜６は、図１８にも示すように、半導体基板２が露出している部分に形成され、シリコン酸化膜である素子分離用絶縁膜４が露出している部分には形成されない。

続いて、周知のＡＬＤ法やＣＶＤ法により、ワード線トレンチＧ３を埋設するように金属膜を成膜する。この金属膜としては、例えば厚さ３ｎｍの窒化チタン膜と厚さ２０ｎｍのタングステン膜を順次に成膜した積層膜を用いることが好適である。なお、窒化チタン膜はバリヤ膜として機能させるものであり、バリヤ膜として機能するものであれば、窒化チタン膜以外の金属窒化膜を用いてもよい。タングステン膜は、低抵抗の導電膜として機能する。

上記金属膜を成膜した後、ワード線トレンチＧ３の内部はこの金属膜によって完全に埋設される。続いて、ドライエッチング法によって金属膜及びゲート絶縁膜６をエッチバックすることにより、金属膜及びゲート絶縁膜６をワード線トレンチＧ３の下部にのみに残す。これにより、ワード線トレンチＧ３の下部に、半導体基板２との間にゲート絶縁膜６を有するワード線ＷＬが形成される。なお、このエッチバックは、ワード線ＷＬの上面の基準面Ｓからの深さＨ４が例えば１００ｎｍとなるように制御することが好適である。こうすることにより、ワード線ＷＬの上面と、不純物拡散層５の下面とが同じ深さに位置することになる。

次に、ＣＶＤ法又はＡＬＤ法により、図２０及び図２１に示すように、ワード線ＷＬの上方に位置するワード線トレンチＧ３内の空間を埋設する膜厚（例えば５０ｎｍ）で、シリコン窒化膜を成膜する。そして、ドライエッチング法により、ハードマスク膜５０の上面に成膜された部分を除去する。これにより、ワード線ＷＬの上面を覆うキャップ絶縁膜８（第１のキャップ絶縁膜）が形成される。キャップ絶縁膜８の上面は、ハードマスク膜５０の上面及び素子分離用絶縁膜３，４それぞれの上面と同一の平面を構成する。

次に、ＣＶＤ法により全面に、図２２及び図２３に示すように、シリコン酸化膜５４と非晶質カーボン膜５５とからなるハードマスク膜を成膜する。シリコン酸化膜５４の膜厚は１０ｎｍとし、非晶質カーボン膜５５の膜厚は１００ｎｍとすることが好適である。そしてその上面にホトレジスト（図示せず）を成膜し、リソグラフィにより、活性領域ｋのｙ方向の列ごとに、ｙ方向に延在する開口部を形成する。この開口部は、ｘ方向の中央位置が対応する活性領域ｋのｘ方向の中央位置と一致するように配置される。また、開口部のｘ方向の幅は、４０ｎｍ程度とすることが好適である。

次に、異方性ドライエッチング法により、シリコン酸化膜５４及び非晶質カーボン膜５５にホトレジストの開口部を転写する。これにより、シリコン酸化膜５４及び非晶質カーボン膜５５にビットコンタクトトレンチＧ４が形成される。この後、ホトレジストは除去する。こうして形成されるビットコンタクトトレンチＧ４は、活性領域ｋのｙ方向の列ごとに、ｙ方向に延在するように形成され、ｘ方向の中央位置が対応する活性領域ｋのｘ方向の中央位置と一致するように配置される。また、ビットコンタクトトレンチＧ４の幅Ｌ８は、４０ｎｍ程度となる。したがって、ビットコンタクトトレンチＧ４の底面には、不純物拡散層５の上面に位置するハードマスク膜５０及び活性領域ｋ間に位置する素子分離用絶縁膜４がｙ方向に交互に露出する他、これらのｘ方向両側に位置するキャップ絶縁膜８も露出することになる。

続いて、シリコン酸化膜５４及び非晶質カーボン膜５５をマスクとする異方性ドライエッチング法によって、不純物拡散層５の第１の部分５ａの上面が露出するまで、ハードマスク膜５０、素子分離用絶縁膜４、及びキャップ絶縁膜８をエッチングする。これにより、ビットコンタクトトレンチＧ４が基準面Ｓまで延長される。ビットコンタクトトレンチＧ４の基準面Ｓからの深さは、上述した深さＨ１（例えば５０ｎｍ）の一定値とする。この段階で、ビットコンタクトトレンチＧ４の底面には、図２２に示すように、不純物拡散層５及び素子分離用絶縁膜４がｙ方向に交互に露出する他、これらのｘ方向両側に位置するキャップ絶縁膜８も露出する。また、ビットコンタクトトレンチＧ４の内側面には、キャップ絶縁膜８が露出する。

次に、図２４および図２５に示すように、ビットコンタクトトレンチＧ４の底面に露出している不純物拡散層５の第１の部分５ａと素子分離用絶縁膜４とを、異方性ドライエッチング法によりエッチバックする。このエッチングでは、図２２及び図２３に示した非晶質カーボン膜５５と、それぞれシリコン窒化膜からなるハードマスク膜５０及びキャップ絶縁膜８とをマスクとして用いる。これにより、シリコンからなる不純物拡散層５およびシリコン酸化膜からなる素子分離用絶縁膜４を、シリコン窒化膜に対して選択的にエッチングすることができる。エッチバックの結果、ビットコンタクトトレンチＧ４の底面に、ビットコンタクトトレンチＧ４と一体となって１つの深いビットコンタクトトレンチを構成するビットコンタクトトレンチＧ５が形成される。ビットコンタクトトレンチＧ５の基準面Ｓからの深さは、上述した深さＨ６（例えば７５ｎｍ）の一定値とする。ビットコンタクトトレンチＧ５の底面には、不純物拡散層５の第１の部分５ａ及び素子分離用絶縁膜４がｙ方向に交互に露出し、内側面にはキャップ絶縁膜８が露出する。ビットコンタクトトレンチＧ５の形成が完了した後、残ったシリコン酸化膜５４及び非晶質カーボン膜５５を除去する。

次に、ビットコンタクトトレンチＧ５を通じて、イオン注入法により、例えばヒ素などのＮ型不純物を半導体基板２内に注入し、さらに熱処理を行う。これにより、不純物拡散層５の第１の部分５ａの上部に、不純物濃度が１×１０^２０〜１×１０^２１（ａｔｏｍｓ／ｃｍ^３）の高濃度Ｎ型不純物層（図示せず）を形成する。この高濃度Ｎ型不純物層は、ビット線ＢＬと不純物拡散層５の第１の部分５ａとの間の接触抵抗の低減に寄与する。

次に、ＣＶＤ法などにより、図２６〜図３０に示すように、ビットコンタクトトレンチＧ４，Ｇ５の内部を埋設する膜厚でシリコン窒化膜を成膜し、続いてリセスエッチング（例えば、ホット燐酸を用いるウェットエッチング）により、ハードマスク膜５０の上面が露出するまでシリコン窒化膜をリセスすることにより、ビットコンタクトトレンチＧ４，Ｇ５の内部にシリコン窒化膜からなる保護絶縁膜１０を埋設する。この段階で、半導体基板２の表面近傍には、ハードマスク膜５０、素子分離用絶縁膜３、キャップ絶縁膜８、及び保護絶縁膜１０からなるシリコン窒化膜層が形成される。

次に、シリコン酸化膜を選択的にエッチングする。このエッチングは、例えばフッ酸（ＨＦ）含有溶液を用いて行うことが好適である。これにより、図３１〜図３３に示すように、上面に露出したシリコン窒化膜層はエッチングされず、素子分離用絶縁膜４のみがエッチングされ、結果としてビット線トレンチＧ６（第１の部分ビット線トレンチ）が形成される。このエッチングでは、ビット線トレンチＧ６の底面が基準面Ｓから深さＨ６（例えば７５ｎｍ）の場所に位置する程度まで、シリコン酸化膜のリセスを行う。これにより、ビット線トレンチＧ６の底面は、ビットコンタクトトレンチＧ５の底面と同一の平面を構成することになる。また、ビット線トレンチＧ６は、一方の対辺がｗ方向に平行であり、他方の対辺がｙ方向に平行な平行四辺形となり、ｙ方向の内側面には素子分離用絶縁膜３、ハードマスク膜５０、並びに不純物拡散層５の第２及び第３の部分５ｂ，５ｃが露出し、ｗ方向の内側面にはキャップ絶縁膜８が露出することとなる。また、ビット線トレンチＧ６のｙ方向の幅は素子分離用絶縁膜４のｙ方向の幅Ｌ３に等しく、ｙ方向の配置ピッチは素子分離用絶縁膜４のｙ方向の配置ピッチＬ４に等しくなる。

次に、プラズマＣＶＤ法を用いて、図３５〜図３７に示すように、全面に非晶質カーボン膜５７を成膜する。プラズマＣＶＤ法による成膜はステップカバレージが悪いことから、非晶質カーボン膜５７は、ビット線トレンチＧ６の内部に入り込まず、上部開口を塞ぐように形成される。その結果、ビット線トレンチＧ６は、非晶質カーボン膜５７によって上部が閉塞された空洞となる。

次に、図３８〜図４０に示すように、シリコン酸化膜５８とシリコン窒化膜５９とからなるハードマスク膜を成膜する。そしてその上面にホトレジスト（図示せず）を成膜し、リソグラフィにより、ビット線トレンチＧ７（第２の部分ビット線トレンチ）をｖ方向に延長してなる平面形状を有する開口部を形成する。こうして形成される開口部は、ｖ方向に延在しｙ方向に繰り返し配置される開口部となる。

次に、異方性ドライエッチング法により、シリコン酸化膜５８及びシリコン窒化膜５９にホトレジストの開口部を転写する。これにより、シリコン酸化膜５８及びシリコン窒化膜５９に、底面に非晶質カーボン膜５７が露出するビット線トレンチＧ７が形成される。この後、ホトレジストは除去する。なお、ビット線トレンチＧ７は、幅及び配置ピッチがそれぞれビット線トレンチＧ６の幅Ｌ３及び配置ピッチＬ４に等しくなるように形成する。また、各ビット線トレンチＧ７のｙ方向の配置は、対応する活性領域ｋとその中央で交差するように決定する。

続いて、図４１〜図４３に示すように、ホトレジスト６０を成膜し、リソグラフィにより、ｙ方向に延在するトレンチＧ８を形成する。このトレンチＧ８のｘ方向の位置及び幅は、保護絶縁膜１０を中心に幅Ｌ９ａとする。幅Ｌ９ａは、上述した交差配線部ＢＬａのｘ方向の幅であり、具体的には例えば６０ｎｍである。トレンチＧ８の形成後に残ったホトレジスト６０のｘ方向の幅は、上述した平行配線部ＢＬｂのｘ方向の幅Ｌ９ｂに等しい値となる。

トレンチＧ８を有するホトレジスト６０を形成したことにより、シリコン酸化膜５８及びシリコン窒化膜５９に形成したビット線トレンチＧ７のうち、平面的に見て交差配線部ＢＬａの形成領域と重なる部分のみが露出し、その他の部分はホトレジスト６０によって覆われた状態となる。この状態で、ホトレジスト６０、シリコン酸化膜５８、及びシリコン窒化膜５９をマスクとして非晶質カーボン膜５７をエッチングすることにより、図４４〜図４６に示すように、ビット線トレンチＧ７の露出部分のみを非晶質カーボン膜５７に転写する。非晶質カーボン膜５７に転写されたビット線トレンチＧ７の底面には、キャップ絶縁膜８及び保護絶縁膜１０が露出する。

続いて、さらにエッチングを進めることにより、図４７〜図４９に示すように、非晶質カーボン膜５７に転写されたビット線トレンチＧ７をキャップ絶縁膜８及び保護絶縁膜１０に転写する。なお、ホトレジスト６０、シリコン酸化膜５８、及びシリコン窒化膜５９は、このエッチングによって実質的に消滅する。図４７から理解されるように、非晶質カーボン膜５７、キャップ絶縁膜８、及び保護絶縁膜１０に転写されたビット線トレンチＧ７は、一方の対辺がｖ方向に平行であり、他方の対辺がｙ方向に平行な平行四辺形となる。また、ビット線トレンチＧ７の基準面Ｓからの深さは、ビットコンタクトトレンチＧ５と同じ深さＨ６とする。したがって、ビット線トレンチＧ７の底面には、不純物拡散層５の第１の部分５ａと、その周囲に位置するキャップ絶縁膜８及び素子分離用絶縁膜４とが露出する。さらに、図４９から理解されるように、ビット線トレンチＧ７は、ｘ方向の両側面で、ｘ方向に隣接するビット線トレンチＧ６と一体化される。その結果、ｘ方向に並ぶ複数のビット線トレンチＧ６，Ｇ７により、全体としてｘ方向に延在するスネーク状のトレンチが構成される。

なお、上記の工程では、ビット線トレンチＧ７をキャップ絶縁膜８及び保護絶縁膜１０に転写する際、ホトレジスト６０を残した状態でエッチングを行ったが、ビット線トレンチＧ７を非晶質カーボン膜５７に転写した後、ホトレジスト６０を除去することとしてもよい。こうしても、非晶質カーボン膜５７が素子分離用絶縁膜３やハードマスク膜５０をエッチングから保護する役割を果たすので、ビット線トレンチＧ７が保護絶縁膜１０を中心とする幅Ｌ９ａの領域の外まで延長されてしまうことはない。

次に、残存している非晶質カーボン膜５７を除去することにより、図５０〜図５３に示すように、ビット線トレンチＧ６を露出させる。露出したビット線トレンチＧ６の底面には、素子分離用絶縁膜４が露出する。

次に、ＣＶＤ法又はＡＬＤ法により、全面に、膜厚Ｌ１０が例えば４ｎｍとなるシリコン酸化膜を形成する。これにより、ビット線トレンチＧ６，Ｇ７の内表面はシリコン酸化膜で覆われた状態となる。続いて、シリコン酸化膜を異方性ドライエッチング法により全面エッチバックする。これにより、上記シリコン酸化膜のうちビット線トレンチＧ６，Ｇ７の底面に形成された部分が除去され、図５４〜図５７に示すように、ビット線トレンチＧ６，Ｇ７の内側面にサイドウォール状のシリコン酸化膜２１が残存する。残存したシリコン酸化膜２１は、上述したビット線スペーサＳＰａ，ＳＰｂとなる。

シリコン酸化膜２１は、上述した工程から理解されるように、ビット線トレンチＧ６，Ｇ７の内側面に対して自己整合で形成される。したがって、シリコン酸化膜２１の位置ずれが発生することはない。また、ビット線トレンチＧ６，Ｇ７の内側面に残存するシリコン酸化膜２１の水平方向の膜厚Ｌ１０は、成膜時の膜厚で規定されるため、高精度に制御することができる。

続いて、スパッタ法によりコバルト膜を成膜する。この成膜は、ビット線トレンチＧ７の底面に露出している不純物拡散層５の上面におけるコバルト膜の膜厚が２ｎｍとなるように制御する。そして、熱処理を施し、不純物拡散層５を構成するシリコンとコバルト膜とを反応させることにより、ビット線トレンチＧ７の底面に露出している不純物拡散層５の上部に、厚さ３ｎｍ〜４ｎｍの金属シリサイド膜１９を形成する。これにより、半導体ピラーＰ１の上部に、不純物拡散層５の第１の部分５ａ及び金属シリサイド膜１９からなる拡散層Ｄ１が形成される。なお、コバルト膜は不純物拡散層５以外の各膜が露出している表面にも成膜されるが、図５４から理解されるようにいずれも絶縁膜であるため、上記熱処理によってコバルト膜と反応することはなく、したがって金属シリサイド膜が形成されることもない。

次に、未反応で残存しているコバルト膜を硫酸含有溶液により除去した後、バリヤメタルとなる厚さ２ｎｍの窒化チタン膜をＣＶＤ法又はＡＬＤ法により成膜し、さらに、低抵抗配線となる厚さ１０ｎｍのタングステン膜をＣＶＤ法により成膜する。なお、ここで成膜する窒化チタン膜は金属シリサイド膜１９の上面を含む全面に均一に形成され、窒化チタン膜の成膜後の段階でビット線トレンチＧ６，Ｇ７内にはｙ方向に８ｎｍの幅を有する空間が残存する。この空間は、続いて成膜するタングステン膜によって完全に埋設される。その後、ビット線トレンチＧ６，Ｇ７の外に成膜された窒化チタン膜及びタングステン膜をドライエッチング法により除去し、さらにビット線トレンチＧ６，Ｇ７内に形成された窒化チタン膜及びタングステン膜をエッチバックすることにより、図５８〜図６１に示すように、ビット線トレンチＧ６，Ｇ７内にビット線ＢＬを形成する。こうして形成されるビット線ＢＬは、ビット線トレンチＧ７内に形成される交差配線部ＢＬａと、ビット線トレンチＧ６内に形成される平行配線部ＢＬｂとによって構成される。

ビット線ＢＬの高さは、図５９に示すように、ビット線ＢＬの上面が基準面Ｓから深さＨ７の場所（少なくともこの時点における不純物拡散層５の第２及び第３の部分５ｂ，５ｃの上面より深い場所）に位置するように調節する。上述したように、深さＨ７は１０ｎｍから５０ｎｍの範囲の値とすればよく、４０ｎｍとすることがより好適である。ハードマスク膜５０の高さＨ１が５０ｎｍであることから、深さＨ７が４０ｎｍであるとすると、ビット線ＢＬ形成後のビット線トレンチＧ６，Ｇ７の深さ（最上面からの深さ）はＨ１＋Ｈ７＝９０ｎｍとなる。

ビット線ＢＬの幅Ｌ１１は、最小加工寸法Ｆ（２０ｎｍ）より小さい１２ｎｍとなる。本実施の形態においてこのような細いビット線ＢＬを形成可能なのは、上記した形成方法から理解されるように、ビット線ＢＬの形成にリソグラフィを用いていないためである。

次に、ＣＶＤ法又はＡＬＤ法によってビット線トレンチＧ６，Ｇ７を埋設するようにシリコン窒化膜を成膜し、ビット線トレンチＧ６，Ｇ７の外に成膜されたシリコン窒化膜をエッチバック法又はＣＭＰ法により除去する。これにより、図６２〜図６５に示すように、ビット線トレンチＧ６，Ｇ７の上部を埋めるキャップ絶縁膜２２（第２のキャップ絶縁膜）が形成される。キャップ絶縁膜２２を形成した後の上面は、図６２〜図６５に示すように、シリコン窒化膜のみ（具体的には、素子分離用絶縁膜３、キャップ絶縁膜８，２２、保護絶縁膜１０、及びハードマスク膜５０）が露出した平面となる。

この後、図３などに示したように、活性領域ｋごとに２つずつのキャパシタＣを形成する。なお、従来の半導体装置の製造方法では、シリンダホールＧ９を形成する前に、エッチングストッパーとなるシリコン窒化膜を表面に形成する必要があったが、本実施の形態では露出面がすべてシリコン窒化膜となっているので、ストッパーとしてのシリコン窒化膜の形成は不要である。

さて、図３を参照しながらキャパシタＣの形成方法について具体的に説明すると、まず、ＣＶＤ法によって全面にシリコン酸化膜を成膜することにより、シリンダ絶縁膜３４を形成する。シリンダ絶縁膜３４の膜厚Ｈ８は、例えば１５００ｎｍとする。続いて、リソグラフィと異方性ドライエッチング法によってシリンダ絶縁膜３４をエッチングすることにより、半導体ピラーＰ２，Ｐ３ごとに、円筒状のシリンダホールＧ９を形成する。この段階で、シリンダホールＧ９の底面には、半導体ピラーＰ２，Ｐ３の上層に位置するハードマスク膜５０と、その周辺のシリコン窒化膜とが露出する。続けて、異方性ドライエッチング法によってシリコン窒化膜をエッチングすることにより、シリンダホールＧ９をシリコン窒化膜内に延長する。この段階で、シリンダホールＧ９（貫通孔）の底面には、対応する半導体ピラーＰ２，Ｐ３の上部に形成された不純物拡散層５（図６３に示した第２及び第３の部分）の上面が露出する。

次に、半導体ピラーＰ１の上部に金属シリサイド膜１９を形成したときと同様の処理を行うことにより、半導体ピラーＰ２，Ｐ３それぞれの上部に金属シリサイド膜２９を形成する。これにより、半導体ピラーＰ２，Ｐ３の上部にそれぞれ拡散層Ｄ２，Ｄ３が形成される。拡散層Ｄ２，Ｄ３は、不純物拡散層５及び金属シリサイド膜２９によって構成される。

次に、ＣＶＤ法又はＡＬＤ法により、窒化チタン膜などの金属からなる下部電極３０をシリンダホールＧ９の内表面に形成する。下部電極３０は、対応するシリンダホールＧ９の底面にて、対応する拡散層Ｄ２，Ｄ３の上面に接続される。その後、ＣＶＤ法又はＡＬＤ法によって容量絶縁膜３１及び上部電極３２を順次形成する工程を経て、半導体装置１が完成する。

以上説明したように、本実施の形態による半導体装置の製造方法によれば、ビット線ＢＬと隣接する導電層（具体的には拡散層Ｄ２，Ｄ３）との間を、シリコン酸化膜からなるビット線スペーサＳＰａ，ＳＰｂによって絶縁することが可能になる。したがって、これらの間に発生する寄生容量を小さく抑え、それによって半導体装置１の高速動作を実現することが可能になる。

また、ビット線ＢＬが拡散層Ｄ２，Ｄ３の上面より下層に位置しているために記憶素子コンタクトプラグを形成する必要がないので、トレンチゲート型の半導体装置のような配線抵抗の問題の発生が回避できる。

さらに、シリコン窒化膜層にビット線トレンチＧ６，Ｇ７を設け、その中にビット線スペーサＳＰａ，ＳＰｂ及びビット線ＢＬを形成するという、従来のトレンチゲート型の半導体装置と同様の容易な処理により、ビット線ＢＬを形成することが可能になる。したがって、縦型トランジスタ利用型の半導体装置に比べ、高い製造歩留まりを得ることが可能になる。

次に、本発明の第２の実施の形態による半導体装置１の構成について、図６６を参照しながら説明する。なお、図６６は、図３に示したＡ−Ａ断面に対応する本実施の形態による半導体装置１の垂直断面図である。

本実施の形態による半導体装置１は、下部電極３０と拡散層Ｄ２，Ｄ３の間に金属膜７０を設ける点で第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様であるので、対応する構成には第１の実施の形態と同一の符号を付し、以下では相違点に着目して説明する。

本実施の形態による半導体装置１の製造方法では、図６２〜図６５に示した状態を得た後、シリンダ絶縁膜３４を成膜する前に、シリコン窒化膜をエッチングすることにより、半導体ピラーＰ２，Ｐ３それぞれの上方にコンタクトホールＧ１０（貫通孔）を形成する。コンタクトホールＧ１０は、深さがＨ１（例えば５０ｎｍ）であり、直径が２０ｎｍである円筒状の穴とする。コンタクトホールＧ１０の配置は、底面に対応する半導体ピラーＰ２，Ｐ３が露出するように決定する。

次に、第１の実施の形態と同様にして、半導体ピラーＰ２，Ｐ３それぞれの上部に金属シリサイド膜２９を形成する。これにより、半導体ピラーＰ２，Ｐ３の上部にそれぞれ拡散層Ｄ２，Ｄ３が形成される。

次に、ＣＶＤ法により全面に、厚さ１０ｎｍの窒化チタン膜と厚さ２０ｎｍのタングステン膜を順次成膜することにより、これらの積層膜である金属膜７０（コンタクトプラグ）を形成する。窒化チタン膜は、コンタクトホールＧ１０内を埋設するとともに、コンタクトホールＧ１０の外部にも形成される。一方、タングステン膜は、窒化チタン膜上に平坦な膜として形成される。

次に、リソグラフィと異方性ドライエッチング法によって金属膜７０をパターニングすることにより、金属膜７０のうちコンタクトホールＧ１０の外に形成された部分を、シリンダーホールＧ９の直径より大きな直径を有する金属パッド７０ａに加工する。続いて、第１の実施の形態と同様にシリンダ絶縁膜３４を成膜し、シリンダーホールＧ９を形成する。ただし、シリンダーホールＧ９を形成する際のシリンダ絶縁膜３４のエッチングは、シリンダーホールＧ９の底面に金属パッド７０ａの上面が露出した時点で停止する。その後は、第１の実施の形態と同様にして下部電極３０、容量絶縁膜３１、及び上部電極３２を順次形成することにより、本実施の形態による半導体装置１が完成する。

本実施の形態による半導体装置１及びその製造方法によれば、コンタクトホールＧ１０に比べて直径の大きいシリンダーホールＧ９をシリコン窒化膜内（ハードマスク膜５０及びその周囲に形成されるシリコン窒化膜の内部）に設ける必要がないので、第１の実施の形態に比べ、シリコン窒化膜のエッチング量を減らすことが可能になる。

次に、本発明の第３の実施の形態による半導体装置１の構成について、図６７を参照しながら説明する。なお、図６７は、図３に示したＡ−Ａ断面に対応する本実施の形態による半導体装置１の垂直断面図である。

本実施の形態による半導体装置１は、拡散層Ｄ２，Ｄ３の上面を拡散層Ｄ１と同程度の深さに設ける点で第２の実施の形態による半導体装置１と異なり、その他の点では第２の実施の形態による半導体装置１と同様であるので、対応する構成には第２の実施の形態と同一の符号を付し、以下では相違点に着目して説明する。

本実施の形態による半導体装置１の製造方法では、第２の実施の形態と同様にコンタクトホールＧ１０を形成した後、コンタクトホールＧ１０の底面に露出する不純物拡散層５の上面を下方に向かってさらにリセスする。このときのリセス深さは、基準面Ｓから深さＨ６（例えば７５ｎｍ）程度とする。さらに深く形成すると、不純物拡散層５と半導体基板２とで構成されるＰＮ接合が破壊され、リーク電流が増大し、記憶保持特性が悪化するので好ましくない。このリセスは、アンモニア水やエチレンジアミン溶液などの高選択シリコンエッチ液を用いて実施することが好適であるが、塩素プラズマなどを用いる異方性ドライエッチング法によって実施してもよい。その後の工程は、第２の実施の形態と同様である。

本実施の形態による半導体装置１及びその製造方法によれば、不純物拡散層５を構成するシリコンの一部を金属膜７０（コンタクトプラグ）によって置換するので、拡散層Ｄ２，Ｄ３とキャパシタＣ間の抵抗を低減することが可能となる。したがって、半導体装置１をさらに高速で動作させることが可能になる。

また、本実施の形態による半導体装置１では、拡散層Ｄ２，Ｄ３の上面がビット線ＢＬの上面より低い場所に位置しているため、コンタクトホールＧ１０内に埋め込まれる金属膜７０が上述した記憶素子コンタクトプラグに相当しているが、ビット線スペーサＳＰａ，ＳＰｂがシリコン窒化膜に比べて比誘電率の小さいシリコン酸化膜で構成されていることから、記憶素子コンタクトプラグとしての金属膜７０を拡散層Ｄ２，Ｄ３の上面の中心に設けることができる。したがって、記憶素子コンタクトプラグの設置スペースに余裕がないことに起因してキャパシタＣと拡散層Ｄ２，Ｄ３との間の配線抵抗が大きくなる、という問題の発生を回避できる。

次に、本発明の第４の実施の形態による半導体装置１の構成について、図６８〜図７０
を参照しながら説明する。図６８〜図７０は、図５９に示した工程に続く製造工程における本実施の形態による半導体装置１の垂直断面図であり、それぞれ図３に示したＡ−Ａ断面に対応している。

本実施の形態による半導体装置１は、シリコン酸化膜２１によって構成されるビット線スペーサＳＰａ，ＳＰｂに代えてエアーギャップＡＧａ，ＡＧｂを設けた点で第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様であるので、対応する構成には第１の実施の形態と同一の符号を付し、以下では相違点に着目して説明する。

本実施の形態による半導体装置１の製造方法では、図５８〜図６１に示した状態を得た後、図６８に示すように、フッ酸含有溶液により、ビット線スペーサＳＰａ，ＳＰｂを構成するシリコン酸化膜２１を選択的に除去する。これにより、ビット線スペーサＳＰａ，ＳＰｂがあった位置に、それぞれスペーサスリットＳａ，Ｓｂが形成される。スペーサスリットＳａ，Ｓｂそれぞれのｙ方向の幅は図５８に示した幅Ｌ１０（例えば４ｎｍ）であり、高さ（スペーサスリットＳａ，Ｓｂの下端から上端までの距離）はＨ６−Ｈ７に等しい値（例えば７５ｎｍ−４０ｎｍ＝３５ｎｍ）となる。

次に、ステップカバレージのよくないプラズマＣＶＤ法を用い、図６９に示すように、例えば厚さ４ｎｍのシリコン窒化膜からなる保護絶縁膜８０を成膜する。こうして成膜した保護絶縁膜８０はスペーサスリットＳａ，Ｓｂ内にほとんど入り込まないので、スペーサスリットＳａ，Ｓｂの内部にそれぞれエアーギャップＡＧａ，ＡＧｂが形成される。保護絶縁膜８０は、ビット線ＢＬの上面、ビット線ＢＬより上側に位置するビット線トレンチＧ６，Ｇ７の内側面、及びハードマスク膜５０などの上面に形成される。

続いて、ステップカバレージのよいＣＶＤ法又はＡＬＤ法によってシリコン窒化膜を成膜することにより、ビット線トレンチＧ６，Ｇ７を埋設する保護絶縁膜８１を形成する。保護絶縁膜８１は、ハードマスク膜５０などの上面に形成された保護絶縁膜８０の上面にも形成される。その後、図６２〜図６５を参照して説明した工程と同様にして、ビット線トレンチＧ６，Ｇ７の外に成膜されたシリコン窒化膜をエッチバック法又はＣＭＰ法により除去する。その後の工程は、第１の実施の形態と同様である。

エアーギャップは、シリコン酸化膜よりもさらに小さい比誘電率を呈する（約１）。しだかって、ビット線スペーサＳＰａ，ＳＰｂに代えてエアーギャップＡＧａ，ＡＧｂを設けることにより、ビット線ＢＬの寄生容量をさらに低減することが可能となる。これにより、キャパシタＣに保持される記憶電荷の検出感度を向上させるとともに、半導体装置１をさらに高速動作させることが可能になる。

次に、本発明の第５の実施の形態による半導体装置１の構成について、図７１を参照しながら説明する。なお、図７１（ａ）は、本実施の形態による半導体装置１の平面構造を示す図であり、図７１（ｂ）は図７１（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。

本実施の形態による半導体装置１は、１つの活性領域ｋに設置されるメモリセルが１つだけである点、ビット線ＢＬが直線状に形成される点、及び、素子分離用絶縁膜４（シリコン酸化膜）に代えて素子分離用絶縁膜３（シリコン窒化膜）を用いる点で、第１の実施の形態による半導体装置１と相違する。その他の点では第１の実施の形態による半導体装置１と同様であるので、対応する構成には第１の実施の形態と同一の符号を付し、以下では相違点に着目して説明する。

本実施の形態における各活性領域ｋの形状は、第１の実施の形態と同様、一方の対辺がｗ方向に平行であり、他方の対辺がｙ方向に平行な平行四辺形である。なお、本実施の形態においては、ｗ方向はｘ方向に対して約４５°傾斜した方向となる。各活性領域ｋは、ｘ方向、ｙ方向、及びｗ方向のそれぞれに複数列をなすように配置される。また、各活性領域ｋは、シリコン窒化膜である素子分離用絶縁膜３によって全周を囲まれており、この素子分離用絶縁膜３によって隣接する他の活性領域ｋと分離されている。

ワード線ＷＬ（図示したワード線ＷＬ１，ＷＬ２を含む）は、ｙ方向に並ぶ複数の活性領域ｋのそれぞれを通過するように配置される。１つの活性領域ｋを通過するワード線ＷＬの本数は、第１の実施の形態とは異なり、１本だけである。各ワード線ＷＬは、対応する複数の活性領域ｋそれぞれのｘ方向の中央を通過するように配置される。

各活性領域ｋは、対応するワード線ＷＬにより、それぞれ半導体ピラーＰ１，Ｐ２を構成する２つの領域に分割される。半導体ピラーＰ１の上部には、対応するビット線ＢＬに接続される拡散層Ｄ１が形成される。ビット線ＢＬは、ｘ方向に並ぶ複数の活性領域ｋそれぞれと交差しつつｘ方向に直線の形状で延在するように形成されており、対応する各活性領域ｋの拡散層Ｄ１と接続される。一方、半導体ピラーＰ２の上部には、対応するキャパシタＣの下部電極３０に接続される拡散層Ｄ２が形成される。

ここで、本実施の形態ではビット線ＢＬが直線であることから、ビット線トレンチの形成には、第１の実施の形態のような複雑な工程ではなく、より簡易な方法を用いることが好適である。具体的に説明すると、第１の実施の形態と同様にしてワード線ＷＬの上面を覆うキャップ絶縁膜８を形成した後、シリコン窒化膜と半導体基板２を等速でエッチングすることにより、ｘ方向に延在するビット線トレンチを形成すればよい。こうすることで、ウエットエッチングを用いずに、広く利用されている方法でビット線トレンチを形成することが可能になる。また、こうしてビット線トレンチを形成しても、ビット線トレンチがシリコン窒化膜層に形成されるという点は第１の実施の形態と変わらないので、第１の実施の形態と同様、拡散層Ｄ２とビット線ＢＬの間を、シリコン窒化膜より比誘電率の小さいシリコン酸化膜によって構成されたビット線スペーサＳＰａ，ＳＰｂによって絶縁することが可能となる。

以上説明したように、本実施の形態による半導体装置１によれば、第１の実施の形態と同様、シリコン酸化膜であるビット線スペーサＳＰａ，ＳＰｂによって拡散層Ｄ２とビット線ＢＬの間を絶縁することができるので、ビット線と拡散層Ｄ２の間の寄生容量を小さく抑え、高速動作を実現することが可能になる。

また、第１の実施の形態と同様、ビット線ＢＬが拡散層Ｄ２の上面より深い位置に埋め込まれることから、上述した記憶素子コンタクトプラグを設ける必要がない。したがって、拡散層Ｄ２の上面の中心に記憶素子コンタクトプラグを配置できないという問題は発生しないので、キャパシタＣと拡散層Ｄ２との間の配線抵抗が大きくなるという問題も発生しない。

さらに、下部電極３０の配置がビット線ＢＬによって阻害されない点も第１の実施の形態と同様であるので、下部電極３０を最密充填で配置することによってキャパシタＣの表面積を拡大し、それによって容量増加を実現することが可能になる。また、下部電極３０を複数の活性領域ｋに跨るように配置した場合、その複数の活性領域ｋが下部電極３０を介してショートするという問題が発生するが、本実施の形態によれば、そのような配置を回避しつつ、下部電極３０を最密充填で配置することが可能になる。

次に、本発明の第６の実施の形態による半導体装置１の構成について、図７２を参照しながら説明する。なお、図７２（ａ）は、本実施の形態による半導体装置１の平面構造を示す図であり、図７２（ｂ）は図７２（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。

本実施の形態による半導体装置１は、各活性領域ｋのｘ方向の位置がｘ方向の列ごとに異なっている点、ワード線ＷＬが等間隔で配置される点、ビット線ＢＬが直線状に形成される点、及び、素子分離用絶縁膜４（シリコン酸化膜）に代えて素子分離用絶縁膜３（シリコン窒化膜）を用いる点で、第１の実施の形態による半導体装置１と相違する。その他の点では第１の実施の形態による半導体装置１と同様であるので、対応する構成には第１の実施の形態と同一の符号を付し、以下では相違点に着目して説明する。

本実施の形態における各活性領域ｋの形状は、第１の実施の形態と同様、一方の対辺がｗ方向に平行であり、他方の対辺がｙ方向に平行な平行四辺形である。なお、本実施の形態におけるｗ方向は、第５の実施の形態と同様、ｘ方向に対して約４５°傾斜した方向である。各活性領域ｋは、ｘ方向及びｗ方向のそれぞれに複数列をなすように配置される。また、各活性領域ｋは、第５の実施の形態と同様、シリコン窒化膜である素子分離用絶縁膜３によって全周を囲まれており、この素子分離用絶縁膜３によって隣接する他の活性領域ｋと分離されている。

ワード線ＷＬ（図示したワード線ＷＬ１〜ＷＬ４を含む）は、第１の実施の形態とは異なり、ｘ方向に等間隔で配置される。活性領域ｋのｘ方向の列に着目すると、２本のワード線ＷＬに対して１つの活性領域ｋが配置される。そして、この２本のワード線ＷＬはともに、対応する活性領域ｋを通過している。その結果、各活性領域ｋの拡散層Ｄ２は、それぞれとｘ方向に隣接する他の活性領域ｋの拡散層Ｄ３とｙ方向に見て同じ位置に配置されている。一方、活性領域ｋのｗ方向の列に着目すると、３本のワード線ＷＬに対して１つの活性領域ｋが配置される。そして、そのうち２本のワード線ＷＬのみが対応する活性領域ｋを通過しており、他の１本は活性領域ｋ間の素子分離用絶縁膜３上に配置される。

このような配置の結果、本実施の形態による活性領域ｋはｙ方向には整列しておらず、ワード線ＷＬ１本分のピッチに相当する長さだけ、ずれて配置されている。具体的な例を挙げると、図７２（ａ）に示した活性領域ｋ１〜ｋ３はｙ方向に並んでいるが、それぞれのｘ方向の中心はｙ方向に整列していない。したがって、本実施の形態による活性領域ｋの配置は、ｗ方向に延在する帯状活性領域をｙ方向に延在する直線状の素子分離領域で分断することによって得られるものとはなっていない。

各活性領域ｋは、対応する２本のワード線ＷＬにより、第１の実施の形態と同様、それぞれ半導体ピラーＰ１〜Ｐ３を構成する３つの領域に分割される。中央に位置する半導体ピラーＰ１の上部には、対応するビット線ＢＬに接続される拡散層Ｄ１が形成される。ビット線ＢＬは、ｘ方向に並ぶ複数の活性領域ｋそれぞれと交差しつつｘ方向に直線の形状で延在するように形成されており、対応する各活性領域ｋの拡散層Ｄ１と接続される。一方、半導体ピラーＰ２の上部には、対応するキャパシタＣの下部電極３０に接続される拡散層Ｄ２が形成される。同様に、半導体ピラーＰ３の上部には、対応するキャパシタＣの下部電極３０に接続される拡散層Ｄ３が形成される。

本実施の形態においても、ビット線トレンチの形成には、第５の実施の形態と同様、キャップ絶縁膜８の形成後にシリコン窒化膜と半導体基板２を等速でエッチングする方法を用いることが好適である。こうすることで、ウエットエッチングを用いずに、広く利用されている方法でビット線トレンチを形成することが可能になる。また、第１の実施の形態と同様、拡散層Ｄ２，Ｄ３とビット線ＢＬの間を、シリコン窒化膜より比誘電率の小さいシリコン酸化膜によって構成されたビット線スペーサＳＰａ，ＳＰｂによって絶縁することが可能となる。

以上説明したように、本実施の形態による半導体装置１によれば、第１の実施の形態と同様、シリコン酸化膜であるビット線スペーサＳＰａ，ＳＰｂによって拡散層Ｄ２，Ｄ３とビット線ＢＬの間を絶縁することができるので、ビット線と拡散層Ｄ２，Ｄ３の間の寄生容量を小さく抑え、高速動作を実現することが可能になる。

また、第１の実施の形態と同様、ビット線ＢＬが拡散層Ｄ２，Ｄ３の上面より深い位置に埋め込まれることから、上述した記憶素子コンタクトプラグを設ける必要がない。したがって、拡散層Ｄ２，Ｄ３の上面の中心に記憶素子コンタクトプラグを配置できないという問題は発生しないので、キャパシタＣと拡散層Ｄ２，Ｄ３との間の配線抵抗が大きくなるという問題も発生しない。

さらに、下部電極３０の配置がビット線ＢＬによって阻害されない点も第１の実施の形態と同様であるので、下部電極３０を最密充填で配置することによってキャパシタＣの表面積を拡大し、それによって容量増加を実現することが可能になる。なお、最密充填での下部電極３０の配置は、ｗ方向をｘ方向に対して約４５°傾斜した方向とすることによって実現される。また、第５の実施の形態と同様、下部電極３０が複数の活性領域ｋに跨って配置されることを回避しながら、下部電極３０を最密充填で配置することが可能になる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記第１の実施の形態ではビット線スペーサＳＰａ，ＳＰｂとしてシリコン酸化膜２１を用いる例を説明したが、シリコン酸化膜と同等以下の比誘電率を有する材料であれば、他の材料を用いてビット線スペーサＳＰａ，ＳＰｂを構成することも可能である。

また、拡散層Ｄ１の上部を構成する金属シリサイド膜１９、拡散層Ｄ２，Ｄ３の上部を構成する金属シリサイド膜２９は、上述したコバルトに代え、チタンなどの他の金属を用いて構成することも可能である。

また、上記各実施の形態では、下部電極３０をシリンダホールＧ９の内表面のみに形成する、いわゆるコンケーブタイプのキャパシタＣを用いる例を取り上げて説明したが、本発明は、他のタイプ、例えばクラウンタイプのキャパシタＣを用いる半導体装置にも好適に適用可能である。

また、第２の実施の形態で示した下部電極３０と拡散層Ｄ２，Ｄ３の間に金属膜７０を設ける構成、第３の実施の形態で示した拡散層Ｄ２，Ｄ３の上面を拡散層Ｄ１と同程度の深さに設ける構成、第４の実施の形態で示したビット線スペーサＳＰａ，ＳＰｂに代えてエアーギャップＡＧａ，ＡＧｂを設ける構成はいずれも、第５及び第６の実施の形態にも適用可能である。

１ 半導体装置
２ 半導体基板
３，４ 素子分離用絶縁膜
５ 不純物拡散層
５ａ〜５ｃ 不純物拡散層５の第１〜第３の部分
６ ゲート絶縁膜
７ 導電膜
８，２２ キャップ絶縁膜
１０，８０，８１ 保護絶縁膜
１９，２９ 金属シリサイド膜
２１，５３，５４，５８ シリコン酸化膜
３０ 下部電極
３１ 容量絶縁膜
３２ 上部電極
３４ シリンダ絶縁膜
５０，５１ ハードマスク膜
５２，５９ シリコン窒化膜
５５，５７ 非晶質カーボン膜
６０ ホトレジスト
７０ 金属膜
７０ａ 金属パッド
ＡＧａ，ＡＧｂ エアーギャップ
ＢＬ ビット線
ＢＬａ 交差配線部
ＢＬｂ 平行配線部
Ｃ，Ｃ１，Ｃ２ キャパシタ
Ｄ１〜Ｄ３ 拡散層
Ｇ１，Ｇ２ 素子分離用トレンチ
Ｇ３ ワード線トレンチ
Ｇ４，Ｇ５ ビットコンタクトトレンチ
Ｇ６ ビット線トレンチ
Ｇ６，Ｇ７ ビット線トレンチ
Ｇ８ トレンチ
Ｇ９ シリンダホール
Ｇ１０ コンタクトホール
ｋ，ｋ１〜ｋ３ 活性領域
Ｐ１〜Ｐ３ 半導体ピラー
Ｓ 基準面
ＳＰａ，ＳＰｂ ビット線スペーサ
Ｓａ，Ｓｂ スペーサスリット
Ｔｒ１，Ｔｒ２ トランジスタ
ＷＬ，ＷＬ１〜ＷＬ４ ワード線

Claims (23)

1. 半導体基板と、
   前記半導体基板の内部に配置される第１のワード線と、
   前記第１のワード線を制御電極とする第１のトランジスタと、
   前記半導体基板の表面近傍に設けられるシリコン窒化膜層と、
   下面が前記第１のワード線の上方に位置するように前記シリコン窒化膜層に形成されたビット線トレンチ内に配置され、下面で前記第１のトランジスタの一方の被制御電極に接続されるビット線と、
   前記シリコン窒化膜層内を垂直方向に延在するように配置される第１の導電層と、
   前記ビット線の上方に配置され、前記第１の導電層と接続されることにより前記第１のトランジスタの他方の被制御電極と接続される第１の記憶素子と
   を備えることを特徴とする半導体装置。
2. 前記ビット線トレンチの内側面と前記ビット線の側面の間に配置されたビット線スペーサをさらに備える
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記ビット線スペーサはシリコン酸化膜によって構成される
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記ビット線スペーサはエアーギャップによって構成される
   ことを特徴とする請求項２に記載の半導体装置。
5. 前記第１の導電層の少なくとも一部は、前記第１のトランジスタの前記他方の被制御電極を構成する第２の拡散層によって構成される
   ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第２の拡散層の上面は、前記ビット線の上面の上方に位置する
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記第１の記憶素子は、下部電極を有するキャパシタであり、
   前記下部電極は、前記第２の拡散層と接するように配置される
   ことを特徴とする請求項５又は６に記載の半導体装置。
8. 前記第１の導電層の少なくとも一部は、前記第２の拡散層と前記第１の記憶素子とを接続するコンタクトプラグによって構成される
   ことを特徴とする請求項５又は６に記載の半導体装置。
9. 前記第１のワード線と同じ深さでかつ前記第１のワード線と平行に前記半導体基板の内部に配置される第２のワード線と、
   前記第２のワード線を制御電極とする第２のトランジスタと、
   前記絶縁層を垂直方向に貫通する第２の導電層と、
   前記ビット線の上方に配置され、前記第２の導電層と接続されることにより前記第２のトランジスタの他方の被制御電極と接続される第２の記憶素子とをさらに備え、
   前記第１のトランジスタの前記他方の被制御電極と前記第２のトランジスタの前記他方の被制御電極とは共通の第１の拡散層によって構成され、
   前記ビット線の下面は、前記第１の拡散層に接続される
   ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. それぞれ前記第１及び第２のワード線の上面を覆う第１及び第２の部分を含むキャップ絶縁膜と、
    前記第１及び第２のワード線と平行に延在する第１の素子分離用絶縁膜と、
    前記第１及び第２のワード線と交差する方向に延在する第２の素子分離用絶縁膜と、
    前記第２の素子分離用絶縁膜のうち前記第１及び第２のワード線の間に位置する部分の上面を覆う保護絶縁膜とをさらに備え、
    前記キャップ絶縁膜、前記第１の素子分離用絶縁膜、及び前記保護絶縁膜はそれぞれシリコン窒化膜によって構成され、
    前記シリコン窒化膜層は、前記キャップ絶縁膜、前記第１の素子分離用絶縁膜、及び前記保護絶縁膜を含んで構成される
    ことを特徴とする請求項９に記載の半導体装置。
11. 前記第２の素子分離用絶縁膜はシリコン酸化膜によって構成される
    ことを特徴とする請求項１０に記載の半導体装置。
12. 前記第１のワード線を含み、それぞれ第１の方向に延在する複数のワード線と、
    前記第１の方向、前記第１の方向に直交する第３の方向、及び、該第３の方向に対して傾斜する第２の方向のそれぞれに複数列をなすように配置される複数の活性領域とをさらに備え、
    前記複数のワード線は、１つの前記活性領域を２本の前記ワード線が通過するように配置され、
    前記ビット線は、前記第１のワード線に対応する前記活性領域と交差しつつ前記第３の方向に対して前記第２の方向とは逆方向に傾斜する第４の方向に延在する交差配線部、及び、該交差配線部の前記第４の方向の一端に接続されかつ前記第２の方向に延在する平行配線部を有する
    ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
13. 前記第１のワード線を含み、それぞれ第１の方向に延在する複数のワード線と、
    前記第１の方向、前記第１の方向に直交する第３の方向、及び、該第３の方向に対して傾斜する第２の方向のそれぞれに複数列をなすように配置される複数の活性領域とをさらに備え、
    前記複数のワード線は、１つの前記活性領域を１本の前記ワード線が通過するように配置され、
    前記ビット線は、前記第１のワード線に対応する前記活性領域と交差しつつ前記第３の方向に直線の形状で延在するように形成される
    ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
14. 前記第１のワード線を含み、それぞれ第１の方向に延在する複数のワード線と、
    前記第１の方向に直交する第３の方向、及び、該第３の方向に対して傾斜する第２の方向のそれぞれに複数列をなすように配置される複数の活性領域とをさらに備え、
    前記複数のワード線は、前記第２の方向に等間隔で配置され、
    前記複数の活性領域は、前記第３の方向に見て２本の前記ワード線に対して１つの前記活性領域が対応するように配置されるとともに、前記第２の方向に見て３本の前記ワード線に対して１つの前記活性領域が対応するように配置され、かつ、１つの前記活性領域を２本の前記ワード線が通過するように配置され、
    前記ビット線は、前記第１のワード線に対応する前記活性領域と交差しつつ前記第３の方向に直線の形状で延在するように形成される
    ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
15. 半導体基板の表面に、第１の方向に延在する開口部を有するマスク膜を形成する工程と、
    前記マスク膜をマスクとして前記半導体基板をエッチングすることにより、前記第１の方向に延在する第１の素子分離用トレンチを形成する工程と、
    前記第１の素子分離用トレンチ内に第１の素子分離用絶縁膜を埋め込む工程と、
    前記第１の方向と交差する第２の方向に延在する第２の素子分離用トレンチを形成する工程と、
    前記第２の素子分離用トレンチ内に第２の素子分離用絶縁膜を埋め込む工程と、
    前記半導体基板の表面に不純物を注入することにより、前記第１及び第２の素子分離用絶縁膜によって区画される活性領域内に不純物拡散層を形成する工程と、
    前記活性領域を通過するように前記第１の方向に延在するワード線トレンチを形成することにより、前記不純物拡散層を第１及び第２の部分を含む複数の部分に分割する工程と、
    前記ワード線トレンチの内部に、ワード線と、該ワード線の上面を覆う第１のキャップ絶縁膜とを埋め込む工程と、
    前記マスク膜に前記第１の部分を露出させるように前記第１の方向に延在するビットコンタクトトレンチを設け、さらに該ビットコンタクトトレンチを通じて前記第１の部分の一部をエッチングすることにより、前記ビットコンタクトトレンチを前記半導体基板内に延長する工程と、
    前記ビットコンタクトトレンチ内に保護絶縁膜を埋め込む工程と、
    表面に露出する前記第２の素子分離用絶縁膜をエッチングすることにより、側面に前記第２の部分が露出する第１の部分ビット線トレンチを形成する工程と、
    前記第１及び第２のキャップ絶縁膜をエッチングすることにより、底面に前記第１の部分が露出し、側面で前記第１の部分ビット線トレンチと一体化する第２の部分ビット線トレンチを形成する工程と、
    前記第１及び第２の部分ビット線トレンチからなるビット線トレンチの内部に、上面が前記第２の部分の上面より深い場所に位置するビット線と、該ビット線の上面を覆う第２のキャップ絶縁膜とを埋め込む工程と、
    少なくとも前記マスク膜を貫通する貫通孔の底面で前記第２の部分と電気的に接するように記憶素子を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
16. 前記ビット線を埋め込む前に、前記ビット線トレンチの内壁にサイドウォール状のシリコン酸化膜を形成する工程
    をさらに備えることを特徴とする請求項１５に記載の半導体装置の製造方法。
17. 前記サイドウォール状のシリコン酸化膜を除去することにより、前記ビット線トレンチの内側面と前記ビット線の側面の間にスペーサスリットを形成する工程をさらに備え、
    前記第２のキャップ絶縁膜を形成する工程は、前記スペーサスリットがエアーギャップとなるようにシリコン窒化膜を形成する工程を含む
    ことを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記マスク膜、前記第１の素子分離用絶縁膜、前記第１及び第２のキャップ絶縁膜、並びに前記保護絶縁膜はそれぞれシリコン窒化膜によって構成され、前記第２の素子分離用絶縁膜はシリコン酸化膜によって構成される
    ことを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置の製造方法。
19. 前記第２の部分ビット線トレンチは、前記第１及び第２の方向のそれぞれと交差する第３の方向に延在する
    ことを特徴とする請求項１５乃至１８のいずれか一項に記載の半導体装置の製造方法。
20. 前記記憶素子を形成する工程は、
    前記マスク膜の上面を覆うようにシリンダ絶縁膜を形成する工程と、
    前記シリンダ絶縁膜及び前記マスク膜を貫通するシリンダホールを形成する工程と、
    前記シリンダホールの内表面を覆うように前記記憶素子の下部電極を形成する工程とを含み、
    前記貫通孔は前記シリンダホールによって構成される
    ことを特徴とする請求項１５乃至１９のいずれか一項に記載の半導体装置の製造方法。
21. 前記貫通孔を形成する工程は、
    前記マスク膜を貫通し、底面に前記第２の部分が露出するコンタクトホールを形成する工程と、
    前記コンタクトホール内を埋設するとともに、前記コンタクトホールの外部にも形成される導電膜を形成する工程と、
    前記導電膜のうち前記コンタクトホールの外部に形成された部分をパターニングすることにより金属パッドを形成する工程と、
    前記金属パッドの上面を覆うようにシリンダ絶縁膜を形成する工程と、
    前記シリンダ絶縁膜を貫通し、底面に前記金属パッドが露出するシリンダホールを形成する工程と、
    前記シリンダホールの内表面を覆うように前記記憶素子の下部電極を形成する工程とを含み、
    前記貫通孔は前記コンタクトホールによって構成される
    ことを特徴とする請求項１５乃至１９のいずれか一項に記載の半導体装置の製造方法。
22. 前記コンタクトホールを形成する工程では、前記マスク膜とともに前記第２の部分の上部もエッチングされる
    ことを特徴とする請求項２１に記載の半導体装置の製造方法。
23. 前記コンタクトホールを形成した後の第２の部分の上面は、前記ビット線の上面より深い場所に位置する
    ことを特徴とする請求項２２に記載の半導体装置の製造方法。

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