CN114496929B - 具有埋入式位线的半导体装置及其制备方法 - Google Patents
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Abstract
本发明提供一种具有埋入式位线的半导体装置及其制备方法，本发明能够在衬底内形成“S”型埋入式位线，相较于传统的非埋入式的位线，本发明埋入式位线不需要在位线两侧沉积绝缘层，因此位线的线宽可以显著降低，而且能显著避免非埋入式位线倒塌，扭曲造成的缺陷及良率损失。另外，由于位线埋入衬底内，使得后续形成的电容接触孔的高度大大降低，电容接触孔直接在绝缘层上形成，极大的简化了电容接触孔的制造工艺，减少了电容接触孔的工艺难度和缺陷，有效的提高良率。同时，本发明直接省去了位线接触垫(BLC)的制造，极大的减少了制造成本和工艺程序。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种具有埋入式位线的半导体装置及其制备方法。
背景技术
随着集成电路技术的不断发展，半导体集成电路器件特征尺寸不断缩小。例如，动态随机存储器(英文：Dynamic Random Access Memory，简称：DRAM)作为一种广泛应用多计算机系统的半导体集成电路器件，其关键尺寸也越来越小，制造难度越来越大，制程工艺越来越复杂，成本也越来越高。
如何优化工艺流程可以有效的提高公司的生产效率和降低生产运营成本越来越受到重视。
发明内容
本发明所要解决的技术问题是，提供一种具有埋入式位线的半导体装置及其制备方法，其能够显著降低位线线宽，且能显著避免位线倒塌，扭曲造成的缺陷及良率损失。
为了解决上述问题，本发明提供了一种具有埋入式位线的半导体装置的制备方法，其包括如下步骤：提供一衬底，于所述衬底中形成由隔离结构界定的多个有源区，所述有源区沿第一方向延伸；形成位线沟槽，所述位线沟槽沿第二方向延伸，且所述位线沟槽以S型走向依次穿过所述有源区及所述隔离结构，所述第二方向与所述第一方向呈锐角夹角；于所述位线沟槽内形成位线结构，所述位线结构包括形成于所述位线沟槽底部的位线及覆盖所述位线的隔离层；于所述衬底中形成字线结构，所述字线结构沿第三方向延伸，且依次穿过所述有源区及所述隔离结构，所述第三方向与所述第二方向垂直，在所述隔离结构中，所述位线位于所述字线结构的下方，在所述有源区中，所述位线与所述字线结构间隔设置。
进一步，于所述衬底中形成由隔离结构界定的多个有源区的方法包括如下步骤：在所述衬底中形成隔离结构，所述衬底被所述隔离结构分为多个初级区域；对所述初级区域进行掺杂，形成所述有源区。
进一步，对所述初级区域进行掺杂，形成所述有源区的步骤之前还包括如下步骤：于所述衬底中形成位线初级沟槽，所述位线初级沟槽沿第二方向延伸，且所述位线初级沟槽依次穿过所述有源区及所述隔离结构，所述位线初级沟槽的走向与所述位线沟槽的走向相同；在对所述初级区域进行掺杂，形成所述有源区的步骤中，所述有源区包括高度不同的第一掺杂区域及第二掺杂区域，其中，所述第一掺杂区域为所述位线初级沟槽下方的区域，所述第二掺杂区域为所述位线初级沟槽侧方的区域。
进一步，在形成所述位线沟槽的步骤中，在所述位线初级沟槽底部形成所述位线沟槽，且所述位线沟槽的宽度小于所述位线初级沟槽的宽度。
进一步，于所述位线沟槽底部形成位线，并形成覆盖所述位线的隔离层的步骤中，所述隔离层还填充所述位线初级沟槽。
进一步，于所述衬底中形成字线结构的步骤之前还包括自所述有源区上表面减薄所述有源区的步骤。
进一步，穿过所述隔离结构的字线结构的深度小于穿过所述有源区的字线结构的深度。
进一步，于所述衬底中形成字线结构的步骤之后还包括于所述衬底表面形成绝缘层的步骤。
进一步，于所述衬底表面形成绝缘层的步骤之后还包括如下步骤：形成电容接触孔，所述电容接触孔贯穿所述绝缘层至所述有源区；在所述电容接触孔中形成导电插塞，所述导电插塞与所述有源区接触。
本发明还提供了一种具有埋入式位线的半导体装置，其包括：衬底，所述衬底中设置有由隔离结构界定的多个有源区，所述有源区沿第一方向延伸；位线沟槽，沿第二方向延伸，且所述位线沟槽以S型走向依次穿过所述有源区及所述隔离结构，所述第二方向与所述第一方向呈锐角夹角；位线结构，包括位线及隔离层，所述位线形成于所述位线沟槽内，所述隔离层覆盖所述位线且填充所述位线沟槽；字线结构，沿第三方向延伸，且依次穿过所述有源区及所述隔离结构，所述第三方向与所述第二方向垂直，在所述隔离结构中，所述位线位于所述字线结构的下方，在所述有源区中，所述位线与所述字线结构间隔设置。
进一步，所述衬底还包括位线初级沟槽，所述位线初级沟槽沿第二方向延伸，且所述位线初级沟槽依次穿过所述有源区及所述隔离结构，所述位线初级沟槽的走向与所述位线沟槽的走向相同，所述有源区包括位于所述位线初级沟槽下方的第一掺杂区域及位于所述位线初级沟槽侧方的第二掺杂区域，所述位线沟槽位于所述第一掺杂区域，且所述隔离层还填充所述位线初级沟槽。
进一步，所述位线沟槽的宽度小于所述位线初级沟槽的宽度。
进一步，穿过所述隔离结构的字线结构的深度小于穿过所述有源区的字线结构的深度。
进一步，还包括：绝缘层，设置在所述衬底表面，所述绝缘层具有电容接触孔，所述电容接触孔贯穿所述绝缘层至所述有源区；导电插塞，形成于所述电容接触孔中，并与所述有源区接触。
本发明的一优点在于，能够在衬底内形成“S”型埋入式位线，相较于传统的非埋入式的位线，本发明埋入式位线不需要沉积在位线两侧沉积绝缘层，因此位线的线宽可以显著降低，而且能显著避免非埋入式位线倒塌，扭曲造成的缺陷及良率损失。
本发明另一优点在于，由于位线埋入衬底内，使得电容接触孔的高度大大降低，电容接触孔直接在绝缘层上形成，极大的简化了电容接触孔的制造工艺，减少了电容接触孔的工艺难度和缺陷，有效的提高良率。同时，本发明制备方法直接省去了位线接触垫(BLC)的制造过程，极大的减少了制造成本和工艺程序。
本发明再一优点在于，本发明制备方法巧妙的构建了一种“S”型埋入式的位线结构，使位线位于字线结构下方，并通过刻蚀选择比使位线和字线重叠的位置形成高低差从而避免短路。
附图说明
图1是本发明一实施例的具有埋入式位线的半导体装置的制备方法的步骤示意图；
图2A～图2M是本发明一实施例的具有埋入式位线的半导体装置的制备方法的工艺流程图。
具体实施方式
下面结合附图对本发明提供的具有埋入式位线的半导体装置及其制备方法的具体实施方式做详细说明。
图1是本发明一实施例的具有埋入式位线的半导体装置的制备方法的步骤示意图，请参阅图1，本发明制备方法包括如下步骤：步骤S10，提供一衬底，于所述衬底中形成由隔离结构界定的多个有源区，所述有源区沿第一方向延伸；步骤S11，形成位线沟槽，所述位线沟槽沿第二方向延伸，且所述位线沟槽以S型走向依次穿过所述有源区及所述隔离结构，所述第二方向与所述第一方向呈锐角夹角；步骤S12，于所述位线沟槽内形成位线结构，所述位线结构包括形成于所述位线沟槽底部的位线及覆盖所述位线的隔离层；步骤S13，于所述衬底中形成字线结构，所述字线结构沿第三方向延伸，且依次穿过所述有源区及所述隔离结构，所述第三方向与所述第二方向垂直，在所述隔离结构中，所述位线位于所述字线结构的下方，在所述有源区中，所述位线与所述字线结构间隔设置。
图2A～图2M是本发明一实施例的具有埋入式位线的半导体装置的制备方法的工艺流程图。
步骤S10，提供一衬底200，于所述衬底200中形成由隔离结构210界定的多个有源区220，所述有源区220沿第一方向延伸，如图2A～2E所示。
所述衬底200可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等。其中可根据器件的实际需求，选择合适的半导体材料作为所述衬底200，在此不作限定。在该实施例中，所述衬底200为单晶硅衬底。
所述有源区220为对所述衬底200采用等离子体注入等工艺进行掺杂而成。所述有源区220沿第一方向(如图2A中的B方向)延伸。
本实施例列举一种于所述衬底200中形成由隔离结构210界定的多个有源区220的方法。具体说明如下：
如图2A所示，其为俯视图，于所述衬底200中形成隔离结构210，所述衬底200被所述隔离结构210分为多个初级区域201。在本实施例中，所述隔离结构210是浅沟槽隔离(Shallow Trench Isolation，简称STI)，在本发明其它实施例中，所述隔离结构210可为本领域技术人员熟知的能够起到隔离作用的结构。
如图2B及图2C所示，其中，图2B为俯视图，图2C为沿图2B中A-A线的截面图，于所述衬底200中形成位线初级沟槽202，所述位线初级沟槽202沿第二方向延伸，且所述位线初级沟槽202依次穿过所述初级区域201及所述隔离结构210，所述位线初级沟槽202的走向与后续形成的位线沟槽230(绘示于图2F)的走向相同。
可采用常规的光刻及刻蚀工艺对所述衬底200进行处理，以在所述衬底200中形成所述位线初级沟槽202。所述位线初级沟槽202沿第二方向延伸，并以S型走向依次穿过所述初级区域201及所述隔离结构210。所述位线初级沟槽202沿第二方向延伸是指所述位线初级沟槽202整体延伸方向为第二方向。所述第二方向与所述第一方向呈一锐角。如图2B所示，所述第二方向为C方向，所述第一方向为B方向，所述C方向与所述B方向呈锐角夹角。进一步，所述位线初级沟槽202深入所述衬底200中的深度小于所述隔离结构210深入所述衬底200中的深度，即在所述衬底200内，所述位线初级沟槽202的底面位于所述隔离结构210的底面之上，以保证所述隔离结构210能够有效地起到隔离作用，避免相邻器件漏电。
如图2D及图2E所示，其中，图2D为俯视图，图2E为沿图2D中A-A线的截面图，对所述初级区域201进行掺杂，形成所述有源区220。
在该步骤中，由于所述衬底200中形成有位线初级沟槽202，则在对所述初级区域201进行掺杂时，掺杂物质会沿所述初级区域201的上表面及所述位线初级沟槽202的底面与侧面掺杂，则在所述位线初级沟槽202下方区域，所述有源区220形成第一掺杂区域220A，在所述位线初级沟槽202侧方区域，所述有源区220形成第二掺杂区域220B。所述第一掺杂区域220A与所述第二掺杂区域220B的高度不同。其中，所述第一掺杂区域220A的高度H1是指所述第一掺杂区域220A的上表面与半导体装置底面的距离，所述第二掺杂区域220B的高度H2是指所述第二掺杂区域220B的上表面与半导体装置底面的距离。所述第一掺杂区域220A的高度H1小于所述第二掺杂区域220B的高度H2，即在该步骤中能够形成高低不同的有源区220。
其中，可采用等离子注入工艺对所述初级区域201进行掺杂。所述有源区220的导电类型取决于掺杂物质的种类。例如，若向初级区域201中掺杂磷(P)、砷(As)或其他合适的n型掺杂剂，则所述有源层220的导电类型为N型，若向初级区域201中掺杂硼(B)、镓(Ga)或其他合适的p型掺杂剂，则所述有源层220的导电类型为P型。在本实施例中，向所述初级区域201掺杂N型掺杂剂，所述有源区220的导电类型为N型
在上述实施例中，先在所述衬底200中形成位线初级沟槽202，再对所述衬底200进行掺杂形成所述有源区220，从而形成高低不同的有源区220，而在本发明其他实施例中，也可不形成所述位线初级沟槽202，而是形成所述初级区域202后，直接对所述衬底200进行掺杂，形成高度一致的所述有源区220。
步骤S11，形成位线沟槽230，所述位线沟槽230沿第二方向延伸，且所述位线沟槽230以S型走向依次穿过所述有源区220及所述隔离结构210，所述第二方向与所述第一方向呈锐角夹角，请参阅图2F及图2G，其中，图2F为俯视图，图2G为沿图2F中A-A线的截面图。
在该步骤中，可通过光刻及刻蚀工艺形成所述位线沟槽230。在本实施例中，由于存在位线初级沟槽202，则所述位线沟槽230形成在所述位线初级沟槽202的底部，所述位线沟槽230的宽度小于所述位线初级沟槽202的宽度。其中，所述位线沟槽230的宽度是指所述位线沟槽230平行所述衬底200方向的尺寸，所述位线初级沟槽202的宽度是指所述位线初级沟槽202平行于所述衬底200方向的尺寸。不论是在于隔离结构210中，还是在有源区220中，所述位线沟槽230均自所述位线初级沟槽202的底部向所述衬底200的内部延伸。
在所述有源区220中，所述位线沟槽230形成在所述有源区220的第一掺杂区域220A中，且所述位线沟槽230深入所述衬底200中的深度小于所述隔离结构210深入所述衬底200中的深度，即在所述衬底200内，所述位线沟槽230的底面位于所述隔离结构210的底面之上，以保证所述隔离结构210能够有效地起到隔离作用，避免相邻器件漏电。更进一步地，所述位线沟槽230的深度小于所述第一掺杂区域220A的深度，以提高后续形成的位线结构240(绘示于图2I中)的性能。
步骤S13，于所述位线沟槽230内形成位线结构240，所述位线结构240包括形成于所述位线沟槽230底部的位线241及覆盖所述位线241的隔离层242，如图2H及图2I所示，其中，图2H为俯视图，图2I为沿图2H中A-A线的截面图。
具体地说，在该步骤中，在所述位线沟槽230底部沉积位线241，所述位线241可为钨等导电材料，在所述位线241上覆盖隔离层242，所述隔离层242可为氧化物等材料，例如二氧化硅，所述隔离层242保护所述位线241。在本实施例中，所述隔离层242还填充所述位线初级沟槽202，所述隔离层242的上表面与所述衬底200上表面平齐，以为后续的工艺步骤提供基础。在该步骤中，形成埋入式位线结构。
步骤S14，于所述衬底200中形成字线结构250，所述字线结构250沿第三方向延伸，且依次穿过所述有源区220及所述隔离结构210，所述第三方向与所述第二方向垂直，在所述隔离结构210中，所述位线241位于所述字线结构250的下方，在所述有源区220中，所述位线241与所述字线结构250间隔设置，如图2J及图2K所示，其中，图2J为俯视图，图2K为沿图2J中A-A线的截面图。
在该步骤中，可采用常规的方法形成所述字线结构。例如，自对准双图形工艺、反向自对准双图形工艺等。所述字线结构250由多层结构构成，例如绝缘层、阻挡层、金属层及钝化层等，由于其并非为本发明发明点，因此，在图中并未绘示。
在本实施例中，所述字线结构250沿第三方向(如图2J所示的D方向)延伸，所述第三方向(D方向)与所述第二方向(C方向)垂直，并与所述第一方向(B方向)具有一夹角。
进一步，在所述隔离结构210中，所述位线241位于所述字线结构250的下方是指在垂直所述衬底200的厚度方向两者的上下关系，而并非限定是在正下方。例如，在本实施例中，在垂直所述衬底200厚度方向上，在所述隔离结构210内所述字线结构250与所述位线241存在重叠区域，即所述位线241位于所述字线结构250下方的区域内。在所述有源区220内，所述位线241与所述字线结构250间隔设置，所述字线结构250与所述位线241并不存在重叠区域。由于在所述隔离结构210内所述字线结构250与所述位线241存在重叠区域，则本发明所述字线结构250进一步设置为，穿过所述隔离结构210的字线结构250的深度小于穿过所述有源区220的字线结构250的深度，以避免在隔离结构210内，所述字线结构250与所述位线241短路。具体地说，请参阅图2K，位于所述隔离结构210内的字线结构250A的深度小于穿过所述有源区220的字线结构250B的深度。其中，穿过所述隔离结构210的字线结构250的深度小于穿过所述有源区220的字线结构250的深度的实现方法可以为，在形成所述字线结构的沟槽时，利用刻蚀物对有源区220及隔离结构210的刻蚀速率不同而在有源区220及隔离几个210中形成不同深度的字线结构沟槽，进而使得形成在所述字线结构沟槽内的字线结构250具有不同的深度。
进一步，在于所述衬底200中形成字线结构250的步骤之前(即步骤S14之前)，还包括自所述有源区220上表面减薄所述有源区220的步骤。具体地说，可通过化学机械研磨(CMP)工艺研磨所述有源区220，以降低后续形成字线结构250的工艺难度。
进一步，在本实施例中，于所述衬底200中形成字线结构250的步骤之后还包括如下步骤：如图2L所示，于所述衬底200表面形成绝缘层260。所述绝缘层260保护所述衬底200表面，并作绝缘之用。所述绝缘层260可为氮化硅层等常规绝缘层。
进一步，于所述衬底200表面形成绝缘层260的步骤之后还包括如下步骤：形成电容接触孔，所述电容接触孔贯穿所述绝缘层260至所述有源区220，在所述电容接触孔中形成导电插塞270，所述导电插塞270与所述有源区220接触，如图2M所示。所述导电插塞270用于将形成在所述衬底200上方的电容(附图中绘示)与有源区220电连接。其中，电容接触孔可直接由光刻工艺曝光及一次蚀刻而形成，制备工艺简单。
本发明具有埋入式位线的半导体装置的制备方法能够在衬底内形成“S”型埋入式位线，相较于传统的非埋入式的位线，本发明埋入式位线不需要沉积在位线两侧沉积绝缘层，因此线宽可以显著降低，而且能显著避免非埋入式位线倒塌，扭曲造成的缺陷及良率损失。另外，由于位线埋入衬底内，使得电容接触孔的高度大大降低，电容接触孔直接在绝缘层上形成，极大的简化了电容接触孔的制造工艺，减少了电容接触孔的工艺难度和缺陷，有效的提高良率。同时，本发明制备方法直接省去了位线接触垫(BLC)的制造过程，极大的减少了制造成本和工艺程序。另外，本发明制备方法巧妙的构建了一种“S”型埋入式的位线结构，使位线位于字线结构下方，并通过刻蚀选择比使位线和字线重叠的位置形成高低差从而避免短路。
本发明还提供一种具有埋入式位线的半导体装置。请参阅图2M，在一实施例中，本发明半导体装置包括衬底200、位线沟槽230(绘示于图2F)、位线结构240及字线结构250。
所述衬底200内设置有由隔离结构210界定的多个有源区220，所述有源区220沿第一方向(如图2A中的B方向)延伸。在本实施例中，所述隔离结构210是浅沟槽隔离(ShallowTrench Isolation，简称STI)，在本发明其它实施例中，所述隔离结构210可为本领域技术人员熟知的能够起到隔离作用的结构。
进一步，在本实施例中，所述衬底200还包括位线初级沟槽202，所述位线初级沟槽202沿第二方向(如图2B所示C方向)延伸，且所述位线初级沟槽202依次穿过所述有源区220及所述隔离结构210。
所述有源区220包括位于所述位线初级沟槽202下方的第一掺杂区域220A及位于所述位线初级沟槽202侧方的第二掺杂区域220B，如图2E所示。所述第一掺杂区域220A与所述第二掺杂区域220B的高度不同。其中，所述第一掺杂区域220A的高度H1是指所述第一掺杂区域220A的上表面与半导体装置底面的距离，所述第二掺杂区域220B的高度H2是指所述第二掺杂区域220B的上表面与半导体装置底面的距离。所述第一掺杂区域220A的高度H1小于所述第二掺杂区域220B的高度H2，即所述有源区220的表面高低不同。在所述衬底200中，所述位线初级沟槽202以“S”型走向沿第二方向依次穿过所述有源区220及隔离结构210。
在本发明其他实施例中，也可不设置所述初级位线沟槽202，则所述有源区220的表面高度一致，掺杂深度也相同。
所述位线沟槽230沿第二方向(如图2F所示C方向)延伸，且所述位线沟槽230以“S”型走向依次穿过所述有源区220及所述隔离结构210。所述第二方向(如图2F所示C方向)与所述第一方向(如图2F所示B方向)呈锐角夹角。
在本实施例中，由于设置有所述位线初级沟槽202，则所述位线沟槽230设置在所述位线初级沟槽202的底部，即所述位线沟槽230自所述位线初级沟槽202的底部向所述衬底200内部延伸，且所述位线沟槽230位于所述有源区220的所述第一掺杂区域220A范围内。由于所述位线沟槽230设置在所述位线初级沟槽202的底部，则所述位线沟槽230的走向与所述位线初级沟槽202的走向相同，两者均呈“S”型走向。进一步，所述位线沟槽230的宽度小于所述位线初级沟槽202的宽度。
所述位线结构240包括位线241及隔离层242。所述位线241形成于所述位线沟槽230内，所述隔离层242覆盖所述位线241且填充所述位线沟槽230。在本实施例中，所述隔离层242还填充所述位线初级沟槽202。所述隔离层242的上表面与所述衬底200上表面平齐。
如图2J所示，所述字线结构250沿第三方向(如图2J所示D方向)延伸，且依次穿过所述有源区220及所述隔离结构210。所述第三方向(如图2J所述D方向)与所述第二方向(如图2J所述C方向)垂直，，并与所述第一方向(如图2J所述B方向)具有一夹角。在所述隔离结构210中，所述位线241位于所述字线结构250的下方，在所述有源区220中，所述位线241与所述字线结构250间隔设置。
所述字线结构250由多层结构构成，例如绝缘层、阻挡层、金属层及钝化层等，由于其并非为本发明发明点，因此，在图中并未绘示。
进一步，在垂直所述衬底200厚度方向上，在所述隔离结构210内所述字线结构250与所述位线241存在重叠区域，在所述有源区220内，所述字线结构250与所述位线241并不存在重叠区域，因此，本发明所述字线结构250设置为，穿过所述隔离结构210的字线结构250的深度小于穿过所述有源区220的字线结构250的深度，以避免在隔离结构210内，所述字线结构250与所述位线241短路。
如图2M所示，所述半导体装置还包括绝缘层260及导电插塞270。
所述绝缘层260设置在所述衬底200表面，并覆盖所述字线结构250、隔离层242及暴露的有源区220。
所述绝缘层260具有电容接触孔(附图中未绘示)，所述电容接触孔贯穿所述绝缘层260至所述有源区220。导电插塞270形成于所述电容接触孔中，并与所述有源区220接触。所述导电插塞270用于将形成在所述衬底200上方的电容(附图中绘示)与有源区220电连接。
本发明半导体装置采用“S”型埋入式位线结构，相较于传统的非埋入式的位线，不需要沉积在位线两侧沉积绝缘层，因此线宽可以显著降低，而且能显著避免非埋入式位线倒塌，扭曲造成的缺陷及良率损失。另外，由于位线埋入衬底内，使得电容接触孔的高度大大降低，电容接触孔直接在绝缘层上形成，极大的简化了电容接触孔的制造工艺，减少了电容接触孔的工艺难度和缺陷，有效的提高良率。同时，本发明半导体装置并不需要设置位线接触垫(BLC)结构，极大的减少了制造成本和工艺程序。另外，本发明半导体装置的位线位于字线结构下方，并且位线和字线重叠的位置形成高低差从而避免位线与字线结构短路，大大提高了半导体装置的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (11)
1.一种具有埋入式位线的半导体装置的制备方法，其特征在于，包括如下步骤：
提供一衬底，于所述衬底中形成由隔离结构界定的多个有源区，所述有源区沿第一方向延伸，于所述衬底中形成由隔离结构界定的多个有源区的方法包括：在所述衬底中形成隔离结构，所述衬底被所述隔离结构分为多个初级区域；于所述衬底中形成位线初级沟槽，所述位线初级沟槽沿第二方向延伸，且所述位线初级沟槽依次穿过所述有源区及所述隔离结构，所述位线初级沟槽的走向与位线沟槽的走向相同；对所述初级区域进行掺杂，形成所述有源区，所述有源区包括高度不同的第一掺杂区域及第二掺杂区域，其中，所述第一掺杂区域为所述位线初级沟槽下方的区域，所述第二掺杂区域为所述位线初级沟槽侧方的区域；
在所述位线初级沟槽底部形成位线沟槽，所述位线沟槽沿第二方向延伸，且所述位线沟槽以S型走向依次穿过所述有源区及所述隔离结构，所述第二方向与所述第一方向呈锐角夹角；
于所述位线沟槽内形成位线结构，所述位线结构包括形成于所述位线沟槽底部的位线及覆盖所述位线的隔离层；
于所述衬底中形成字线结构，所述字线结构沿第三方向延伸，且依次穿过所述有源区及所述隔离结构，所述第三方向与所述第二方向垂直，在所述隔离结构中，所述位线位于所述字线结构的下方，在所述有源区中，所述位线与所述字线结构间隔设置。
2.根据权利要求1所述的具有埋入式位线的半导体装置的制备方法，其特征在于，在形成所述位线沟槽的步骤中，所述位线沟槽的宽度小于所述位线初级沟槽的宽度。
3.根据权利要求2所述的具有埋入式位线的半导体装置的制备方法，其特征在于，于所述位线沟槽底部形成位线，并形成覆盖所述位线的隔离层的步骤中，所述隔离层还填充所述位线初级沟槽。
4.根据权利要求1所述的具有埋入式位线的半导体装置的制备方法，其特征在于，于所述衬底中形成字线结构的步骤之前还包括自所述有源区上表面减薄所述有源区的步骤。
5.根据权利要求1所述的具有埋入式位线的半导体装置的制备方法，其特征在于，穿过所述隔离结构的字线结构的深度小于穿过所述有源区的字线结构的深度。
6.根据权利要求1所述的具有埋入式位线的半导体装置的制备方法，其特征在于，于所述衬底中形成字线结构的步骤之后还包括于所述衬底表面形成绝缘层的步骤。
7.根据权利要求6所述的具有埋入式位线的半导体装置的制备方法，其特征在于，于所述衬底表面形成绝缘层的步骤之后还包括如下步骤：
形成电容接触孔，所述电容接触孔贯穿所述绝缘层至所述有源区；
在所述电容接触孔中形成导电插塞，所述导电插塞与所述有源区接触。
8.一种具有埋入式位线的半导体装置，其特征在于，包括：
衬底，所述衬底中设置有由隔离结构界定的多个有源区，所述有源区沿第一方向延伸；
位线沟槽，沿第二方向延伸，且所述位线沟槽以S型走向依次穿过所述有源区及所述隔离结构，所述第二方向与所述第一方向呈锐角夹角；
位线结构，包括位线及隔离层，所述位线形成于所述位线沟槽内，所述隔离层覆盖所述位线且填充所述位线沟槽；
字线结构，沿第三方向延伸，且依次穿过所述有源区及所述隔离结构，所述第三方向与所述第二方向垂直，在所述隔离结构中，所述位线位于所述字线结构的下方，在所述有源区中，所述位线与所述字线结构间隔设置；
所述衬底还包括位线初级沟槽，所述位线初级沟槽沿第二方向延伸，且所述位线初级沟槽依次穿过所述有源区及所述隔离结构，所述位线初级沟槽的走向与所述位线沟槽的走向相同，所述有源区包括位于所述位线初级沟槽下方的第一掺杂区域及位于所述位线初级沟槽侧方的第二 掺杂区域，所述位线沟槽位于所述第一掺杂区域，且所述隔离层还填充所述位线初级沟槽。
9.根据权利要求8所述的具有埋入式位线的半导体装置，其特征在于，所述位线沟槽的宽度小于所述位线初级沟槽的宽度。
10.根据权利要求8所述的具有埋入式位线的半导体装置，其特征在于，穿过所述隔离结构的字线结构的深度小于穿过所述有源区的字线结构的深度。
11.根据权利要求8所述的具有埋入式位线的半导体装置，其特征在于，还包括：
绝缘层，设置在所述衬底表面，所述绝缘层具有电容接触孔，所述电容接触孔贯穿所述绝缘层至所述有源区；
导电插塞，形成于所述电容接触孔中，并与所述有源区接触。
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