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JP2792211B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2792211B2
JP2792211B2 JP2178850A JP17885090A JP2792211B2 JP 2792211 B2 JP2792211 B2 JP 2792211B2 JP 2178850 A JP2178850 A JP 2178850A JP 17885090 A JP17885090 A JP 17885090A JP 2792211 B2 JP2792211 B2 JP 2792211B2
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Japan
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pitch
bit
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貴範 佐伯
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Nippon Electric Co Ltd
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にダイナミックメ
モリセルを有する半導体記憶装置に関する。
〔従来の技術〕
ダイナミックRAM（以下DRAMと記す）型半導体記憶装
置の記憶単位（以下メモリセルと記す）は、第４図に示
すように１個のスイッチング用MOS型トランジスタ（以
下セルトランジスタと記す）401と、１個のキャパシタ
（以下セル容量素子と記す）402から構成され、記憶情
報は電荷としてセル容量素子402に蓄積され、セルトラ
ンジスタ401のオン，オフにより蓄積又は放出が行われ
る。セル容量素子402に蓄積又は放出される電荷は、セ
ントランジスタ401のセル容量素子402と反対側に接続し
たビット線403を通じて外部回路とやりとりされる。ま
た、セルトランジスタ401のオン，オフを決定する信号
は、セルトランジスタ401のゲートに接続されるか又は
一体化したワード線404を通じて入力される。
DRAMでは上記メモリセルを規則正しくマトリクス状に
配列して周辺に制御回路（以下周辺回路と記す）を設け
るが、DRAMでは複数のメモリセルの信号を１台のセンス
アンプで検出しているため、１台のセンスアンプから伸
びたビット線の下に決められた個数のメモリセルを接続
する構造となっている。さらに、センス感度向上のため
に第５図に示すように、１台のセンスアンプ411から伸
びる一対のビット線412を同一方向に平行に伸ばす折り
返しビット線方式をとっている。この方式では、平行に
伸びた２本のビット線412とそれぞれ別のワード線413の
交点でメモリセルを構成するためワード線413とビット
線412の交互の半数は単に交差するだけの部分となって
いる。
一般に、DRAMでは第６図に示すように、２個のメモリ
セルでビット線422との接続孔（以下ビットコンタクト
と記す）424及び素子能動領域（以下素子領域と記す）4
26を共有しており、１本のビット線422と交差するワー
ド線423は、２本ごとにメモリセルと接続するものと、
単にビット線と交差するものが繰り返されている。従っ
て、ビットコンタクト424は、１本のビット線422上では
ワード線423の４本ごとに１個存在し、１対の折り返し
ビット線422に注目するとワード線423の２本ごとに別々
のビット線422上に交互に現われる。この場合メモリセ
ルアレイは、２本のビット線422と、４本のワード線423
を含むメモリセル４個の単位の繰り返しとして示され
る。
また、第７図に示すように、折り返しビット線対を１
本ごとにかみ合わせるように配列し、センスアンプ431
を各々セルアレイの両側に設置する方式がある、以下こ
の方式を複合折り返しビット線方式と呼ぶ。この場合、
ビットコンタクト434の接続位置は折り返しビット線間
でワード線１本分ずらし全ワード線間にビットコンタク
ト434がビット線４本ごとに現われるようにするのが一
般である。この方式ではセンスアンプ431をビット線432
の４本ごとに配列するのでセンスアンプサイズが折り返
しビット線方式の２倍の大きさで設定することが可能で
あり、センスアンプ431の縮小による回路の不安定性の
防止と製造マージンの向上がはかれる。また、メモリセ
ルアレイは４本のビット線432と、４本のワード線433を
含むメモリセル８個の単位の繰り返しになり、ビットコ
ンタクト434は、全ワード線間に均等に配置されること
に見られるように、メモリセルを折り返しビット線方式
より均等に配列出来る。その反面、センスアンプ431を
メモリセルアレイの両側に設置するので余分な面積を要
するという欠点があった。
メモリセル構造に関しては1MビットDRAMまでは第８図
（ａ），（ｂ）に示すようにセル容量素子を拡散層上に
２次元的に形成した平面キャパシタセルが主流であった
が、4MビットDRAMでは高集積化に伴うセルサイズの縮小
に対し、セル容量素子の容量の縮小が追い付かず、セル
容量素子の電極面積を確保するために第９図（ａ），
（ｂ）に示すように拡散層に溝を掘り溝内壁をセル容量
素子の電極とするトレンチセル及び第10図（ａ），
（ｂ）に示すように、容量プレート463をワード線464上
に引き出しセル容量素子の電極とするスタックセルが用
いられ、さらに16MビットDRAMでは、第11図（ａ），
（ｂ）及び第12図（ａ），（ｂ）に示すように、ビット
線475,485の上に容量プレート473,483を形成するシール
ドスタックセルがアイ・イー・ディー・エム（IEDM）予
稿集1988年,592〜595頁に記載された“３−DIMENSIONAL
STACKED CAPACITOR CELL FOR 16M AND 64M DRAMS"又は
アイ・イー・ディー・エム（IEDM）予稿集1988年,596〜
599頁に記載された“A NEW STACKED CAPACITOR DRAM Ce
ll CHARACTERAISED BY A STORAGE CAPACITOR ON A BIT
−LINE STRUCTUR"により提案されている。
〔発明が解決しようとする課題〕
この従来の半導体記憶装置は、DRAMにおける大容量集
積化の観点から考えるとメモリセルはセルトランジス
タ，セル容量素子，配線，素子分離酸化膜のぞれぞれに
関して必要最小限の寸法を用い、無駄なく配列すること
が好ましい。
また、セル容量素子の立体化に伴いセル容量素子のた
めの広い平面を確保する必要がなくなり、メモリセルは
セルトランジスタ，セル容量素子，ビットコンタクト及
び容量電極を接続する接続孔（又はトレンチ孔）を形成
する領域で形成し得る。
しかしながら、折り返しビット方式、又は、複合折り
返しビット方式を用いるDRAMでは、単にビット線と交差
するだけのワード線が存在する。上記観点から、この単
にビット線と交差するだけのワード線の占める領域は可
能な限り小さくするのが望ましいが、従来のメモリセル
では、ビット線とメモリセルの素子領域の長辺方向を平
行に配列しているため、すなわち、ワード線とメモリセ
ルの短辺方向とを平行に配列しているため、メモリセル
の素子領域の短辺間には、単にビット線と交差するだけ
のワード線が２本存在し、１つのメモリセルの縮小集積
化を防げるという問題点があった。
また、同時にメモリセルの素子領域の長辺方向をビッ
ト線と平行にすることにより、メモリセルの短辺方向の
寸法とビット線のピッチが、メモリセルの短辺方向の寸
法と一致し、このメモリセルの短辺方向の寸法は、素子
分離酸化膜幅と狭チャネル効果で制限される素子領域の
幅とで決定され、一般にビット線の加工最小寸法と比較
し、大きな寸法となるのでビット線ピッチの縮小を防げ
るという問題点もあった。
また、第12図（ａ），（ｂ）に示すようなシールドス
タックセルでは、素子領域の長辺方向がビット線と平行
ではないが、これは単に容量コンタクトをビット線間に
形成するために素子領域を斜めにしたものであり、さら
に斜めにする方向が隣接するビット線間で逆方向になっ
ているので、素子分離酸化膜幅、素子領域幅の最小値で
ビット線を配列することが困難になるなど素子の微細化
を防げる影響があるという重大な欠点があった。
また、折り返しビット方式を用いた場合、センスアン
プのピッチがビット線２本分に相当するので、ビット線
ピッチが縮小した場合、センスアンプも縮小され、これ
に伴い、センスアンプのトランジスタのゲート長が縮小
される。その結果、寸法ばらつきによるVTの変動が大き
くなりセンスアンプのペアトランジスタ間でのVTのばら
つきによるセンス感度の低下が生じるという欠点があっ
た。
その他、複合折り返しビット方式を用いた場合、セン
スアンプのピッチがビット線４本分に相当するので、ビ
ット線縮小化の影響を受けにくいが、反面、従来技術例
で述べたようにセンスアンプに要する面積が増大すると
いう欠点があった。
〔課題を解決するための手段〕 本発明の半導体記憶装置は、半導体基板上であって素
子分離域で区画して設けた素子能動領域に、１個の選択
用MOSトランジスタと１個の情報蓄積用キャパシタとで
構成されるメモリセルを１対にして形成したメモリセル
対が配列されるメモリセルアレイにおいて、矩形状の前
記素子能動領域をその長辺方向であるＸ軸上に一定ピッ
チで複数個配列して素子能動領域群を形成し、前記素子
能動領域群を素子能動領域の短辺方向であるＹ軸方向に
複数個配列し、且つ、前記Ｘ軸に対して斜めに交差して
設け且つ前記メモリセル対に設けた共用のコンタクトに
接続したビット線を有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すレイアウト図、
第２図（ａ），（ｂ）は本発明の第１の実施例を示す模
式的平面図及びＡ−Ａ′線断面図である。
第１図及び第２図（ａ），（ｂ）に示すように、半導
体基板101の主面に設けた素子分離酸化膜103により区画
された素子領域102に設けたワード線104を兼ねるゲート
電極を有するセルトランジスタと、セルトランジスタと
コンタクト110で接続する容量下部電極105と対向して設
けた容量プレート106による容量素子とを含んでメモリ
セルを構成し、メモリセルの配列方法と斜め方向に交差
するビット線107a,108a,107b,108bとビットコンタクト1
09で接続する。ビット線107a,107bはセンスアンプ100a
に、ビット線108a,108bはセンスアンプ100bに、夫々接
続して複合折り返しビット方式を構成する。
本実施例は、第10図（ａ），（ｂ）に示した従来例の
メモリセルの設計基準（セルサイズ1.5μｍ×3.0μｍ、
ワード線ピッチ1.5μｍ、ビット線ピッチ1.5μｍ）と同
等の設計基準を用いており、セルトランジスタのゲート
長は、0.7μｍ、ゲート幅は、0.9μｍ、素子分離酸化膜
の最小幅0.6μｍ、配線の加工最小寸法は幅，間隔共に
0.6μｍ、コンタクトの加工最小寸法は0.6μｍ×0.6μ
ｍ、素子領域の寸法は0.9μｍ×0.9μｍである。
本実施例では、メモリセルを複合折り返しビット方式
で配列し、素子領域の長辺をビットコンタクトを中心と
して、ワード線３ピッチ、ビット線１ピッチの位置にあ
る別のビットコンタクト方向に合わせるように回転させ
てあり、かつ、素子分離酸化膜の幅が最小値になるよう
ビット線ピッチを縮めた。
この時、ワード線ピッチをａ、ビット線ピッチをｂ、
素子領域の短辺をｃ、素子分離酸化膜の最小幅をｄ、ビ
ット線と素子領域のなす角度の小さい方をθとすると、 が成立する。
よりｂをa,c,dで表わすと、 となる。
本実施例では、ｃ＝0.9μｍ、ｄ＝0.6μｍ、ａ＝1.5
μｍであり、これを（１）式に代入するとｂ＝1.16μｍ
となる。
但し、本実施例では、配線の加工最小寸法が幅，間隔
共に0.6μｍなので、ビット線ピッチは、1.2μｍとし
た。
本実施例における、単にビット線と交差するワード線
がメモリセル上に占める領域は、全て、最小の素子分離
酸化膜上になった。
本発明により、折り返しビット線配列による単にビッ
ト線と交差するワード線の占める領域のために特別な領
域を用意することが不要になり、その分設計基準を殆ん
ど変えることなく、メモリセルサイズを80％縮小出来
た。
また、設計基準が従来例と殆んど同じなので、製造プ
ロセスは従来例と同条件で行った。
但し、容量プレートは、従来例と比較し、単にビット
線と交差するワード線の占める領域上にあった分の平面
積が小さくなっているが、この対策として第２図（ｂ）
からわかるように容量下部電極層を厚くして容量増大を
図った。
周辺回路では、複合折り返しビット方式を用いるた
め、メモリセル配列の両側にセンスアンプを配置する
が、従来の折り返しビット方式と異なり、ワード線方向
のサイズが80％に縮小されているので単純にセンスアン
プをビット線の両側に接続したとしても、センスアンプ
に要する面積は、従来例と比較し160％になり、60％の
増加になる。
4K×4Kビット配列のDRAMに適用した場合の第１の実施
例及び従来例の寸法の具体的な数値を第１表及び第２表
に示し、第１の実施例の従来例に対する増減を第３表に
示す。
この評価に用いたDRAMは、チップ及びメモリセルの長
方向をｘ方向に配列した。本実施例は従来例と比較し、
DRAMとしてｙ方向に約1.2mm縮小し、ｘ方向に2.2mm拡張
し、面積としては約7mm2縮小した。メモリセルの縮小に
よる面積の減少分と、センスアンプの拡大による面積の
増分を加えると、約7mm2の減少となった。
本実施例では、従来例のセンスアンプを単純にピッチ
を1.6倍し、メモリセル配列の両側に配置したが、セン
スアンプのピッチが、1.6倍になることを利用し、セン
スアンプのパターンを変更することによりセンスアンプ
のｘ方向のサイズが縮小出来る。また、回路設計におい
て例えばアイ・イー・イー・イー・エス・エス・シー
（IEEE−SSC）1989年10月，第24巻，第５号1170〜1175
頁の“A45−ns16Mbit DRAM Triple−Well Structure"に
見られるように隣接するセルアレイのセンスアンプを一
部共有し合うことにより、センスアンプによる面積の増
大を減らすことが可能である。
また特性面では、センスアンプサイズが、1.6倍にな
ったことによりセンス感度が向上した。
第３図（ａ），（ｂ）は本発明の第２の実施例を示す
模式的平面図及びＢ−Ｂ′線断面図である。
第３図（ａ），（ｂ）に示すように、シールドスタッ
クキャパシタ型DRAMに適用した構成を示し、201は半導
体基板、202は素子領域、203は素子分離酸化膜、204は
ワード線（ゲート電極）、205は容量下部電極、206は容
量プレート、207a,207b,208a,208bはビット線、209はビ
ットコンタクト、210は容量下部電極と拡散層を接続す
るコンタクトである。
本実施例の素子領域の配列は、第１の実施例と同じ構
成を有しているのでメモリセル配列に関する説明は省略
する。
シールドスタックセルでは、ビット線上に容量電極を
形成するため、容量下部電極205と拡散層を接続するコ
ンタクト210は、ワード線204とビット線の間に配置する
必要があるが本実施例では、素子領域は、ビット線に対
して斜めに傾くため、シールドスタックセルにするにあ
たり、素子領域の形状、ワード線、ビット線のパターン
を第１の実施例と変えることなく、容量下部電極と拡散
層を接続するコンタクトの配置が可能であった。
これに対し、第11図（ａ），（ｂ）及び第12図
（ａ），（ｂ）に示した従来例のシールドスタックセル
では、ビット線間に容量下部電極と拡散層を接続するコ
ンタクトを配置するために、第10図（ａ），（ｂ）に示
した従来例と比較し、素子領域、ワード線のパターンを
変更する必要があり、このことによりワード線とビット
コンタクトの間隔が狭くなりビットコンタクトとワード
線の短絡の可能性が生じ、製造プロセスの変更が必要で
あった。
また本実施例では、容量下部電極は、第１の実施例と
異なりビットコンタクトとのマージンを考慮する必要が
ないので面積を大きくすることが可能であり、それによ
りセル容量が向上し、記憶保持特性が向上した。
以上述べたように、本発明をシールドスタックセルに
適用することにより、セルサイズが縮小し設計に余裕が
生じるという二重の利点があった。
〔発明の効果〕
以上説明したように本発明は、複合折り返しビット方
式のセル配列を用い、さらに、セルの素子領域の配列を
ビット線に対して傾けることにより、単にワード線とビ
ット線が交差する部分に要する素子分離酸化膜領域を小
さく出来るので、素子領域サイズ、セルトランジスタサ
イズを変えることなくメモリセルサイズを小さくできる
という効果を有する。
また、素子分離酸化膜領域を小さくする方向をビット
線ピッチを小さくする方向にとることにより、複合折り
返しビット方式のセンスアンプサイズを小さくできると
いう効果を有する。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すレイアウト図、第
２図（ａ），（ｂ）は本発明の第１の実施例を示す模式
的平面図及びＡ−Ａ′線断面図、第３図（ａ），（ｂ）
は本発明の第２の実施例を示す模式的平面図及びＢ−
Ｂ′線断面図、第４図はDRAMの構成を説明するための回
路図、第５図は折り返しビット方式のブロック図、第６
図及び第７図は従来の半導体記憶装置の第１及び第２の
例を示すレイアウト図、第８図（ａ），（ｂ）は従来の
平面キャパシタ型メモリセルを有する半導体記憶装置の
模式的平面図及びＣ−Ｃ′線断面図、第９図（ａ），
（ｂ）は従来のトレンチ型メモリセルを有する半導体記
憶装置の模式的平面図及びＤ−Ｄ′線断面図、第10図
（ａ），（ｂ）は従来のスタック型メモリセルを有する
半導体記憶装置の模式的平面図及びＥ−Ｅ′線断面図、
第11図（ａ），（ｂ）は従来のシールドスタック型メモ
リセルを有する半導体記憶装置の第１の例の模式的平面
図及びＦ−Ｆ′線断面図、第12図（ａ），（ｂ）は従来
のシールドスタック型メモリセルを有する半導体記憶装
置の第２の例の模式的平面図及びＧ−Ｇ′線断面図であ
る。 100a,100b……センスアンプ、101,201……半導体基板、
102,202……素子領域、104,204……ワード線、105,205
……容量下部電極、106,206……容量プレート、207a,20
7b,208a,208b……ビット線、109,209……ビットコンタ
クト、110,210……容量下部電極コンタクト。

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上であって素子分離域で区画し
    て設けた素子能動領域に１個の選択用MOSトランジスタ
    と１個の情報蓄積用キャパシタとで構成されるメモリセ
    ルを１対にして形成したメモリセル対が配列されるメモ
    リセルアレイにおいて、矩形状の前記素子能動領域をそ
    の長辺方向であるＸ軸上に一定ピッチで複数個配列して
    素子能動領域群を形成し、前記素子能動領域群を素子能
    動領域の短辺方向であるＹ軸方向に複数個配列し、且
    つ、前記Ｘ軸に対して斜めに交差して設け且つ前記メモ
    リセル対に設けた共用のコンタクトに接続したビット線
    を有することを特徴とする半導体記憶装置。
  2. 【請求項２】Ｘ軸上での前記素子能動領域の前記配列の
    繰り返しを、メモリセルアレイに配設するワード線３本
    ごとにすることを特徴とする請求項１記載の半導体記憶
    装置。
  3. 【請求項３】メモリセルアレイに配設するワード線のピ
    ッチをａとし、前記ビット線のピッチをｂとし、前記素
    子能動領域の短辺寸法をｃとし、前記素子分離域の幅を
    ｄとし、前記Ｘ軸とビット線との成す角度をθとする
    と、次式 sinθ＝（ｃ＋ｄ）/4aおよびtanθ＝b/3aが成立するこ
    とを特徴とする請求項１記載の半導体記憶装置。
  4. 【請求項４】一ビット線と接続する前記共用のコンタク
    トの形成ピッチが前記ワード線のピッチの４倍であるこ
    とを特徴とする請求項２記載の半導体記憶装置。
  5. 【請求項５】前記Ｘ軸上で隣接する素子能動領域間の前
    記素子分離域上には１本のワード線のみを配設すること
    を特徴とする請求項１または請求項２記載の半導体記憶
    装置。
  6. 【請求項６】前記素子能動領域群をＹ軸方向に配列する
    ピッチがビット線の配列ピッチより大きくなっているこ
    とを特徴とする請求項１から請求項５のうち１つの請求
    項に記載の半導体記憶装置。
  7. 【請求項７】順次平行に配列された第1,第2,第3,第４の
    ビット線の第１及び第３のビット線に接続して設けた第
    １のセンスアンプと、第２及び第４のビット線に接続し
    て設けた第２のセンスアンプとを備えていることを特徴
    とする請求項１から請求項６のうち１つの請求項に記載
    の半導体記憶装置。
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