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TWI447742B - 記憶體佈局結構及記憶體結構 - Google Patents

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TWI447742B
TWI447742B TW099123514A TW99123514A TWI447742B TW I447742 B TWI447742 B TW I447742B TW 099123514 A TW099123514 A TW 099123514A TW 99123514 A TW99123514 A TW 99123514A TW I447742 B TWI447742 B TW I447742B
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Chung Lin Huang
Hsien Wen Liu
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Description

記憶體佈局結構及記憶體結構
本發明有關一種半導體記憶裝置，特別是有關一種半導體記憶體陣列的佈局結構及記憶體結構。
記憶單元的佈局不斷縮小以符合高積集度、高效能和低耗電之潮流。一種習知的動態隨機存取記憶體(DRAM)佈局，字元線與位元線垂直，同一主動區(active area)上有二條字元線(word line)通過，形成二記憶胞，一位元線接觸插塞(bit line contact plug)位於此二記憶胞間，與一條位元線(bit line)電連接，而由此位元線處理此二個記憶胞。相鄰二列的主動區是彼此錯開的排列。如此可獲得的重複單元面積為8F2 ，F為特徵尺寸(feature size)。
雖然已有種種的記憶體佈局，但是對於新穎的記憶體佈局結構及記憶體結構以獲得高積集度的排列，仍不斷的有需求。
本發明之一目的是提供一種記憶體佈局結構及記憶體結構，其具有更小的單元尺寸。
於一方面，依據本發明之記憶體佈局結構包括一主動區陣列，位於一基底，主動區陣列包括複數個主動區，其以複數個主動區行及複數個主動區列的排列方式排列而成，其中此等主動區各具有一長邊方向，及主動區的長邊方向與主動區列的列長方向呈一非零及非90度的夾角。複數個凹入式閘極結構分別設置於此等主動區的中間部，於各中間部的二側的主動區中，分別設置有一第一擴散區及一第二擴散區。複數個字元線，其分別設置於等主動區行的上方，其中各字元線與下方的各主動區行的閘極結構電連接。複數個位元線，分別設置於主動區列上方，並與字元線交錯，其中各位元線與各主動區列的第一擴散區電連接。複數個電容結構，分別設置於第二擴散區的上方，並與下方之第二擴散區經由一自對準節點接觸插塞(self-aligned node contact plug)電連接。自對準節點接觸插塞位於二相鄰之字元線與二相鄰之位元線之間，各自對準節點接觸插塞僅部分位於第二擴散區的僅一部分正上方。
於另一方面，依據本發明之記憶體佈局結構包括類似上述之結構，但複數個字元線是分別設置於主動區陣列的上方，其中各字元線的線長方向與各主動區的長邊方向垂直，而與其下方的主動區的凹入式閘極結構電連接，其中主動區分別位於不相同的主動區行中。亦包括自對準節點接觸插塞位於二相鄰之該等字元線與二相鄰之該等位元線之間，但不侷限於僅部分位於第二擴散區的僅一部分正上方。
於又另一方面，依據本發明之記憶體結構包括一主動區，位於一基底中；一絕緣結構，設於基底中並圍繞主動區；一凹入式閘極結構，設於主動區的基底的一凹槽中；一閘極介電層，設於凹槽的槽底與槽壁上；一閘極材料層，設於凹入式閘極結構上；一第一擴散區及一第二擴散區，分別設於凹入式閘極結構二側的主動區的基底中；一位元線接觸插塞，設於第一擴散區上；一節點接觸插塞(node contact plug)，設於第二擴散區上，並沿第二擴散區的基底邊緣側壁往下延伸至絕緣結構中；及一電容結構，設於節點接觸插塞上。
依據本發明之記憶體佈局結構的重複單元的面積可小至6F2 或是4F2 。其主動區的長邊方向與主動區排列的列長方向呈現一非零及非90度的夾角，位元線與字元線互相交錯，使節點接觸插塞位於兩兩位元線與兩兩字元線之間，如此可藉由自對準製程製得節點接觸插塞。於另一方面，可藉由使接觸插塞進一步沿著主動區的源/汲極基底邊緣側壁往下延伸，以增加接觸面積，維持記憶體的良好效能。
第1圖顯示依據本發明之一具體實施例之記憶體佈局結構示意圖。記憶體佈局結構10包括一主動區陣列，位於一基底12。主動區陣列包括複數個主動區14，其以複數個主動區行14a及複數個主動區列14b的排列方式各以一定的節距排列而成。此等主動區14各具有一長邊方向。主動區14的長邊方向與主動區列14b的列長方向呈一非零及非90度的夾角。複數個凹入式閘極結構分別設置於此等主動區14的中間部14c。於中間部的二側的主動區中，分別設置有一第一擴散區14d及一第二擴散區14e。複數個字元線18，分別設置於主動區行14a的上方，各字元線18與下方的各主動區行14a的閘極結構電連接。複數個位元線20，分別設置於此等主動區列14b上方，並與字元線18交錯。各位元線20與其下方的主動區列14b的第一擴散區14d電連接。字元線可在位元線下方或是上方。第二擴散區14e的上方設置有一電容結構22，並與其下方之各第二擴散區14e經由一自對準節點接觸插塞24電連接。自對準節點接觸插塞24位於二相鄰之字元線18與二相鄰之位元線20之間，可藉由自對準製程製得，各自對準節點接觸插塞24僅有一部分是位於各第二擴散區14e的一部分的正上方。如圖中所示，自對準節點接觸插塞24的截面是方形，但是與第二擴散區14e上表面接觸面的形狀大致為三角形，其他的部分可使進一步往下延伸而與基底12側壁接觸。
由第1圖的記憶體佈局單元81來看，可使主動區14的長為0.75F×3，寬為0.75F，其與相鄰的主動區的長邊或寬邊的間隔為0.75F，得到面積為6F2 。
如第1圖所示之記憶體佈局結構10，各位元線20經由一位元線接觸插塞26以與第一擴散區14d電連接。如此，一個位元線接觸插塞僅用以控制一個記憶胞。注意到位元線接觸插塞26僅部分位於第一擴散區14d的一部分的正上方。如圖中所示，接觸插塞26的截面是方形，但是與第一擴散區14d上表面接觸面的形狀大致為三角形。
字元線可為直線形狀或彎曲偏移的形狀。於另一實施例中，如第2圖所示之記憶體佈局結構30，其位元線32與主動區列的第一擴散區14d是經由一位元線接觸插塞34電連接，此位元線接觸插塞34是接觸整個第一擴散區14d。各字元線36在行經位元線接觸插塞34的位置是偏移的，以繞過位元線接觸插塞34。
第3圖顯示依據本發明之另一具體實施例之記憶體佈局結構示意圖。記憶體佈局結構40與第1圖顯示的記憶體佈局結構10類似，但是其字元線42，是分別設置於主動區陣列的上方，單一條字元線42即跨越過複數個主動區行14a，也跨越過複數個主動區列14b。詳言之，字元線42的線長方向與主動區14的長邊方向垂直，而與字元線42電連接的這些閘極結構所在的主動區14，是位於不相同的主動區行14a中。字元線42與位元線20交錯。電容結構44設置於第二擴散區14e的上方。電容結構44經由一自對準節點接觸插塞46與下方的第二擴散區14e電連接。自對準節點接觸插塞46是位於二相鄰之字元線42與二相鄰之位元線20之間。
於另一種情形，如第4圖所示之記憶體佈局結構50。其位元線52與主動區列的第一擴散區14d是經由一位元線接觸插塞54電連接，此位元線接觸插塞54是接觸整個第一擴散區14d。
第5圖顯示依據本發明之一具體實施例之記憶體結構之剖面示意圖。記憶體結構60包括一主動區14，位於一基底12中。絕緣結構62設於基底12中並圍繞主動區14。凹入式閘極結構64，設於主動區14的基底12的一凹槽66中。一閘極介電層68設於凹槽66的槽底與槽壁上。因此於凹槽66的基底12面上，形成凹入式通道69。一閘極材料層70設於凹入式閘極結構64上。閘極材料層70二側壁可有側壁子71形成。一第一擴散區72及一第二擴散區74分別設於凹入式閘極結構64二側的主動區14的基底12中。一位元線接觸插塞76設於第一擴散區72上。一節點接觸插塞78設於第二擴散區74上，並沿第二擴散區74的基底12邊緣側壁80往下延伸至絕緣結構62中。一電容結構82設於節點接觸插塞78上方。如第5圖所示，位元線接觸插塞76整個位於第一擴散區72上方。
於另一實施例中，如第6圖所示之記憶體結構90，位元線接觸插塞76有一部分位於第一擴散區72上方，及有一部分沿第一擴散區72的基底12邊緣側壁往下延伸至絕緣結構62中。
由於本發明的電晶體是溝渠式通道的結構，擴散區可在基底中具有相當的深度。往下延伸的節點接觸插塞或位元線接觸插塞可利用絕緣結構(例如淺溝結構)的側壁，即，擴散區基底的側壁，與擴散區進行側壁接觸，而仍可有足夠的接觸面積，以獲得良好的接觸結果。延伸的深度可依所需而定。絕緣結構的深度也可因配合延伸的深度而增加。延伸越深，節點接觸插塞或位元線接觸插塞與擴散區二者的接觸面積可越大。
如第7圖所示，於凹入式閘極結構中，可進一步於頸部設置一較厚的頸襯介電層84，即，其位於凹入式閘極結構64之上部側壁與基底12之間。頸襯介電層84可包括例如氧化物。如此，例如第8圖所示，於如本發明的記憶體佈局結構10中，頸襯介電層84可良好隔離各具電性的元件，例如將凹入式閘極結構與位元線接觸插塞26隔離，或將凹入式閘極結構與自對準節點接觸插塞24隔離。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、30、40、50．．．記憶體佈局結構
12．．．基底
14．．．主動區
14a．．．主動區行
14b．．．主動區列
14c．．．中間部
14d、72．．．第一擴散區
14e、74．．．第二擴散區
64．．．凹入式閘極結構
18、36、42．．．字元線
20、32、52．．．位元線
22、44、82．．．電容結構
24、46、78．．．自對準節點接觸插塞
26、34、54、76．．．位元線接觸插塞
60、90．．．記憶體結構
62．．．絕緣結構
66．．．凹槽
68．．．閘極介電層
69．．．凹入式通道
70．．．閘極材料層
71．．．側壁子
80．．．側壁
81．．．記憶體佈局單元
84．．．頸襯介電層
第1至4圖顯示依據本發明之若干具體實施例之記憶體佈局結構示意圖。
第5至6圖顯示依據本發明之若干具體實施例之記憶體結構之剖面示意圖。
第7圖顯示依據本發明之記憶體結構中一凹入式閘極結構之具體實施例。
第8圖顯示一依據本發明之一具體實施例之記憶體佈局結構之局部示意圖。
12．．．基底
14．．．主動區
60．．．記憶體結構
62．．．絕緣結構
64．．．凹入式閘極結構
66．．．凹槽
68．．．閘極介電層
69．．．凹入式通道
70．．．閘極材料層
71．．．側壁子
72．．．第一擴散區
74．．．第二擴散區
76．．．位元線接觸插塞
78．．．節點接觸插塞
80．．．側壁
82．．．電容結構

Claims (8)

  1. 一種記憶體佈局結構，包括：一主動區陣列，位於一基底，該主動區陣列包括複數個主動區，其以複數個主動區行及複數個主動區列的排列方式排列而成，其中該等主動區各具有一長邊方向，及各該主動區的長邊方向與各該主動區列的列長方向呈一非零及非90度的夾角；複數個凹入式閘極結構分別設置於該等主動區的中間部，於各該中間部的二側的主動區中，分別設置有一第一擴散區及一第二擴散區，其中各該主動區內僅設置有該些凹入式閘極結構的其中之一；複數個字元線，其分別設置於該等主動區行的上方，其中各該字元線與下方的各該主動區行的該等閘極結構電連接；複數個位元線，分別設置於該等主動區列上方，並與該等字元線交錯，其中各該位元線與各該等主動區列的該等第一擴散區電連接；及複數個電容結構，分別設置於該等第二擴散區的上方，並與下方之各該第二擴散區經由一自對準節點接觸插塞電連接，該自對準節點接觸插塞位於二相鄰之該等字元線與二相鄰之該等位元線之間，各該自對準節點接觸插塞僅部分位於各該第二擴散區的僅一部分正上方。
  2. 如請求項1所述之記憶體佈局結構，其中，各該位元線與各該等 主動區列的該等第一擴散區是各經由一位元線接觸插塞電連接，各該位元線接觸插塞僅部分位於各該第一擴散區的僅一部分正上方。
  3. 如請求項1所述之記憶體佈局結構，其中，各該位元線與各該等主動區列的該等第一擴散區是各經由一位元線接觸插塞電連接，各該位元線接觸插塞接觸整個各該第一擴散區；及各該字元線在行經該等位元線接觸插塞的位置偏移，以繞過該等位元線接觸插塞。
  4. 一種記憶體佈局結構，包括：一主動區陣列，位於一基底，該主動區陣列包括複數個主動區，其以複數個主動區行及複數個主動區列的排列方式排列而成，其中該等主動區各具有一長邊方向，及各該主動區的長邊方向與各該主動區列的列長方向呈一非零及非90度的夾角；複數個凹入式閘極結構分別設置於該等主動區的中間部，於各該中間部的二側的主動區中，分別設置有一第一擴散區及一第二擴散區；複數個字元線，其分別設置於該主動區陣列的上方，其中各該字元線的線長方向與各該主動區的長邊方向垂直，而與其下方的該等主動區的凹入式閘極結構電連接，其中該等主動區分別位於不相同的該等主動區行中；複數個位元線，分別設置於該等主動區列上方，並與該等字元線交錯，其中各該位元線與各該等主動區列的該等第一擴散區電連接，其中，各該位元線與各該等主動區列的該等第一擴散區是 各經由一位元線接觸插塞電連接，各該位元線接觸插塞接觸整個各該第一擴散區；及複數個電容結構，分別設置於該等第二擴散區的上方，並與下方之各該第二擴散區經由一自對準節點接觸插塞電連接，該自對準節點接觸插塞位於二相鄰之該等字元線與二相鄰之該等位元線之間。
  5. 一種記憶體結構，包括：一主動區，位於一基底中；一絕緣結構，設於該基底中並圍繞該主動區；一凹入式閘極結構，設於該主動區的該基底的一凹槽中；一閘極介電層，設於該凹槽的槽底與槽壁上；一閘極材料層，設於該凹入式閘極結構上；一第一擴散區及一第二擴散區，分別設於該凹入式閘極結構二側的該主動區的該基底中；一位元線接觸插塞，設於該第一擴散區上；一節點接觸插塞，設於該第二擴散區上，並沿該第二擴散區的該基底邊緣側壁往下延伸至該絕緣結構中；及一電容結構，設於該節點接觸插塞上。
  6. 如請求項5所述之記憶體結構，其中，該位元線接觸插塞整個位於該第一擴散區上方。
  7. 如請求項5所述之記憶體結構，其中，該位元線接觸插塞部分位於該第一擴散區上方，及部分沿該第一擴散區的該基底邊緣側壁往下延伸至該絕緣結構中。
  8. 如請求項5所述之記憶體結構，其中該凹入式閘極結構進一步包括一頸襯介電層，其位於該凹入式閘極結構之上部與該基底之間。
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