KR100191791B1 - 반도체 메모리 장치를 위한 메모리 셀 레이아웃구조 - Google Patents

Abstract

복수개의 메모리 셀(MC)이 반도체 기판(30)의 주표면에 제1방향으로 동거리 간격으로 분리되어 배열되어서 제1메모리 셀 그룹(61)을 형성하고, 제2메모리 셀 그룹(62)은 제1메모리 셀 그룹(61)에 인접하여 배열된다.

제2메모리 셀 그룹(62)에서, 복수개의 메모리 셀(MC)은 제1메모리 셀 그룹(61)과 같은 거리로 간격을 두고 배열되며, 제2메모리 셀 그룹(62)의 각 메모리 셀의 상기 중심 위치는 제1메모리 셀 그룹(61)의 각 메모리 셀의 중심 위치에 대해 1/6 만큼씩 이동되어 배치된다.

비트라인 쌍(31a-32a)과 워드라인(41-46)은 단일 층에 형성되고 저장 노드 접점(52a, 52b)을 위회한다.

Description

반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조

제1도는 폴디드 비트선과 주변회로에 접속된 종래의 메모리 셀을 나타낸 개략도.

제2도는 제1도에 나타난 종래의 DRAM의 메모리 셀의 레이아웃을 나타낸 도면.

제3도는 종래의 메모리 셀의 레이아웃의 다른 예를 나타낸 평면도.

제4도는 본 발명의 실시예 1의 평면도.

제5도는 제4도의 비트선과 워드선만을 나타낸 평면도.

제6도는 제4도에 나타난 메모리 셀의 커패시터와, 저장접점과 비트선의 접점들만을 나타낸 평면도.

제7도는 제1메모리 셀 그룹의 각 메모리 셀의 중심위치가 제2메모리 셀 그룹의 각 메모리 셀의 중심위치로부터 1/3 피치만큼 어긋난 예를 나타낸 도면.

제8도는 제1메모리 셀 그룹의 메모리 셀이 제2메모리 셀 그룹으로부터 1/4 피치만큼 어긋난 예를 나타낸 도면.

제9도는 제1메모리 셀 그룹이 제2메모리 셀 그룹으로부터 1/5 피치만큼 어긋난 예를 나타낸 도면.

제10도는 제1메모리 셀 그룹이 제2메모리 셀 그룹으로부터 1/6 피치만큼 어긋난 예를 나타낸 도면.

제11도는 제1메모리 셀 그룹이 제2메모리 셀 그룹으로부터 1/7 피치만큼 어긋난 예를 나타낸 도면.

제12도는 제1메모리 셀 그룹이 제2메모리 셀 그룹으로부터 1/8 피치만큼 어긋난 예를 나타낸 도면.

제13도는 제4도의 선 A-A에 따라 취해진 단면.

제14도는 본 발명의 실시예 1의 동작의 이해를 돕기 위한 예시도.

제15도는 폴디드 비트선과 센스 증폭기 사이의 접속을 나타낸 도면.

제16도는 본 발명의 실시예 1에서 메모리 셀이 점유한 면적을 나타낸 도면.

제17도는 복수개의 평행사변형을 결합하여 얻어지는 모양의 메모리 셀 영역을 나타낸 도면.

제18도는 본 발명의 실시예 2에 따른 메모리 셀의 배열을 나타낸 도면.

본 발명은 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조에 관한 것이다. 더 구체적으로는, 본 발명은 DRAM(Dynamic Random Access Memory)에서 인접 메모리 셀 사이의 영역을 격리하는 소자가 최소화될 수 있는 메모리 셀의 고밀도 레이아웃을 가능하게 하는 레이아웃 구조에 관한 것이다.

DRAM에서, 일반적으로, 하나의 메모리 셀은 하나의 커패시터와 하나의 스위칭 트랜지스터로 구성되며, 커패시터에 저장된 전하량은 '0' 또는 '1'에 관계되고, 따라서, 정보가 기록된다. 정보가 읽혀질 때에는, 읽혀질 메모리 셀이 접속된 비트선과 더미(dummy) 셀이 접속된 다른 비트선 사이의 전위차가 센스 증폭기에 의해서 차동적으로 증폭된다. 그러나, 커패시터에 접속된 비트선에 나타나는 전위에서 미소한 변화가 검출되어야 하므로, 비트선에 대한 외부 잡음의 영향이 최소화되어야 한다.

비트선에 대한 외부 잡음을 제거하는 방법으로서, 다음과 같은 방법이 가장 효과적이고 보편적이라고 믿어진다. 즉, 서로 평행하고 인접하게 배열된 복수개의 비트선과 상기 비트선의 일단에 설치된 센스 증폭기를 포함하는 소위, 폴디드 비트선(folded bit line)이 사용되어, 잡음의 대부분을 동위상 모드로 설정함으로써 잡음들은 서로 상쇄된다.

제1도는 그러한 폴디드 비트선에 접속된 메모리 셀과 주변회로를 나타내는 개략도이다. 제1도를 참조로 하여, 비트선 쌍(1a, 1b)은 워드선(21~24)에 직교(orthogonal) 배열되고, 메모리 셀(MC1)은 비트선(1a)과 워드선(21)의 교차점에 접속되고, 메모리 셀(MC2)은 비트선(1b)과 워드선(22)의 교차점에 접속되고, 메모리 셀(MC3)은 비트선(1a)과 워드선(23)의 교차점에 접속되고, 메모리 셀(MC4)은 비트선(1b)과 워드선(24)의 교차점에 접속된다. 메모리 셀(MC1~MC4)의 각각은 하나의 MOS 트랜지스터와 하나의 커패시터로 구성된다. 비트선 쌍(1a, 1b)은 비트선 등화/프리차징(equalizing and precharging) 회로(3)와, 센스 증폭기(4)와 전송 게이트(51, 52)에 접속된다. 비트선 등화/프리차징 회로(3)는 비트선(1a, 1b)의 전위를 프리차징 시키고, 센스 증폭기(4)는 메모리 셀(MC1~MC4) 중의 어느 하나로부터 비트선 쌍(1a, 1b) 위로 읽혀진 전위차를 증폭하고, 그 정보는 전송 게이트(51, 52)를 통하여 I/O 라인 쌍(6)으로 출력된다.

제2도는 제1도에 나타난 종래의 DRAM의 메모리 셀 레이아웃을 나타낸다. 제2도를 참조로 하여, 워드선(21, 22, …)이 폴디드 비트선 쌍(1a, 1b)에 대하여 직각으로 설치되고, 메모리 셀(MC1, MC3)은 비트선(1a)을 따라 배열되고, 메모리 셀(MC2, MC4)은 비트선(1b)을 따라 배열된다. 메모리 셀(MC3)의 MOS 트랜지스터는 비트선 접점(7)에서 비트선(1a)에 접속된다. 커패시터(8a, 8b)는 접점을 저장하기 위하여 메모리 셀(MC3)의 상층에 설치된다. 그러한 메모리 셀 레이아웃에서, 메모리 셀(MC1, MC3)은 비트선(1a)을 따라 소정의 거리만큼의 간격으로 배열되고, 메모리 셀(MC2, MC4)은 메모리 셀(MC1, MC3)의 중심 사이의 거리의 1/2만큼 메모리 셀(MC1, MC3)로부터 이동하여 비트선(1b)을 따라 배열된다. 그러나, 인접한 2개의 메모리 셀 사이의 소자격리영역이 상당히 켜서 결과적으로 낭비영역(9)이 되고, 이것은 집적도를 저하시키게 한다.

비트선 쌍을 형성하는 데에 또 다른 단점이 있다. 즉, 메모리 셀의 크기가 최소화되면서 인접 메모리 셀 사이에 남는 낭비영역 없이 메모리 셀이 레이아웃됨과 동시에 폴디드 비트선을 설치하는 것은 어려운 일이다. 상술한 문제를 해결하기 위하여, 다음과 같은 레아아웃을 갖는 반도체 장치가 제안되었다.

제3도는 일본 특개평 5-41500호에 공개된 반도체 메모리 장치의 평면도이다. 제3도에 나타난 예에서, 한 쌍의 인접한 비트선(1a, 1b)은 2개의 전기적으로 절연된 층에서 따라 따로 배열되어, 종래의 단층의 비트선 구조로 실현될 수 없었던 폴디드 비트선 구조의 형성을 가능하게 한다. 따라서, 인접한 메모리 셀 사이의 소자격리영역은 최소화될 수 있고, 제2도에 나타난 바와 같은 낭비영역 없이 고집적화 메모리 셀을 얻을 수 있다.

그러나, 제3도에 나타난 바와 같은 레이아웃이 채택될 경우, 비트선 형성시에, 비트선이 전기적으로 절연된 분리층으로 형성되므로, 그 제작공정의 수는 단 한층으로 비트선을 형성하는 경우에 비하여 2배가 될 것이다. 달리 말하면, 그 제작공정은 복잡해질 것이다. 또한, 비트선이 상호 전기적으로 절연된 2개의 분리층에 형성되므로, 접촉구멍(contact holes)의 형성이 하나의 층에 형성된 비트선에 비하여 더 어렵게 된다.

더욱이, 개입된 층간 절연막으로 비트선이 서로 부분적으로 중첩된 부분에서, 비트선 커패시턴스는 증가되어 회로동작을 지연시키는 원인이 된다.

[발명의 개요]

그러므로, 본 발명의 목적은 메모리 셀 영역에서 낭비영역을 남기지 않고서, 그 메모리 셀의 설계규모(dimension)를 최소화하면서 비트선이 단일층으로 형성될 수 있는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조를 제공하는 것이다.

간단히 말해서, 본 발명에서는, 복수개의 메모리 셀은 반도체 기판의 주표면 상에서 한 방향을 따라 등거리로 배열됨으로 인하여, 제1메모리 셀 그룹을 형성하되, 복수개의 메모리 셀이 제1메모리 셀 그룹에 인접하도록 배열되고 제1메모리 셀 그룹 내에서 등거리의 간격을 두도록 하고, 제2메모리 셀 그룹을 형성하되, 제2메모리 셀 그룹의 각각의 메모리 셀의 중심위치가 제1메모리 셀 그룹의 각각의 메모리 셀의 중심위치에 대하여 각각의 메모리 셀의 측면 길이의 1/6만큼(1/6 피치) 어긋나도록 한다.

그러므로, 본 발명에 따르면, 그 메모리 셀의 설계규모를 최소화하면서, 비트선은 메모리 셀 영역 내에서 어떠한 낭비영역도 남기지 않고 단일층에 형성될 수 있다. 따라서, 선행기술에서 2개의 층에 형성되어 있는 비트선은 절반의 제조공정수로도 형성될 수 있고, 그 제조공정도 단순화될 수 있으며, 제조비용도 절감될 수 있다.

바람직한 실시예에서, 각각 제1메모리 셀 그룹과 제2메모리 셀 그룹을 포함하는 복수개의 메모리 어레이 단위가 결합되어, 소정의 사각형 모양을 형성한다. 그러므로, 메모리 셀 영역에서 낭비영역이 줄어들 수 있으므로 칩의 크기도 줄어들 수 있다.

더 나아가, 바람직한 실시예에서, 메모리 셀은 하나의 스위칭 트랜지스터와 하나의 커패시터 및 그 스위칭 트랜지스터의 제1전극을 그 커패시터에 접속하기 위한 저장노드접점을 포함하고, 스위칭 트랜지스터의 제2전극에 접속될 비트선은 반도체 기판의 주표면 위에 형성되고, 그 비트선은 저장노드접점을 통하여 설치된다. 그러므로, 그 비트선 모두가 단일층 안에 형성될 수 있다.

또한, 더 바람직한 실시예에서, 비트선이 폴디드 비트선 구조로 설치됨에 따라 잡음이 동위상 모드로 설정되므로, 그 비트선 상의 잡음 등의 영향이 상쇄될 수 있다.

더 바람직한 실시예에서, 반도체 기판 상의 스위칭 트랜지스터의 입력전극에 접속되는 워드선이 설치되고, 그 워드선은 그 비트선을 교차하고 저장노드접점을 우회하도록 제공된다. 워드선은 한 비트선을 교차할 때마다 구부러지거나, 복수개의 비트선을 교차할 때마다 구부러진다.

더 바람직한 실시예에서, 커패시터는 그 스위칭 트랜지스터 및 그 비트선용 층보다 더 상층에 형성되며, 그 커패시터는 고유전성이나 강유전성 절연막을 포함한다. 그러므로, 이 실시예에서, 그 커패시터의 전극이 차지하는 면적은 최소화될 수 있어서, 충분한 커패시턴스를 보증한다.

본 발명의 목적과 다른 목적, 양상, 국면 및 장점은 첨부된 도면과 함께 취해지는 본 발명의 이하의 상세한 설명으로부터 더욱 더 명백하게 될 것이다.

제4도를 참조하면, 복수개의 메모리 셀(MC)이 반도체 기판(30)의 주표면 위에 한 방향을 따라 등거리 간격으로 배열되어 제1메모리 셀 그룹(61)을 형성한다. 제2메모리 셀 그룹(62)은 제1메모리 셀 그룹(61)에 인접하여 배열된다. 제2메모리 셀 그룹(62)은 제1메모리 셀 그룹(61)에서와 같은 간격으로 배열된 복수개의 메모리 셀(MC)을 포함하고, 제2메모리 셀 그룹(62) 안에 포함된 각 메모리 셀의 중심위치는 제1메모리 셀 그룹(61) 내의 메모리 셀의 중심위치로부터 1/6 피치만큼 씩 어긋나 있다.

제5도에 나타난 바와 같이, 비트선 쌍(31a~32a)은 인접 비트선 사이의 최소 설계규모보다 큰 충분한 공간이 있는 단일층 내에 형성된다. 워드선(41~46)은 각 워드선이 하나의 비트선을 교차할 때마다 구부러지도록 형성된다. 또한, 제6도에 나타난 바와 같이, 각 커패시터(53a, 53b)를 구성하는 한 벌의 전극, 즉, 저장노드와 셀 플레이트(cell plate)는 비트선의 상층과 저장노드접점(52a, 52b)의 바로 위에 형성된다.

제1메모리 셀 그룹(61)의 각 메모리 셀(MC)의 중심위치를 제4도에 나타난 제1메모리 셀 그룹(61)의 각 메모리 셀(MC)에 대하여 1/6 피치만큼 어긋나게 함으로써 얻어지는 효과에 대하여 설명할 것이다.

제7~12도는, 제2메모리 셀 그룹(62)의 각 메모리 셀의 중심위치가 제1메모리 셀 그룹(61)의 중심위치로부터 각각 1/3 피치, 1/4 피치, 1/5 피치, 1/6 피치, 1/7 피치 및 1/8 피치만큼씩 어긋난 배열의 에를 나타낸 것이다. 상기 각각의 도면의 오른쪽 부분은 메모리 셀 및 워드선의 배열을 나타내고, 상기 각각의 도면의 왼쪽 부분은 메모리 셀 영역에 의해 형성된 평행사변형을 나타낸다.

제10도를 참조로 하여, 메모리 셀(MC)이 1/6 피치만큼 어긋나게 배열될 경우, 워드선(41, 42, …)은 약간 구불구불한 길을 통하여, 상층 쪽으로부터 상기 하층쪽으로 거의 수직하게 형성된다. 메모리 셀(MC)이 제7도에 나타난 바와 같이 1/3 피치만큼씩 어긋나게 배열될 때는, 워드선(41, 42, …)은 그들이 상층 쪽으로부터 하층 쪽으로 확장됨에 따라 왼쪽으로 경사지게 배열된다. 메모리 셀(MC)이 제8도에 나타난 바와 같이 1/4 피치만큼 어긋날 때 및 제9도에 나타난 바와 같이 1/5 피치만큼 어긋날 때, 워드선(41, 42, …)의 왼쪽에 대한 기울기는 상층 쪽에서 하층 쪽으로 확장됨에 따라 더 작아지게 된다.

반대로, 제12도를 참조하면, 메모리 셀(MC)이 1/8 피치만큼 어긋날 경우, 워드선(41, 42, …)은 상층으로부터 하층 쪽으로 확장됨에 따라 오른쪽으로 기울어진다. 메모리 셀(MC)이 제11도에 나타난 바와 같이 1/7 피치만큼 어긋나게 배열될 때, 오른쪽으로 향한 워드선(41, 42)의 기울기는 상층으로부터 하층 쪽으로 확장됨에 따라 작아지게 된다. 만일, 워드선(41, 42, …)이 상층으로부터 하층 쪽으로 확장됨에 따라 오른쪽 또는 왼쪽으로 기울어진다면, 워드선(41, 42, …)을 형성하기 위한 패턴은 그 기울기에 대응하여 더 길어지게 되고, 기판 상의 패턴에 의한 점유율이 더 높아지게 되어 고집적화를 방해하게 된다. 이 관점에서, 본 발명의 실시예 1에 따르면, 제10도에 나타난 바와 같이, 상기 메모리 셀(MC)이 1/6 피치만큼 어긋나게 배열됨에 따라, 워드선(41, 42)은 더 짧아지게 될 수 있어서 고집적화를 가능하게 한다.

제13도는 제4도의 선 A-A를 따라 취해진 단면도이다. 제13도를 참조하면, 소자격리영역(61, 61)은 기판(30) 위에 형성되고, 소스/드레인 영역(62a, 62b)은 소자격리영역(61, 61) 사이에 형성되고, 워드선(42, 43)은 소스/드레인 영역(62a, 62b) 사이에 형성되고, 비트선(31a)은 영역(62b) 위에 형성된다. 이들은 층간 절연막(63)으로 피복되며, 커패시터(53)는 저장노드(64) 위의 절연막(65)을 형성하고, 더 나아가 그 위에 셀 플레이트(66)를 형성함으로써 제공된다. 커패시터(53)의 한 전극이 되는 저장노드(64)가 비트선(31a)의 상층에 설치됨에 따라, 커패시터(53)의 전극을 비트선(31a)의 바로 위로 연장하는 것이 가능하게 된다. 고유전성(highly deilectric) 또는 강유전성(ferroelectric) 물질이 절연막(65)용으로 사용될 때, 충분한 용량이 보장될 수 있다. 저장노드(64)와 소스/드레인 영역(62a)이 저장노드접점(52a, 52b)에 의해서 접속된다.

제14도는 본 발명의 실시예 1의 동작의 이해를 돕기 위한 도표이며, 제15도는 폴디드 비트선과 센스 증폭기 사이의 접속을 나타내는 개략도이다. 본 발명의 실시예 1에서 감지하는 방법이 상세하게 설명될 것이다. 간략하게 하기 위하여, 제4도에 나타난 비트선 쌍(31a~31b)은 참조문자(m-2~m+2)로 표시된다. 유사하게, 워드선(41~46)은 참조문자(n-2~n+2)로 표시된다. 본 발명의 실시예 1에서, 5개의 비트선(m-2~m+2)은 폴디드 비트선을 형성하고, 각각의 비트선은, 스위칭 트랜지스터(s-2~s+2)를 통하여 하나의 센스 증폭기(70)와 각각 접속된다. 5개의 비트선(m-2~m+2) 중의 하나는 더미(dummy) 셀에 접속되고, 읽혀져야 할 데이터는 나머지 4개의 비트선에 접속된 메모리 셀에 저장된다. 읽혀져야 할 데이터를 저장하는 메모리 셀에 접속된 메모리 셀에 저장된다. 읽혀져야 할 데이터를 저장하는 메모리 셀에 접속된 그 비트선에 대응하는 스위칭 트랜지스터 및 더미 셀에 접속된 비트선에 대응하는 스위칭 트랜지스터는 턴온되고, 남아있는 3개의 스위칭 트랜지스터는 데이터 읽기에서 턴오프된다. 2개의 비트선 사이의 전위차는 센스 증폭기(70)에 의해서 차동증폭되고 데이터가 읽혀진다.

제14도는, 비트선과 워드선 사이에 교차하는 위치에 대하여, 어는 것이 데이터를 저장하는 메모리 셀이고, 메모리 셀 중의 어느 것이 참조하기 위해 사용된 더미 셀인가를 보여준다. 제14도에서, 참조문자(n-2~n+2)는 상술한 비트선을 나타내고, 참조문자(n-2~n+2)는 상술한 워드선을 나타낸다. 참조문자 D는 데이터를 저장하는 메모리 셀을 표시하고, 반면에 참조문자 R은 참고하기 위해 쓰이는 더미 셀을 표시한다.

예를 들면, 비트선(m)과 워드선(n-2)의 전위레벨이 상승할 때, 비트선(m)과 비트선(m+2)에 대응하는 스위칭 트랜지스터(s, s+2)는 턴온되고, 비트선(m, m+2)의 전위레벨도 마찬가지로 상승되어, 2개의 비트선 사이의 전위차가 차동증폭되므로, 데이터는 읽혀져 나온다. 여기서, 데이터를 저장하는 메모리 셀은 워드선(n-2)과 비트선(m)의 교차점에 위치하고, 참고로 사용되는 더미 셀은 워드선(n-2)과 비트선(m+2)이 교차하는 위치에 접속된다. 제14도로부터 알 수 있는 바와 같이, 데이터는 센스 증폭기(70)와 워드선(n-2)에 접속된 비트선(m-2~m+2) 사이의 교차점에 있는 메모리 셀에 저장되고, 그 데이터가 읽혀질 때, 비트선(m+2)과 워드선(n-2) 사이의 교차점에 위치하는 메모리 셀은 참조용으로 사용된다. 마찬가지로, 워드선(n-1)의 전위레벨이 상승할 때는, 비트선(m) 간의 교차점에 있는 메모리 셀이 참고로 사용되는 더미 셀이다.

제16도는 이 실시예에서 메모리 셀에 의해 점유된 그 면적을 나타내고, 즉, 메모리 셀의 그 형태를 나타낸다. 제4도에 나타난 바와 같은 메모리 셀 배열이 채택될 때, 제16도에 나타난 바와 같이, 전체로서 메모리 셀(11)은 경사진 형태를 가지므로, 메모리 셀 형성영역(12)에 넓은 낭비영역(13)이 존재하게 될 것이다.

그러므로, 제17도에 나타난 바와 같이, 각각 복수개의 메모리 셀을 포함하고 평행사변형 모양을 가지는 메모리 셀 어레이 장치는 메모리 셀 어레이(81)를 형성하도록 결합된다. 이 결합으로, 낭비영역(82)은 줄어들 수 있고, 메모리 셀 영역은 더 확장될 수 있으므로, 용량이 더 큰 반도체 메모리 장치(83)가 얻어질 수 있다.

제18도는 본 발명의 실시예 2에 대응하는 메모리 셀 레이아웃을 나타내는 평면도이다. 제4도에 나타난 실시예에서, 워드선(41~46)은 그 워드선이 하나의 비트선을 교차할 때마다 구부러진다. 이 실시예에서, 워드선(41~47)은 워드선이 복수개의 비트선을 교차할 때마다 구부러지도록 형성된다. 그러므로, 워드선(41~47)은 제4도와 비교될 때, 비트선의 방향에 대하여 더 직각이 되는 워드선의 방향으로 레이아웃되고, 구부러짐의 빈도(frequency)는 줄어든다. 이 실시예에서, 제4도의 실시예와 비하여 덜 빈번하게 구부러지는 워드선(41~47)이 형성되고, 메모리 셀 형태를 위하여, 제4도의 실시예에서와 같은 식으로 제17도에 나타난 바와 같이 복수개의 평행사변형이 결합된다. 그러므로, 그 메모리 영역의 낭비영역은 줄어들 수 있고, 메모리 셀은 더 밀도가 높게 고집적화될 수 있다.

상술한 것과 같이, 본 실시예에 따르면, 반도체 기판(30) 위에 형성된 복수개의 메모리 셀을 포함하는 제1메모리 셀 그룹(61)은 한 방향을 따라 등거리로 간격을 두어 배열되고, 제1메모리 셀 그룹(61)의 메모리 셀(MC)에 인접한 복수개의 메모리 셀을 포함하는 제2메모리 셀 그룹(62)이, 한 방향을 따라 제1메모리 셀 그룹(61)에 관하여, 인접메모리 셀들의 중심위치 사이의 거리의 1/6만큼 어긋나 있는 제2메모리 셀 그룹(62) 내에 각각의 메모리 셀의 중심위치를 가지고 배열된다. 그러므로, 메모리 셀 영역 안에 낭비영역은 남겨지지 않으며, 그 메모리 셀이 최소 치수로 설계될 때조차도 비트선은 단일층에 형성될 수 있다. 그러므로, 선행기술에서 2개의 격리된 층에서 형성된 그 비트선이 절반의 공정수를 통하여 형성될 수 있고, 그 제작공정도 간략화될 수 있으며, 그 제작비용도 절감될 수 있다.

비록, 본 발명이 상세하게 설명되고 예시되었을지라도, 본 발명이 예제와 예시만으로 한정되지 않고, 본 발명의 정신 및 범위는 첨부된 청구항에 의해서만 한정된다는 것이 명백히 이해된다.

Claims (9)

1. 반도체 기판(30)과, 상기 반도체 기판의 주표면 상에서 한 방향을 따라 중심위치끼리 등거리의 간격을 두고 각각 배열된 복수개의 제1메모리 셀을 포함한 제1메모리 셀 그룹(61)과, 상기 제1메모리 셀 그룹에 인접하고, 중심위치끼리 상기 제1메모리 셀 그룹과 같은 거리만큼의 간격을 두고 배열되며, 상기 제1메모리 셀 그룹의 각각의 제1메모리 셀의 중심위치에 대하여 상기 한 방향으로 1/6 피치만큼 어긋난 중심위치를 가지는 복수개의 제2메모리 셀을 포함하는 제2메모리 셀 그룹(62)을 구비하는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
2. 제1항에 있어서, 상기 제1메모리 셀 그룹과 제2메모리 셀 그룹을 각각 포함하는 복수개의 메모리 어레이 장치가 소정의 사각형 모양을 형성하도록 결합되는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
3. 제1항에 있어서, 상기 제1, 2메모리 셀들은, 하나의 스위칭 트랜지스터와, 하나의 커패시터와 상기 스위칭 트랜지스터의 제1전극을 그 커패시터에 접속하는 저장노드접점(52a, 52b)을 구비하고 있으며, 상기 스위칭 트랜지스터의 제2전극에 접속되고 상기 저장노드접점을 우회하는 비트선 쌍(31a~32a)은, 상기 반도체 기판의 상기 주표면에 형성되는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
4. 제3항에 있어서, 상기 비트선 쌍의 각각의 비트선이 폴디드 비트선 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
5. 제3항에 있어서, 하나의 워드선(41~46)이 상기 반도체 기판 위에 형성되어, 상기 비트선을 교차하고 상기 저장노드접점을 우회하여, 상기 스위칭 트랜지스터의 입력전극에 접속되는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
6. 제5항에 있어서, 상기 워드선이 상기 비트선과 교차할 때마다 구부러지도록 형성되는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
7. 제5항에 있어서, 상기 워드선이 여러 개의 비트선과 교차할 때마다 구부러지도록 형성되는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
8. 제3항에 있어서, 상기 커패시터가, 상기 비트선 쌍과 상기 스위칭 트랜지스터보다 상층에 형성되는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.
9. 제3항에 있어서, 상기 커패시터가 고유전성 또는 강유전성의 절연막(65)을 포함하는 것을 특징으로 하는 반도체 메모리 장치를 위한 메모리 셀 레이아웃 구조.