JP5679628B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、設計ルールＦの数値によってサイズが規定される６Ｆ２型メモリセルを含むＤＲＡＭ（Dynamic Random Access Memory）素子等の半導体装置に関し、詳しくは、メモリセル部のキャパシタの下部電極の倒壊、接触を防止するための支持部を有するメモリセル部を含む半導体装置に関する。
半導体装置の微細化の進展に伴い、ＤＲＡＭ素子を構成するメモリセルの面積も縮小している。そのため、メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダー型（円筒型）として、下部電極の側壁をキャパシタとして利用することで表面積を拡大することが可能となる。
メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、シリンダー型のキャパシタの外壁を露出させる製造工程において、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を防止するために、下部電極間に支えとなるサポート膜を配置する技術が提案されている（特許文献１、２）。
特許文献１、２に記載されているように、隣接するキャパシタの下部電極間をサポート膜で縦横に接続することで、下部電極の倒壊を防止することが可能となる。
一方で、ＤＲＡＭ素子の高集積化への要望に応じて、メモリセルを６Ｆ２型と呼ばれるレイアウトに配置することで、メモリセルのサイズを縮小する技術が知られている（特許文献３）。６Ｆ２型のメモリセル構造においては、特許文献３に記載されているように、キャパシタ素子の配置を所定の面積内における最密充填型とすることで、静電容量を増大させることが可能となる。また、６Ｆ２型のメモリセルにおいても、キャパシタ素子の下部電極の倒壊を防止するサポート膜を配置することによって、シリンダー型下部電極の側壁を利用してさらに静電容量を増加させることができる。
しかしながら、最密充填型に配置されたキャパシタ下部電極に対して倒壊防止のサポート膜を配置する場合には、以下に説明するような問題点のあることを本発明者は見出した。
図１６に、特許文献２に記載されているように、隣接するキャパシタの下部電極間を縦（Ｙ）方向および横（Ｘ）方向に延在する直線状のサポート膜で連結保持した場合の平面模式図を示す。１０１はキャパシタの下部電極を配置する位置を示す。６Ｆ２型のメモリセル配置において、１つの下部電極１０１の周りに６つの下部電極１０１が配置されて六角形１０２を形成している。各下部電極１０１の間は、Ｘ方向に直線状に延在するサポート膜１０３と、Ｙ方向に直線状に延在するサポート膜１０４によって保持されている。このようなサポート膜のパターンを形成するには、サポート膜として窒化シリコン（Ｓｉ３Ｎ４）を堆積した後に、サポート膜１０３、１０４を形成する場所以外に開口１０５を設けたフォトマスクを用いて窒化シリコンのパターニングを行えばよい。ここで図１６のようなサポート膜の配置とした場合には、開口１０５のサイズが小さくなるため、次のような問題点があった。
まず第１に、キャパシタの下部電極の側壁を露出させる湿式エッチングの工程において、サポート膜より下の層間絶縁膜への薬液（フッ酸）の浸透速度が遅くなってしまう。このために、サポート膜自体が薬液にさらされる時間が長くなる。フッ酸を用いた湿式エッチングではサポート膜材料である窒化シリコンのエッチングも徐々に進行するために、薬液にさらされる時間が長くなることで、サポート膜がダメージを受け、下部電極の保持機能が失われてしまうと言う問題があった。
第２の問題点として、設計ルールが７０ｎｍ以下の世代の微細化された素子においては、最先端の露光装置を用いても微細なサイズの開口１０５のパターンを精度よく形成することが困難であった。
特開２００３−２９７９５２号公報
特開２００３−１４２６０５号公報
特開２００７−２８７７９４号公報
そこで次に本発明者は、特許文献１に記載されている、縦又は横の一方向のみに直線状に延在するサポート膜を６Ｆ２型メモリセルに適合できるように変形を加えて評価を行った。図１７に、評価に使用したサポート膜の配置の平面模式図を示す。下部電極１０１は、六角形１０２を形成するように配置されている。１１０はサポート膜で、Ｘ方向に直線状に延在するように配置されている。隣接するサポート膜１１０の間は、サポート膜と同程度の幅の直線状の開口パターンとなっている。
図１７のサポート膜の配置においては、サポート膜に設ける開口部分の面積が十分に大きいので、図１６の配置で説明した第１および第２の問題は、共に解消することができた。しかしながら、図１７の配置方法でアスペクト比の大きな下部電極を多数配置しようとすると、両端で固定されたサポート膜のＸ方向における長さが長くなることに伴い、サポート膜の図面Ｙ方向への湾曲（位置のシフト）や、サポート膜自体への部分的なクラック１１１の発生という新たな問題が生じた。このため下部電極の倒壊を防止することができなかった。
以上の問題点に対して、本発明では、十分な保持強度を備えることでキャパシタ下部電極の倒壊を防止し、製造が容易なサポート膜を備えた半導体装置を提供する。
本発明の一態様によれば、設計ルールＦの数値によってサイズが規定される６Ｆ２型のメモリセルを備えた半導体装置であって、
前記メモリセルに含まれるキャパシタの下部電極がサポート膜で保持されており、
該サポート膜は第１の方向に直線状に延在する第１のサポートパターンと、前記第１の方向と直交する第２の方向に直線状に延在する第２のサポートパターンとの組合せのパターンで形成され、
前記第１及び第２のサポートパターンの間隔は共に１．５Ｆ以上であり、
前記第１又は第２のサポートパターンのいずれか一方の間隔は、前記第１又は第２のサポートパターンの他方の間隔よりも大きくなるように配置されている半導体装置が提供される。
前記メモリセルに含まれるキャパシタの下部電極がサポート膜で保持されており、
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前記第１又は第２のサポートパターンのいずれか一方の間隔は、前記第１又は第２のサポートパターンの他方の間隔よりも大きくなるように配置されている半導体装置が提供される。
より具体的には、第１又は第２のサポートパターンのいずれか一方は、幅が３Ｆ〜６Ｆの範囲で、間隔が６Ｆ〜１２Ｆの範囲となるように配置し、他方のサポートパターンは、幅が１．５Ｆ〜６Ｆの範囲で、間隔が１．５Ｆ〜２．５Ｆの範囲となるように配置することが好ましい。
本発明の別の態様によれば、設計ルールＦの数値によってサイズが規定される６Ｆ２型メモリセルを備える半導体装置であって、
前記メモリセルに含まれるキャパシタの下部電極が、少なくともその側面の一部でサポート膜により保持されており、
前記サポート膜を除去して形成した開口に面し、側面の一部でサポート膜により保持された下部電極と、前記開口に面さず側面の全周でサポート膜で保持された下部電極とを含む半導体装置が提供される。
前記メモリセルに含まれるキャパシタの下部電極が、少なくともその側面の一部でサポート膜により保持されており、
前記サポート膜を除去して形成した開口に面し、側面の一部でサポート膜により保持された下部電極と、前記開口に面さず側面の全周でサポート膜で保持された下部電極とを含む半導体装置が提供される。
より具体的には、前記サポート膜は第１の方向に直線状に延在する第１のサポートパターンと、前記第１の方向と交差する第２の方向に直線状に延在する第２のサポートパターンとの組合せのパターンで形成され、前記第１及び第２のサポートパタンのいずれか一方又は両方に、前記側面の全周でサポート膜で保持された下部電極が配置されるように、前記サポート膜がパターニングされ、特に第１又は第２のサポートパターンのいずれか一方は、幅が３Ｆ〜６Ｆの範囲で、間隔が６Ｆ〜１２Ｆの範囲となるように配置し、他方のサポートパターンは、幅が１．５Ｆ〜６Ｆの範囲で、間隔が１．５Ｆ〜２．５Ｆの範囲となるように配置することが好ましい。
６Ｆ２型のメモリセルを備えたＤＲＡＭ素子等の半導体装置において、製造工程におけるキャパシタの下部電極の倒壊を防止することができ、高さの高い下部電極を容易に製造することが可能となる。従って、微細化が進んでも、静電容量の大きなキャパシタ素子を備えたＤＲＡＭ素子のメモリセルを製造することが可能となり、大容量でデータ保持特性（リフレッシュ特性）に優れたＤＲＡＭ素子等の半導体装置を容易に製造することができる。
本発明の実施の形態を、図面を参照して説明する。
図１は、本実施形態の半導体装置に係るＤＲＡＭ素子のメモリセル部の平面構造を示す概念図であり、メモリセルを構成する一部の要素のみを示している。
図２は、図１のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
メモリセル部は図２に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子（容量部）３０とから概略構成されている。
図１、図２において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
本実施形態では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
なお、図１のような活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。図１に示す活性領域Ｋの形状は。その他一般的なトランジスタに適用される活性領域の形状としてもよい。
図１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図２に示されるゲート電極５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒ１が、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。
図２の断面構造に示す如く、半導体基板１において素子分離領域３により区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型又はＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属及びその化合物を用いることができる。
また、図２に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール５ｂが形成され、ゲート電極５上にも窒化シリコンなどのキャップ絶縁膜５ｃが形成されている。
不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図１に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。
図２に示すように、ゲート電極５上のキャップ絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
第２の層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で形成されている。
容量コンタクトパッド１０を覆うように、窒化シリコンを用いた第３の層間絶縁膜１１が形成されている。
第３の層間絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタ素子３０が形成されている。
キャパシタ素子３０は下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。また下部電極１３の上端部の側面と接触するように形成されたサポート膜によって、支持部１４Ｓが形成されており、製造工程の途中において下部電極１３が倒壊しないように支持されている。
ＤＲＡＭ素子のメモリセル部以外の領域（周辺回路領域等）には記憶動作用のキャパシタ素子は配置されず、第３の層間絶縁膜１１上には、酸化シリコン等で形成した第４の層間絶縁膜（図示せず）が形成されている。
メモリセル部においては、キャパシタ素子３０上には第５の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。
次に、本実施形態の半導体装置の製造方法について、図３〜図１１を参照して説明する。図３〜図１１は、メモリセル部（図１）のＡ−Ａ’線に対応する断面模式図である。
図３に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ２）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。
次に、ＭＯＳトランジスタＴｒ１のゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。
次に図４に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜としては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。
この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ４）及びフォスフィン（ＰＨ３）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物としてリン（Ｐ）が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５に形成される。
次に、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ３）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコンからなるキャップ絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、キャップ絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。
そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、キャップ絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、キャップ絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード線Ｗ（図１）として機能する。
次に図５に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域Ｋに不純物拡散層８を形成する。
この後に、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。
次に、ゲート電極上のキャップ絶縁膜５ｃ及びサイドウォール５ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により、表面の研磨を行う。表面の研磨はゲート電極上のキャップ絶縁膜５ｃの上面が露出した時点で停止する。この後に、図６に示したように基板コンタクトプラグ９を形成する。具体的には、まず、図１の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口は窒化シリコンで形成されているキャップ絶縁膜５ｃ、サイドウォール５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ法にて研磨を行い、キャップ絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。
この後に、ＣＶＤ法により、ゲート電極上のキャップ絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。
次に図７に示したように、第１の層間絶縁膜４に対して、図１の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。
この後に、ビット線コンタクト４Ａと接続するようにビット配線６を形成する。
ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成する。
次に図８に示したように、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するように、図１の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。
第２の層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。
この後に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いて第３の層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積する。
次に図９に示したように、犠牲層間膜として酸化シリコン等で第４の層間絶縁膜１２を、例えば２μｍの厚さで堆積し、第４の層間絶縁膜１２上に窒化シリコンで形成したサポート膜１４を、例えば１００ｎｍの膜厚で堆積する。
この後に、キャパシタ素子を形成する位置に開口（キャパシタ孔）１２Ａを異方性ドライエッチングにて形成し、容量コンタクトパッド１０の表面を露出させる。キャパシタ素子を形成する概略の位置を平面図として図１２に示す。図１２において開口１２Ａの位置にキャパシタ素子の下部電極が形成される。図１２においては、容量コンタクトパッド、ビット配線の記載は省略した。６Ｆ２型メモリセルにおいては、容量コンタクトパッドの位置を適切に配置することにより、開口１２Ａを最密充填型となるように配置することができ、開口１２Ａの中心位置は、図１２に示したように６角形Ｈを形成する。６Ｆ２型メモリセルのサイズを規定する設計ルールの数値Ｆ（Ｆｅａｔｕｒｅ Ｓｉｚｅ）を用いると、隣接する下部電極の中心間距離は図１２に示した、Ｘ方向３ＦとＹ方向２Ｆの積６Ｆ２で表される。なお数値Ｆは、製造工程における最小加工寸法に対応する値である。
開口１２Ａを形成後に、キャパシタ素子の下部電極１３を形成する。具体的には、開口１２Ａの内部を完全には充填しない膜厚で窒化チタンを堆積する。下部電極の材料としては窒化チタン以外の金属膜も使用可能である。
次に図１０に示したように、第４の層間絶縁膜１２上の窒化チタン（１３）をドライエッチング又はＣＭＰ法によって除去する。その際に、開口１２Ａ内部の下部電極を保護するために、酸化シリコン等の保護膜１３ａを開口内に充填しておく。この後に、異方性ドライエッチングにてサポート膜１４のパターニングを行い、支持部１４Ｓを形成する。支持部１４Ｓを形成する概略の位置を平面図として図１３に示す。図１３にはキャパシタ下部電極１３の位置（開口１２Ａの位置）のみを模式的に示した。本実施形態においては、６Ｆ２型メモリセルのサイズを規定する設計ルールの数値Ｆを用いて、Ｘ方向にはピッチ３Ｆで下部電極が配置されている。支持部１４Ｓは、Ｙ方向に幅２Ｆ、Ｘ方向に幅８Ｆの開口４０を有するようにパターニングされており、幅２ＦでＸ方向に直線状に延在する部分１４ｘと、幅４ＦでＹ方向に延在する部分１４ｙとで形成されている。Ｘ方向に延在する部分１４ｘは、下部電極１３の一部（図１３においては開口１２Ａの円周の半分）に接触することにより、下部電極を保持している。サポート膜のパターニングに際しては、開口４０のサイズが２Ｆ×８Ｆと十分に大きいので、フォトレジスト膜を用いて露光でパターンを形成することが容易である。また、このようなサポート膜のパターニングにより、開口４０に面さず、サポート膜で下部電極の側面の全周が保持される部分（支持部１４ｙの中央部近傍）と、開口４０に面し、下部電極側面の一部が保持される部分（開口４０が形成される部分）とが形成される。また、下部電極側面の一部がサポート膜で保持される部分では、下部電極側面の全周の１／３以上、好ましくは１／２以上がサポート膜で連続して保持されることが好ましい。
次に図１１に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル部の第４の層間絶縁膜１２及び保護膜１３ａを除去して、下部電極１３の内壁及び外壁を露出させる。窒化シリコンで形成されている第３の層間絶縁膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。またメモリセル部以外の領域においては、第４の層間絶縁膜１２の上面に堆積したサポート膜１４を残存させておくことにより、湿式エッチングに際して薬液が浸透するのを防止することができる。
また、保護膜１３ａとしては、ＳＯＧ膜などの酸化シリコン膜よりも十分大きな、例えば５倍程度のエッチング速度で湿式エッチングされる材料を用いると、第４の層間絶縁膜１２を除去する際に、保護膜１３ａが完全に除去されることから好ましい。
本実施形態では、サポート膜１４に形成した開口４０のサイズが大きいので、従来（図１６）に比べて、湿式エッチングでの薬液の浸透を短時間で行うことができる。このため、サポート膜が薬液（フッ酸）によってダメージを受けて保持強度が低下するのを抑制することができる。また、支持部１４Ｓは図１３に示したようにＸ方向に延在する部分（１４ｘ）に加えて、Ｙ方向に延在する部分（１４ｙ）を備えている。このため従来（図１７）よりも強固に下部電極１３を保持することができ、従来、問題となっていた、サポート膜のＹ方向への湾曲（位置のシフト）や、サポート膜自体への部分的なクラックの発生を防止することが可能となる。従って、湿式エッチングに際して、支持部１４Ｓによる下部電極の保持強度が低下することなく、下部電極１３の倒壊を防止することが可能となる。
次に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）や、それらの積層体等の高誘電体膜を使用できる。
次に図２に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子３０が形成される。
この後、酸化シリコン等で第５の層間絶縁膜２０を形成する。メモリセル部では、キャパシタ素子の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。
この後に、上層の配線層２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭ素子のメモリセル部が完成する。
次に、本実施形態の変形例について説明する。
本発明において、サポート膜のパターンは図１３に示した形状に限定されない。
本発明において、サポート膜のパターンは図１３に示した形状に限定されない。
また、支持部１４Ｓの配置は、下部電極１３との位置関係によってのみ規定され、下部電極より下層に位置する、トランジスタ等の配置とは独立して設定することができる。
図１３において、開口４０のサイズを大きくしすぎると、下部電極１３の保持強度が低下する。従って、６Ｆ２型メモリセルのサイズを規定する設計ルールの数値Ｆを用いて、Ｘ方向においては、６Ｆ以上、１２Ｆ以下となるように設定し、Ｙ方向においては、１．５Ｆ以上、２．５Ｆ以下となるように設定するのが好ましい。すなわちサポート膜に設ける開口の大きさは、Ｘ方向に幅６Ｆ〜１２Ｆの範囲となり、Ｙ方向に幅１．５Ｆ〜２．５Ｆの範囲となるように設けるのが好ましい。
また、Ｘ方向に延在する直線部分の支持部１４ｘの幅は、図１４に示したように、幅が４Ｆとなるようにしてもよい。直線部分１４ｘの幅を太くすることにより、支持部の強度はより強固になるが、開口４０の総面積が減少するので、下部電極の側面露出時の湿式エッチングの条件に合わせて、１．５Ｆ〜６Ｆの範囲で適切な幅となるように設定するのが好ましい。この例では、Ｘ方向、Ｙ方向のいずれにも側面の全周がサポート膜で保持された下部電極が混在するように形成される。
またＹ方向に延在する直線部分の支持部１４ｙの幅についても４Ｆに限定されないが、３Ｆ〜６Ｆの範囲で最適となるように選択するのが好ましい。
また、支持部のパターンは下部電極との位置関係によってのみ規定されるので、Ｘ方向とＹ方向を入れ替えた配置とすることも可能である。
図１５にＸとＹ方向を入れ替えて支持部１４Ｓを形成した場合の平面図を示す。
開口４０の大きさは、Ｘ方向に幅１．５Ｆ、Ｙ方向に幅８Ｆとなるように形成されている。また支持部１４Ｓの太さは、Ｘ方向に延在する部分（１４ｘ）が幅４Ｆ、Ｙ方向に延在する部分（１４ｙ）が幅１．５Ｆで形成されている。
開口４０の大きさは、Ｘ方向に幅１．５Ｆ、Ｙ方向に幅８Ｆとなるように形成されている。また支持部１４Ｓの太さは、Ｘ方向に延在する部分（１４ｘ）が幅４Ｆ、Ｙ方向に延在する部分（１４ｙ）が幅１．５Ｆで形成されている。
この場合においても、開口４０および支持部１４Ｓの幅は、図１５に示した値のみに限定されない。開口部の形状が長方形となるようにして、開口４０および支持部１４Ｓの幅を変更してもよい。
本発明においては、下部電極をＸ方向およびＹ方向の２方向に延在する支持部（サポート膜）で支えるように配置し、サポート膜に設けた開口部が長方形となるようにした。これによりサポート膜のパターニングを容易に行えると共に、湿式エッチングに際しての薬液の浸透速度を高めることで、湿式エッチングに際してのサポート膜へのダメージを抑制できる。また、２方向で支えることにより、サポート膜に加わる力を分散できるので、サポート膜自体の変形やクラックの発生を回避できる。これにより、下部電極の倒壊を防止することが可能となる。
また、先に説明した実施形態においては、サポート膜の位置は下部電極の上端部分と接触するように設けた場合について説明したが、上端よりも下げた位置で、下部電極の側面部分と接触するように支持部（サポート膜）を形成してもよい。その場合、第４の層間膜１２を二層構造とし、第１層目堆積後、サポート膜１４を積層し所定形状にパターニングした後、二層目の層間絶縁膜を堆積して、以後同様にキャパシタを形成すればよい。
上記の説明では、下部電極としてシリンダー型の下部電極を形成して、その内壁面から外壁面にかけて容量絶縁膜を介して上部電極を形成する場合を例としているが、本発明ではこれに限定されず、ピラー型（中実柱）の下部電極を形成する場合にも有効である。また、下部電極は円筒（柱）状に限定されず、多角筒（柱）状であっても良い。
また、支持部の延在する方向は、必ずしも図面上でＸ方向およびＹ方向に沿った方向に限定されない。例えば図１３において、第１のサポートパターンを左下から右上方向に至る方向に延在させ、第２のサポートパターンを右下から左上に至る方向に延在させることで、第１のサポートパターンと第２のサポートパターンが交差するように配置して支持部を形成してもよい。その際にも、第１のサポートパターンの配置間隔と第２のサポートパターンの配置間隔が異なるようにして配置することで、本発明の目的を達成することが可能となる。
１ 半導体基板
２ ゲート電極用の溝パターン
３ 素子分離領域
４ 第１の層間絶縁膜
５ ゲート電極
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ キャップ絶縁膜
６ ビット配線
７ 第２の層間絶縁膜
７Ａ 容量コンタクトプラグ
８ 不純物拡散層
９ 基板コンタクトプラグ
１０ 容量コンタクトパッド
１１ 第３の層間絶縁膜
１２ 第４の層間絶縁膜
１２Ａ 開口（キャパシタ孔）
１３ 下部電極
１３ａ 保護膜
１４ サポート膜
１４Ｓ 支持部
１５ 上部電極
２０ 第５の層間絶縁膜
２１ 上層配線層
２２ 表面保護膜
３０ キャパシタ素子
４０ サポート膜の開口
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
２ ゲート電極用の溝パターン
３ 素子分離領域
４ 第１の層間絶縁膜
５ ゲート電極
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ キャップ絶縁膜
６ ビット配線
７ 第２の層間絶縁膜
７Ａ 容量コンタクトプラグ
８ 不純物拡散層
９ 基板コンタクトプラグ
１０ 容量コンタクトパッド
１１ 第３の層間絶縁膜
１２ 第４の層間絶縁膜
１２Ａ 開口（キャパシタ孔）
１３ 下部電極
１３ａ 保護膜
１４ サポート膜
１４Ｓ 支持部
１５ 上部電極
２０ 第５の層間絶縁膜
２１ 上層配線層
２２ 表面保護膜
３０ キャパシタ素子
４０ サポート膜の開口
２０５ａ、２０５ｂ、２０５ｃ 基板コンタクト部
Claims (12)
- 設計ルールＦの数値によってサイズが規定される６Ｆ2型メモリセルを備える半導体装置であって、
前記メモリセルに含まれるキャパシタの下部電極が、少なくともその側面の一部でサポート膜により保持されており、
該サポート膜は第１の方向に直線状に延在する第１のサポートパターンと、前記第１の方向と直交する第２の方向に直線状に延在する第２のサポートパターンとの組合せのパターンで形成され、前記下部電極の各々は、前記第１及び第２のサポートパターンのいずれか又は両方に接触しており、
前記第１及び第２のサポートパターンの間隔は共に１．５Ｆ以上であり、
前記第１又は第２のサポートパターンのいずれか一方の間隔は、前記第１又は第２のサポートパターンの他方の間隔よりも大きくなるように配置されており、
前記サポート膜のパターンは、
ｉ）前記下部電極が前記サポート膜の開口に面しておらず、前記下部電極の側面の全周が前記サポート膜で保持されている部分と、
ｉｉ）前記下部電極が前記サポート膜の開口に面しており、前記下部電極の側面の一部周が前記サポート膜で保持されている他の部分と
を形成している半導体装置。 - 前記第１又は第２のサポートパターンのいずれか一方は、幅が３Ｆ〜６Ｆの範囲で、間隔が６Ｆ〜１２Ｆの範囲となるように配置し、他方のサポートパターンは、幅が１．５Ｆ〜６Ｆの範囲で、間隔が１．５Ｆ〜２．５Ｆの範囲となるように配置されている請求項１に記載の半導体装置。
- 前記サポート膜は、前記下部電極の上端側面の少なくとも一部と接するように配されている請求項１又は２に記載の半導体装置。
- 複数のメモリセルを含むメモリセル領域であって、該メモリセルの各々は、第１群又は第２群に属するキャパシタを有するメモリセル領域と、
前記キャパシタの下部電極を保持するサポート膜であって、前記サポート膜の一部を除去して形成された複数の開口を有するサポート膜と
を備える半導体装置であって、
前記メモリセルの各々は、前記メモリセル領域内に、設計ルールＦの数値によってサイズが規定される６Ｆ2レイアウトに配置され、前記第１群に属するキャパシタの各々は、前記下部電極の側面の一部が前記サポート膜の開口に露出しており、前記第２群に属するキャパシタの各々は、前記サポート膜の開口に露出しておらず、
前記サポート膜は第１の方向に直線状に延在する第１のサポートパターンと、前記第１の方向と交差する第２の方向に直線状に延在する第２のサポートパターンとの組合せのパターンで形成され、
前記サポート膜は、前記第２群に属するキャパシタの下部電極が前記第１及び第２のサポートパターンの一方に前記側面の全周で保持されて配置されるようにパターン化されており、
前記第１及び第２のサポートパターンの間隔は共に１．５Ｆ以上である半導体装置。 - 前記第１又は第２のサポートパターンのいずれか一方の間隔は、前記第１又は第２のサポートパターンの他方の間隔よりも大きい請求項４に記載の半導体装置。
- 前記第１又は第２のサポートパターンのいずれか一方は、幅が３Ｆ〜６Ｆの範囲で、間隔が６Ｆ〜１２Ｆの範囲となるように配置し、他方のサポートパターンは、幅が１．５Ｆ〜６Ｆの範囲で、間隔が１．５Ｆ〜２．５Ｆの範囲となるように配置されている請求項４に記載の半導体装置。
- 側面の一部でサポート膜により保持された前記下部電極は、側面全周の１／３以上が前記サポート膜で連続して保持されている請求項４乃至６のいずれか１項に記載の半導体装置。
- 前記サポート膜は、前記下部電極の上端側面の少なくとも一部と接するように配されている請求項４乃至７のいずれか１項に記載の半導体装置。
- 設計ルールＦの数値によってサイズが規定される６Ｆ2型にメモリセルを備える半導体装置の製造方法であって、
犠牲層間膜上にサポート膜を形成する工程と、
前記サポート膜及び犠牲層間膜を貫通するキャパシタ孔を形成する工程と、
前記キャパシタ孔内に前記キャパシタの下部電極を形成する工程と、
前記サポート膜を、第１の方向に直線状に延在する第１のサポートパターンと、前記第１の方向と直交する第２の方向に直線状に延在する第２のサポートパターンとの組合せのパターンであって、前記第１及び第２のサポートパターンの間隔は共に１．５Ｆ以上であり、前記第１又は第２のサポートパターンのいずれか一方の間隔は、前記第１又は第２のサポートパターンの他方の間隔よりも大きくなるようにパターニングする工程と、
前記サポート膜のパターン間に形成される開口を介して前記犠牲層間膜を選択的に除去する工程と
を備え、
前記下部電極の各々は、前記第１及び第２のサポートパターンのいずれか又は両方に接触しており、
前記サポート膜のパターニングは、
ｉ）前記下部電極が前記サポート膜の開口に面しておらず、前記下部電極の側面の全周が前記サポート膜で支持されている部分と、
ｉｉ）前記下部電極が前記サポート膜の開口に面しており、前記下部電極の側面の一部周が前記サポート膜で支持されている他の部分と
を形成する半導体装置の製造方法。 - 前記第１又は第２のサポートパターンのいずれか一方は、幅が３Ｆ〜６Ｆの範囲で、間隔が６Ｆ〜１２Ｆの範囲となるように、他方のサポートパターンは、幅が１．５Ｆ〜６Ｆの範囲で、間隔が１．５Ｆ〜２．５Ｆの範囲となるようにパターニングする請求項９に記載の半導体装置の製造方法。
- 前記サポート膜は、前記下部電極の上端部を保持する位置に形成され、下部電極をキャパシタ孔内に形成した後、サポート膜のパターニングが実施される請求項９又は１０に記載の半導体装置の製造方法。
- 前記下部電極は、前記キャパシタ孔内を完全には閉塞しない膜厚に材料を成膜した後、残りの孔内に保護膜を充填して平坦化することで形成され、前記犠牲層間膜を選択的に除去する工程は、前記保護膜を同時に除去するものである請求項９乃至１１のいずれか１項に記載の半導体装置の製造方法。
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