TWI240989B - Method for forming trench gate dielectric layer - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 96
- 230000008569 process Effects 0.000 claims abstract description 66
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 11
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 14
- 239000007789 gas Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000011065 in-situ storage Methods 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 238000005496 tempering Methods 0.000 claims description 8
- 239000012495 reaction gas Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 25
- ACGDKVXYNVEAGU-UHFFFAOYSA-N guanethidine Chemical compound NC(N)=NCCN1CCCCCCC1 ACGDKVXYNVEAGU-UHFFFAOYSA-N 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 239000011229 interlayer Substances 0.000 claims 1
- 238000005245 sintering Methods 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 239000000126 substance Substances 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical compound [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004945 emulsification Methods 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- -1 nitride nitride Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000015170 shellfish Nutrition 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 229910052722 tritium Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28238—Making the insulator with sacrificial oxide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
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- Engineering & Computer Science (AREA)
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- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
1240989 15353twf.doc/g 九、發明說明: 【發明所屬之技術領域】 種溝渠式間介:::形:二:體製程’且特別是有關於-【先前技術】 ’ ° 電晶體(transistor)是一插| 士 用於積體電財,例如製^體元件,其常應 憶體和邏輯元件等。μ 取記紐、快閃記 的品質為影” aa體電2在電晶體的製程中,間氧化層 曰私曰曰虹電特性的關鍵性因素之一。 圖1A至圖id係繪示习习 面圖。 、白知閘氧化層的製程流程之剖 已形圖照圖〒U’提供一基底100 ’此基底100上 104。料",歸,氧切層1G2肖圖案化之氮化石夕層 的形成二々“Ή。。中形成溝渠1〇6。其中,溝渠⑽ 化碎声kmaH以圖案化之氧化碎層102與圖案化之氮 二 行—綱製程,移除部分基底刚 以幵》成之。 、 但是’於軸溝渠丨G6之後,由於暴露出的基底1〇〇 ==到上述侧製程作用,因騎會在録面造成 或不平均關題,而影響後續製相氧化層的品質。 "因此,為了消除基底100表面的損傷,通常會進行一 乳化製程,以於基底100表面上形成—層如圖1B所示之 ,化層⑽。其中’此氧化層⑽係、利用爐管(furnace)氧化 W程以形成之,而爐管氧化製程的溫度約在綱。C左右。 5 1240989 15353twf.doc/g
之後,請芩照圖1C 栘除氧化層108。其中,移险气 化層108的方法例如是進行—钱刻製程。上述之移除氧二 層1〇8的作用在於藉由移除氧化層1〇8而一併將受損的美 底刚移除,以達到消除基底⑽表面損傷的目地,、而I 述之氧化層108亦即所謂的犧牲氧化層。 參照圖1D,利用一熱氧化製程’在溝渠106a 所暴路出的基底100表面形成間氧化層12〇。 然而,上述之_化層的形成方法仍有—些問題存 在。f形錢牲氧化層(即·層1G_步财,利用爐管 =匕衣程所形成之犧牲氧化層(即氧化層108)會產生角緣 1B的上緣區域1〇7與下緣區域⑺9 所的現t,此聽會杨料流㈣啊職叫,並且 戶f + ί之應力會對基底100產生影響而引起缺陷。此外, 上述疋利用熱氧化製程以形成開氧化層12〇,但是敎氧化 =會造成_化層m的厚度呈不均勻狀態,且會破壞 = ^00表面的晶格,進而影響製程的可靠度。而且:閘 =s 120的厚度不㈣亦容胃造賴魏和 特性的維持有困難。 【發明内容】 目的就是在提供一種溝渠式問介 二能夠?成厚度均句的閘介電層,以及提 浐算HI €厂貝且可避免因造成漏電流和崩潰電壓不 穩卓問題,進而影響到製程的可靠度。 本發明提出-種溝渠式閘介電層的形成方法,此方法 6 1240989 15353twf.doc/g 為提供一基底,且基底中已形成有溝渠。然後,進行 蒸汽產生氧化製程,以於溝渠表面形成犧牲氧化層。接著, 移除犧牲氧化層H進行健化學氣相 於溝渠表面形成閘介電層。 ^牲以 …依照本發明的較佳實施綱述之溝渠式閘介電層的 形成方法,上述之原位蒸汽產生氧化製程的溫度例如^ 於1000 1G5()C>其巾’原位蒸汽產生氧化製程的反應氣 體可以是氫_2)與氧_2),H2/Q2氣黯量例如是& (〇·3〜0.7)/(9〜1〇) slm。 疋,丨於 依照本發明的較佳實施例所述之溝渠式閘介電層的 形成方法’上述之犧牲氧化層的厚度例如是80〜150 A。 ,、依照本發明的較佳實施例所述之溝渠式閘介電層的 形成方法,上述之移除犧牲氧化層的方法例如是氫氟酸濕 姓刻製程(HF dip process)。 / 、依照本發明的較佳實施例所述之溝渠式閘介電層的 幵y成方法,上述之閘介電層例如是一閘氧化層。其中,閘 氧化層的材貝例如疋氣化石夕。此外,閘介電層的厚度例如 是 70〜135 A。 ^依照本發明的較佳實施例所述之溝渠式閘介電層的 ,成=法,上述之低壓化學氣相沈積製程的反應氣體可以 疋一氯石夕垸(SiHfl2)與一氧化二氮(n2〇)。其中,低壓化學 氣相沈積製程的SiH2Cl2/N20氣體流量例如是介於(150〜 ^00)/(250〜350) sccm,而其溫度例如是介於7〇〇〜85〇 C ’且其壓力例如是介於0.2〜0.35torr。 1240989 15353twf.doc/g 依照本發明的較佳實施例所述之溝渠式閘介電層的 形成方法,更包括於閘介電層形成後,進行一熱處理製程。 其中,熱處理製程例如是快速升溫氧化回火製程。另外, 快速升溫氧化回火製程的反應溫度例如是介於950〜11〇〇 ◦^應氣體可以是一氧化氮(NO)與氧氣(〇2),NO/〇2氣 月且/瓜里例如疋介於(〇·4〜◦•◦/(丨〜” slm,反應時間例如是 介於10〜60秒。 • 爲本發明係利用原位蒸汽產生氧化製程形成犧牲氧化 二’而使此犧牲氧化層具有肖賴化較仙及應力較低的 良、:、另外,利用本發明所形成的閘介電層,其厚度均勻 r良好0此可降低漏電流、加強崩潰電場與製程的 度。 為遘本發明之上述和其他目的、特徵和優點能更明顯 嶋重下文特舉較佳實施例,並配合所附圖式,作詳細說 明如下。 【實施方式】 $ ^ 至圖2D係繪示依照本發明之較佳實施例的溝 木式閘介電層的製程流程剖面圖。 — 200 圖2A ’提供—基底。然後,於基底 μ . 乂成;1電層2〇2與絕緣層204。之後,定義介電 i露出基以形成一開口2G5,且開口2G5底部 為罩幕/ 表面。接著,以介電層202與絕緣層204 溝渠206進仃微影、蝕刻製程移除部分基底200,以形成 其中,上述之基底2〇〇例如是矽基底,介電層 1240989 15353twf.doc/g 7的材㈣如是氧切’絕緣層刪例如是氮化 接著,請參照圖2B,進彳干眉 generation,跳)氧化制,=紐產生(m _ Steam 氧化層208。其中,犧^\^=溝# 2〇6表面形成犧牲 〜0.7)/(9〜l〇)slm。 ( 所吴之原位蒸汽產生氧化製程會與溝渠206 200 ^ m °氧化層的形成可以修補溝渠施所暴露 出的基底200表面因上祕刻製程所造成的損傷,所以, 又有犧牲氧化層細之稱。而且,除了與溝渠施 =暴路出的基底200部分反應之外,原位蒸汽產生氧化製 私亦會與開口 205的側壁產生反應,因此犧牲氧化層施 的上、’、彖區域2〇9與下緣區域21〇會因石夕的:氧化作用而予以 圓弧化,即稱之為角緣圓化(corner rounding)。 ,此,由上述可知,由原位蒸汽產生氧化製程形成之 犧牲氧化層208具有角緣圓化度較佳以及應力較低等優異 ,材料特性,如此將有利於後續之製程。而且,習知的爐 笞氧化衣私總是需要耗費數小時之久始以完成膜層的製 作,而原位蒸汽產生氧化製程具有溫度高、反應快等優點, 因此較習知更能節省製程上時間成本的支出。
1240989 】5353twf.doc/g 、巨之後,請參照圖2C,移除犧牲氧化層208,而形成溝 :二其中,移除犧牲氧化層2〇8的方法例如是氮= 程(m^dlp process)。上述之移除氧化層2〇8的動 j併將又相的基底2〇0移除,以達到消除基底測 面才貝傷的目地。 =,請參關2D,進行—低壓化學氣滅積製程, 於溝朱206a表面形成間介電層214。其中,間介電層214 疋閘氧化層’其材質例如是氧切。以閘介電層 ㈣乳化韻為例’上述之健化學氣相沈積製程的反應氣 ^列如^氯魏卿仰與一氧化:氮既外其氣體流 里物疋 SiH2CVN2〇 介於(15〇〜2〇〇)/(25〇〜35〇) s_, 且低壓化學氣相沈積製程的溫度例如是介於·〜㈣。C 工右低壓化學氣相沈積製程的壓力例如是介於0.2〜〇 t〇rr。另外,上述之閘介電層214的厚度例如是在7〇〜135 A之間。 另外,在另一實施例中,在形成閘介電層214之後, fy進仃一熱處理製程。其中,熱處理製程例如是快速升 ^氧化回火製程,而此快速升溫氧化回火製程例如是以 0與〇2做為反應氣體,在溫度為介於950〜11〇〇七左 右:氣體流速NO/〇2介於(〇·4〜的條件下, ,仃持續約10〜60秒的快速升溫氧化回火製程。上述之熱 处理製程能夠使得閘介電層214的密度更為緻密化,以提 升閘"兒層214的品質,而更加有利於後續製程的進行。 值得一提的是’利用本發明所形成之溝渠式閘介電層 1240989 15353twf.doc/g 可應用於許多方面,例如溝渠式記憶體、溝渠式半導體元 件與溝渠式電容器等。特別是,對記憶體而言,由於^ 的厚度均句性較佳,如此可提高記憶 脰的貝料保存性(data retention)之可靠度。 练上所述,本發明至少具有下列之優點·· 1.本發明细原位蒸汽產生氧化製程形成之犧牲 二’其具有肖緣圓化度較佳以及應力較低等優異的材料特 性,如此將有利於後續之製程。 、 I.本發明係利用低壓化學氣相沈積製程以形成具 二句勻的閘介電層,如此可提升閘介電層之品質,且 牛低漏電流、加強崩潰電場與提高製程的可靠度。° 3,本發明之形成方法可應驗許多方面,ς 而言,本發明有利於提高記憶體的資料保“ 限定;二=::=:上離;_以 和範圍内,當可作些許之更二:不脱離本發明之積神 ,圍當視制之t料彻_狀—。 保遂 【圖式簡單說明】 + 面圖圖1A至圖ID赠示習知職化層的製程流程之剖 渠式發明之較佳實施例的溝 【主要元件符號說明】 1240989 15353twf.doc/g 100、200 ··基底 102 :圖案化之氧化矽層 104 :圖案化之氮化矽層 106、 106a、206、206a :溝渠 107、 209 :上緣區域 108 :氧化層 109、210 ··下緣區域 120 :閘氧化層 202 :介電層 204 :絕緣層 205 ··開口 208 :犧牲氧化層 214 :閘介電層
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1240989 15353twf.doc/g 十、申請專利範圍: 1 ·種溝^式閘介電層的形成方法,包括·· 提供一基底’且該基底中已形成有一溝渠; ^ 進行一原位蒸汽產生(in suit steam generation,ISSG) 氧化製程,以於該溝渠表面形成一犧牲氧化層; 移除該犧牲氧化層;以及 進仃一低壓化學氣相沈積製程,以於該溝渠表面形成 一閘介電層。 f如申請專利制第1項所述之溝渠式閘介電層的形 〜ioitt其中該原位蒸汽產生氧化製程的溫度為介於1000 成方、^如^專利範圍第1項所述之溝渠朗介電層的形 氣(¾)與氧位蒸汽產生氧化製程的反應氣體包括氫 成方i如介電層的形 為介綠3〜⑽(9〜i、^生⑽氣體流量 5如申請專利範圍第j項所述之溝渠式間 ,,其中該犧牲氧化層的厚度為80〜150 A。^^ 成方上項所述之溝渠式開介電層的形 *^(HF dip procel; ^ A 7.如中請專利範圍第 成方法,其中朗介電層包括一職=式開4層的形 13 1240989 15353twf.doc/g 8·如申請專利範圍第7項所述之溝渠式閘介電層的形 成方法,其中該閘氧化層的材質包括氧化矽。 9 乂 9·如申請專利範圍第8項所述之溝渠式閘介電層的形 成方法,其中該低壓化學氣相沈積製程的反應氣體包括二 氯石夕烧(SiHfl2)與—氧化二氮(n2q)。 …10.如申請專利範圍第9項所述之溝渠式閘介電層的 形成方法,其中該低壓化學氣相沈積製程的 氣體流量為介於(150〜200)/(250〜350) seem。 1 / 11.如申請專利範圍第8項所述之溝渠式閘介電層的 形成方法,其中該低壓化學氣相沈積製程的溫度 700〜850 °C。 ,、Π•如巾請專聰圍第8項所述之溝渠制介電層的 形成方法,其中該低壓化學氣相沈積製程的壓力介 〜0.35 torr 〇 ' * /、13·如ΐ請專鄕圍第8項所述之溝渠式时電層的 形成方法,其中該閘介電層的厚度為7〇〜135 Α。 M.如申請專利範圍第!項所述之溝-渠式間介電層的 形成方法’更包括於該閘介電層形成後,進行—熱處理制 程。 衣 / 15·如申請專利範圍第14項所述之溝渠式閘介電層的 形成方法’其巾該熱處理製程包括—快速升溫氧化回火製 程。 衣 …16·如巾請專利範圍第15項所述之溝渠式閘介電層的 形成方法,其巾該快速升溫氧化回火製程的反應溫度為介 14 1240989 15353twf.doc/g 於 950〜1100 °C。 π如申請專觀_ 15項所述n切介電 形成方法,其巾該快速升溫氧细火製㈣反應氣體^ 一氧化氮(NO)與氧氣(〇2)。 匕括 开^8:Γ=專利範圍第17韻述之溝渠式·電居的 形成方法,其中該快速升溫氧化回火制 兒層的 量為介於(0.4〜〇.6)/(1〜3) slm。衣芽壬的N〇/〇2氣體流 19.如申請專利範圍第15項所述 形成方法,料雜料溫氧化電層的 秒。 衣私係持繽1〇〜6〇
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Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW094101265A TWI240989B (en) | 2005-01-17 | 2005-01-17 | Method for forming trench gate dielectric layer |
US11/161,177 US7205217B2 (en) | 2005-01-17 | 2005-07-26 | Method for forming trench gate dielectric layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW094101265A TWI240989B (en) | 2005-01-17 | 2005-01-17 | Method for forming trench gate dielectric layer |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI240989B true TWI240989B (en) | 2005-10-01 |
TW200627577A TW200627577A (en) | 2006-08-01 |
Family
ID=36684466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094101265A TWI240989B (en) | 2005-01-17 | 2005-01-17 | Method for forming trench gate dielectric layer |
Country Status (2)
Country | Link |
---|---|
US (1) | US7205217B2 (zh) |
TW (1) | TWI240989B (zh) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007250855A (ja) * | 2006-03-16 | 2007-09-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
KR100994891B1 (ko) * | 2007-02-26 | 2010-11-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성 방법 |
CN102280384A (zh) * | 2011-07-05 | 2011-12-14 | 上海宏力半导体制造有限公司 | 功率沟槽式金属氧化物半导体场效应晶体管制作工艺 |
JP2013232533A (ja) * | 2012-04-27 | 2013-11-14 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
CN102738008A (zh) * | 2012-07-04 | 2012-10-17 | 上海宏力半导体制造有限公司 | 沟槽场效应晶体管的制作方法 |
CN102945793A (zh) * | 2012-12-03 | 2013-02-27 | 上海集成电路研发中心有限公司 | 一种外延生长锗硅应力层的预清洗方法 |
KR20140099743A (ko) | 2013-02-04 | 2014-08-13 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
CN105575809B (zh) * | 2014-10-10 | 2019-02-01 | 中芯国际集成电路制造(上海)有限公司 | 一种沟槽式mosfet的制造方法 |
CN110391246A (zh) * | 2019-07-22 | 2019-10-29 | 上海华力微电子有限公司 | 一种提高sonos有源区边角圆度的方法 |
US20220302119A1 (en) * | 2021-03-17 | 2022-09-22 | Changxin Memory Technologies, Inc. | Dram and formation method thereof |
CN112802742A (zh) * | 2021-03-24 | 2021-05-14 | 上海华虹宏力半导体制造有限公司 | 半导体器件的制造方法 |
CN113643997A (zh) * | 2021-07-30 | 2021-11-12 | 天津环鑫科技发展有限公司 | 一种沟槽形貌监控方法、结构器件 |
CN114005756A (zh) * | 2021-10-29 | 2022-02-01 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽功率器件的制造方法 |
CN114256065A (zh) * | 2021-12-30 | 2022-03-29 | 苏州华太电子技术有限公司 | SiC MOSFET器件的栅氧化层的制作方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030027403A1 (en) * | 2001-08-03 | 2003-02-06 | Macronix International Co., Ltd. | Method for forming sacrificial oxide layer |
US6503815B1 (en) * | 2001-08-03 | 2003-01-07 | Macronix International Co., Ltd. | Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation |
US20030040189A1 (en) * | 2001-08-22 | 2003-02-27 | Ping-Yi Chang | Shallow trench isolation fabrication |
US6800899B2 (en) * | 2001-08-30 | 2004-10-05 | Micron Technology, Inc. | Vertical transistors, electrical devices containing a vertical transistor, and computer systems containing a vertical transistor |
TW511186B (en) | 2001-10-09 | 2002-11-21 | Silicon Integrated Sys Corp | Manufacturing method of shallow trench isolation structure |
US6808748B2 (en) * | 2003-01-23 | 2004-10-26 | Applied Materials, Inc. | Hydrogen assisted HDP-CVD deposition process for aggressive gap-fill technology |
US6967136B2 (en) * | 2003-08-01 | 2005-11-22 | International Business Machines Corporation | Method and structure for improved trench processing |
US6855588B1 (en) * | 2003-10-07 | 2005-02-15 | United Microelectronics Corp. | Method of fabricating a double gate MOSFET device |
JP2005166700A (ja) * | 2003-11-28 | 2005-06-23 | Toshiba Corp | 半導体装置及びその製造方法 |
KR100513405B1 (ko) * | 2003-12-16 | 2005-09-09 | 삼성전자주식회사 | 핀 트랜지스터의 형성 방법 |
US6974743B2 (en) * | 2004-02-02 | 2005-12-13 | Infineon Technologies Ag | Method of making encapsulated spacers in vertical pass gate DRAM and damascene logic gates |
US7067377B1 (en) * | 2004-03-30 | 2006-06-27 | Fasl Llc | Recessed channel with separated ONO memory device |
US7176105B2 (en) * | 2004-06-01 | 2007-02-13 | Applied Materials, Inc. | Dielectric gap fill with oxide selectively deposited over silicon liner |
KR100572329B1 (ko) * | 2004-09-07 | 2006-04-18 | 삼성전자주식회사 | 소자분리막 형성 방법 및 이를 이용한 반도체 소자 형성방법 |
US7442609B2 (en) * | 2004-09-10 | 2008-10-28 | Infineon Technologies Ag | Method of manufacturing a transistor and a method of forming a memory device with isolation trenches |
KR100650846B1 (ko) * | 2004-10-06 | 2006-11-27 | 에스티마이크로일렉트로닉스 엔.브이. | 플래시 메모리 소자의 소자 분리막 형성방법 |
-
2005
- 2005-01-17 TW TW094101265A patent/TWI240989B/zh active
- 2005-07-26 US US11/161,177 patent/US7205217B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW200627577A (en) | 2006-08-01 |
US7205217B2 (en) | 2007-04-17 |
US20060160306A1 (en) | 2006-07-20 |
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